CN107949909A - 半导体装置、芯片模块及半导体模块 - Google Patents

半导体装置、芯片模块及半导体模块 Download PDF

Info

Publication number
CN107949909A
CN107949909A CN201680047924.4A CN201680047924A CN107949909A CN 107949909 A CN107949909 A CN 107949909A CN 201680047924 A CN201680047924 A CN 201680047924A CN 107949909 A CN107949909 A CN 107949909A
Authority
CN
China
Prior art keywords
circumferential side
terminal
inner circumferential
terminal set
side power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680047924.4A
Other languages
English (en)
Other versions
CN107949909B (zh
Inventor
成濑峰信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aisin AW Co Ltd
Original Assignee
Aisin AW Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aisin AW Co Ltd filed Critical Aisin AW Co Ltd
Publication of CN107949909A publication Critical patent/CN107949909A/zh
Application granted granted Critical
Publication of CN107949909B publication Critical patent/CN107949909B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0262—Arrangements for regulating voltages or for using plural voltages
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本发明提供一种抑制由通孔导致的布线的有效面积减少，并能够稳定地供给电源的技术。半导体装置(1)具有表层电源路径(40)，该表层电源路径在具有多层的布线层(31、32、33、39)及通孔(TH)的主基板(3)中的安装有芯片模块(5M)的表层布线层(31)上，经由内周侧电源端子组(141g)及外周侧电源端子组(16g)对半导体芯片(51p)供给电力。在正交方向(Z)上观察时，表层电源路径(40)与内周侧电源端子组(141g)及外周侧电源端子组(16g)重叠，并且以在从与内周侧电源端子组(141g)连接的位置朝向主基板(3)的外周侧的方向(Y)上延伸的方式连续形成。

Description

半导体装置、芯片模块及半导体模块
技术领域
本发明涉及具有电路基板和半导体模块或芯片模块的半导体装置、芯片模块、半导体模块，所述电路基板具有多层的布线层及通孔。
背景技术
日本特开平10-303562号公报(专利文献1)中公开了一种能够容易地配置布线并且提供稳定的电源的电路基板的技术。在将具有多个连接端子的BGA(Ball Grid Array)型半导体模块等安装在电路基板上的情况下，仅用电路基板的表层的布线层来完成全部布线是很困难的。因此，安装这种半导体模块的电路基板一般具有多个布线层以及将多个布线层之间进行连接的通孔。此外，这种半导体模块的功耗也趋于增加，并且供给电源的电源线需要确保较宽的布线宽度。上述文献中，为了与传递信号的通孔保持绝缘，通过清除通孔周围的电源线，抑制了电源线分割或面积变小的情况。具体而言，通过使贯通电源线的通孔有规律地排列，避免了电源线中的布线清除区域相连，充分确保了电源线的宽度和面积，能够供给稳定的电源。但是，由于通孔贯通电源线，因此设置用于防止与通孔导通的布线清除区域会使电源线所占区域中的电源线的有效面积较低。因此，期望一种不受通孔的影响而具有较高有效面积来设置电源线的技术。
现有技术文献
专利文献1：日本特开平10-303562号公报
发明内容
发明所要解决的问题
鉴于上述背景，期望提供一种能够抑制布线的有效面积因通孔而减少，并且稳定地供给电源的技术。
解决问题的技术方案
一个方式的半导体装置具有：
芯片模块，包括矩形板状的模块基板和多个连接端子，在该模块基板的上表面支撑固定至少一个半导体芯片，该半导体芯片是在封装基板上支撑至少一个半导体裸片而成的，多个所述连接端子沿着所述模块基板的下表面平面配置并与所述半导体芯片电连接；以及
主基板，具有多层的布线层，所述芯片模块通过多个所述连接端子而表面安装于该主基板，且在该主基板上形成有多个通孔，所述通孔贯通该主基板并能够将多个所述布线层进行电连接，
所述半导体芯片具有多个芯片端子，所述多个芯片端子沿着被所述模块基板支撑的被支撑面平面配置并与所述模块基板电连接，
多个所述芯片端子包括对所述半导体芯片供给电力的多个芯片电源端子，
多个所述芯片电源端子比配置区域的外缘靠内侧配置，所述配置区域中平面配置有多个所述芯片端子，
在所述芯片模块中，所述半导体芯片安装在所述模块基板上，多个所述芯片端子的配置与多个所述连接端子的配置能够在所述模块基板中排列组合，
多个所述连接端子沿所述模块基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括对所述半导体芯片供给电力的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组的至少一部分属于同一***的外周侧电源端子组，
在与所述模块基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述半导体芯片重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置，
所述主基板在安装有所述芯片模块的表层布线层上具有表层电源路径，所述表层电源路径经由所述内周侧电源端子组及所述外周侧电源端子组对所述半导体芯片供给电力，
在所述芯片模块安装在所述主基板的状态下，在与所述主基板的基板面正交的正交方向上观察时，所述表层电源路径与所述内周侧电源端子组及所述外周侧电源端子组重叠，并以从与所述内周侧电源端子组连接的位置向所述主基板的外周侧延伸的方式连续形成。
此外，芯片模块包括矩形板状的模块基板和多个连接端子，在该模块基板的上表面支撑固定至少一个半导体芯片，该半导体芯片是在封装基板上支撑至少一个半导体裸片而成的，多个所述连接端子沿着所述模块基板的下表面平面配置并与所述半导体芯片电连接，作为一个方式，
所述半导体芯片具有多个芯片端子，所述多个芯片端子沿着被所述模块基板支撑的被支撑面平面配置并与所述模块基板电连接，
多个所述芯片端子包括对所述半导体芯片供给电力的多个芯片电源端子，
多个所述芯片电源端子比配置区域的外缘靠内侧配置，所述配置区域中平面配置有多个所述芯片端子，
所述半导体芯片安装在所述模块基板上，
多个所述芯片端子的配置与多个所述连接端子的配置能够在所述模块基板中排列组合，
多个所述连接端子沿所述模块基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括与所述半导体芯片的电源端子连接的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组的至少一部分属于同一***的外周侧电源端子组，
在与所述模块基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述半导体芯片重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置，
根据上述的结构，由于在与模块基板的板面正交的方向上观察时，内周侧电源端子组配置于至少一部分与半导体芯片重叠的位置，因此内周侧电源端子组配置在半导体芯片的正下方。因此，能够以短的布线距离来连接半导体芯片的电源端子与芯片模块的电源端子，并且能够使布线中的阻抗抑制地较低。另外，为了将向半导体裸片的电源供给路径形成地较短，通常芯片电源端子设置在半导体裸片的正下方(由于通常模块基板和封装基板配置为平行状，因此在与模块基板(封装基板)的板面正交的方向上观察时，芯片电源端子设置在与半导体裸片的至少一部分重叠的位置)。因此，从与模块基板的板面正交的方向上观察时，内周侧电源端子组也可以配置于至少一部分与半导体裸片重叠的位置。
此外，在半导体装置中，对半导体芯片供给电力的表层电源路径形成在安装有芯片模块的表层布线层上。在正交方向上观察时，该表层电源路径与经由模块基板对半导体芯片供给电力的内周侧电源端子组及外周侧电源端子组重叠。因此，若在表层布线层上表面安装，则芯片模块的内周侧电源端子组及外周侧电源端子组直接与表层电源路径连接。此外，由于表层电源路径中无需设置用于引出其他信号的通孔，也无需设置孔或绝缘区域，因此能够使表层电源路径的阻抗抑制地较低。如此，根据上述的结构，能够抑制通孔导致布线的有效面积减少，提供能够稳定地供给电源的半导体装置以及芯片模块。
例如，在半导体芯片为通用的微型计算机或DSP这样的处理器的情况下，其端子配置(芯片端子的端子配置)由半导体厂商决定。即，在很多情况下，对于利用这些微型计算机或DSP来生产装置的装置制造商来说并不是合适的端子配置。生产专用品使得微型计算机或DSP的端子配置成为适合装置制造商的配置虽不是不可能，但考虑到用于专用品的开发费等，这是不盈利也不现实。由于芯片模块中可以通过模块基板上的布线来变换端子配置，因此能够将芯片模块中的连接端子的端子配置设为适合装置制造商的端子配置。结果，如上所述，能够通过在主基板的表层布线层上形成的表层电源路径来对半导体芯片供给电力。
此外，作为一个方式，半导体装置具有：
半导体模块，包括矩形板状的支撑基板和多个连接端子，在该支撑基板的上表面支撑固定至少一个半导体元件，多个所述连接端子沿着所述支撑基板的下表面平面配置并与所述半导体元件电连接；以及
主基板，具有多层的布线层，所述半导体模块通过多个所述连接端子而表面安装于该主基板，且在该主基板上形成有多个通孔，所述通孔贯通该主基板并能够将多个所述布线层进行电连接，
多个所述连接端子沿所述支撑基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括对作为所述半导体元件之一的对象半导体元件供给电力的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组中的至少一部分属于同一***的外周侧电源端子组，
在与所述支撑基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述对象半导体元件重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置，
所述主基板在安装有所述半导体模块的表层布线层上具有表层电源路径，所述表层电源路径经由所述内周侧电源端子组及所述外周侧电源端子组对所述对象半导体元件供给电力，
在所述半导体模块安装在所述主基板的状态下，在与所述主基板的基板面正交的正交方向上观察时，所述表层电源路径与所述内周侧电源端子组及所述外周侧电源端子组重叠，并以从与所述内周侧电源端子组连接的位置向所述主基板的外周侧延伸的方式连续形成。
此外，半导体模块包括矩形板状的支撑基板和多个连接端子，在该支撑基板的上表面支撑固定至少一个半导体元件，多个所述连接端子沿着所述支撑基板的下表面平面配置并与所述半导体元件电连接，作为一个方式，
多个所述连接端子沿所述支撑基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述支撑基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括与作为所述半导体元件之一的对象半导体元件的电源端子连接的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组中的至少一部分属于同一***的外周侧电源端子组，
在与所述支撑基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述对象半导体元件重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置。
根据上述的结构，由于在与支撑基板的板面正交的方向上观察时，内周侧电源端子组配置在至少一部分与对象半导体元件重叠的位置，因此内周侧电源端子组配置在对象半导体元件的正下方。因此，能够以短的布线距离来连接对象半导体元件的电源端子与半导体模块的电源端子，并且能够使布线中的阻抗抑制地较低。此外，在半导体装置中，向对象半导体元件供给电力的表层电源路径形成在安装有半导体模块的表层布线层上。在正交方向上观察时，该表层电源路径与经由支撑基板向对象半导体元件供给电力的内周侧电源端子组及外周侧电源端子组重叠。因此，在表层布线层上被表面安装的半导体模块的内周侧电源端子组及外周侧电源端子组直接与表层电源路径连接。此外，由于不必在表层电源路径上设置用于引出其他信号的通孔，也不必设置孔或绝缘区域，因此也能够使表层电源路径的阻抗抑制地较低。如此，根据上述的结构，能够抑制由通孔导致布线的有效面积减少，提供能够稳定地供给电源的半导体装置及半导体模块。
根据参照附图说明的实施方式的以下内容，半导体装置及半导体模块的其他特征和优点将变得明确。
附图说明
图1是半导体装置的示意性外观图。
图2是示出半导体模块的端子配置的一例的示意性透视图。
图3是示意性地示出包括表层布线层的电源线的部分布线图案的一例的图。
图4是示意性地示出包括内层布线层的电源线的部分布线图案的一例的图。
图5是示意性地示出包括表层布线层的电源线的部分布线图案的其他例的图。
图6是示意性地示出包括内层布线层的电源线的部分布线图案的其他例的图。
图7是示出***LSI的一例的功能框图。
图8是示出半导体模块(SOC)的结构的剖视图。
图9是示出半导体模块(SOC)的结构的示意性剖视图。
图10是示出半导体模块(MCM)的结构的示意性剖视图。
图11是示出半导体模块(SIP)的结构的示意性剖视图。
图12是示出具有SOC的半导体装置的结构的示意性剖视图。
图13是示出具有MCM的半导体装置的结构的示意性剖视图。
图14是示出具有SIP的半导体装置的结构的示意性剖视图。
图15是示出半导体模块的端子配置与电路基板上的布线的关系的一例的图。
图16是示出半导体装置的特征的剖视图。
图17是示出半导体装置的特征的说明图。
图18是示出半导体模块的端子配置与电路基板上的布线的关系的其他例的图。
图19是示出半导体模块的端子配置的其他例的示意性透视图。
图20是示意性地示出包括表层布线层的电源线的部分布线图案的又一例的图。
图21是示出设置在支撑基板的连接端子与支撑基板中的半导体元件的配置位置的关系的图。
具体实施方式
下面，基于附图说明半导体模块及半导体装置的实施方式。如图1所示，半导体装置1具有在表层及内层具有布线层的多层(31、32、33、39)的电路基板3(主基板)和安装在电路基板3上的半导体模块5。例如，如图8至图11所示，半导体模块5具有至少一个半导体元件51和将半导体元件51支撑固定于上表面21a的支撑基板21。与半导体元件51电连接的多个端子10(连接端子)从支撑基板21的下表面21b突出并平面配置于下表面21b。
图8示意性地示出具有一个半导体元件51(半导体裸片51d)的半导体模块5(***LSI5C)的一般结构。图9示意性地示出多个半导体元件51(半导体裸片51d)封入一个封装中的半导体模块5(***LSI(SOC(System on a Chip；片上***)5C))的结构。半导体裸片51d被支撑固定于支撑基板21(封装基板)的上表面21a。符号“51C”表示***LSI5C中的半导体元件51。需要说明的是，即使在半导体模块5具有一个半导体元件51(半导体裸片51d)的情况下，***LSI5C也可以作为将具有特有功能的多个电路块(巨型单元(Mega cell))集成在一个半导体元件51(半导体裸片51d)上的大规模LSI(Large Scale Integration Circuit；大规模集成电路)来构成。
图10例示出半导体模块5作为被称为多芯片模块5M(MCM(Multi Chip Module))的混合IC来构成的方式。多芯片模块5M(芯片模块)作为将具有特有功能的多个半导体元件51(以符号“51M”表示的半导体芯片等)中的至少一个安装在一张支撑基板21(模块基板21m)上的模块来构成。即，多芯片模块5M(芯片模块)具有将至少一个在封装基板B上支撑有至少一个半导体裸片D的半导体芯片51M(半导体元件51)支撑固定在上表面的矩形板状的模块基板21m(支撑基板21)，以及沿模块基板21m的下表面21b平面配置并与半导体芯片51M电连接的多个端子10。另外，多芯片模块5M(芯片模块)可以具有一个半导体芯片51M。
图10中，例示出例如微型计算机或DSP(Digital Signal Processor；数字信号处理器)等处理器51p和存储器51m等周边芯片作为具有特有功能的多个半导体元件51(半导体芯片51M)安装在模块基板21m(支撑基板21)上的方式。如后所述，当多芯片模块5M(芯片模块)这样具有多个半导体芯片51M时，将在芯片电源端子56(参照图17等)、内周侧电源端子组(141g、14g：参照图16等)、表层电源线40(参照图16等)等之间的位置关系上具有特征的至少一个半导体芯片51M称为对象半导体芯片。如上所述，多芯片模块5M(芯片模块)可以具有一个半导体芯片51M，此时，该一个半导体芯片51M相当于对象半导体芯片。
在图10所示的方式中，处理器51p相当于半导体芯片51M之一的对象半导体芯片。对象半导体芯片(此处为处理器51p)具有沿着被模块基板21m支撑的被支撑面51b平面配置并与模块基板21m电连接的多个芯片端子55。如稍后将参照图17所述，多个芯片端子55包括向对象半导体芯片(此处为处理器51p)供给电力的多个芯片电源端子56。
图11例示出半导体模块5作为被称为SIP(System in a Package；封装内***)5P的混合IC来构成的方式。作为SIP5P的半导体模块5例如作为将具有特有功能的多个半导体元件51(以符号“51P”表示的半导体芯片等)集成在一个封装内的混合IC来构成。
半导体元件51具有与半导体元件51相应的端子配置，但其端子配置能够在支撑基板21(例如后述的模块基板21m等)上进行变更。即，可以在支撑基板21上将半导体模块5的端子10的配置设定成为在安装于电路基板3上的情况下合适的端子配置。例如，当半导体元件51(后述的对象半导体元件51T)是通用的微型计算机或DSP这样的处理器51p时，其端子配置(芯片端子55的端子配置)由半导体厂商决定。在半导体模块5的一个方式的多芯片模块5M中，能够在模块基板21m(支撑基板21)上变换作为处理器51p(相当于对象半导体元件51T)的端子的芯片端子55的端子配置，将其端子配置作为半导体模块5(多芯片模块5M)的端子10(连接端子)的合适的端子配置。在图17中，通过从处理器51p及多芯片模块5M的上表面(无端子侧)观察时的下表面(有端子侧)的透视图，示出了处理器51p及多芯片模块5M的端子配置(与后述的图2等同样)。
如图17所示，处理器51p(对象半导体元件51T)具有沿着被模块基板21m(支撑基板21)支撑的被支撑面51b(参照图10、图16)平面配置并且与支撑基板21电连接的多个芯片端子55。多个芯片端子55配置在配置区域R1中。芯片端子55具有向处理器51p供给电力的多个芯片电源端子56，图17中涂黑进行表示。另外，多芯片模块5M具有沿着模块基板21m(支撑基板21)的下表面21b平面配置并与处理器51p电连接的多个端子10(连接端子)，其中，涂黑的端子是电源端子(后述的第一电源端子11)。处理器51p的芯片电源端子56配置在能够对搭载于处理器51p的半导体裸片D(参照图10、图16)适当地供给电力的位置，如图17所示，仅配置在比配置区域R1的外缘R1e更靠内侧(未连续到配置区域R1的外缘R1e)。但是，在模块基板21m(支撑基板21)上端子配置进行变换，在多芯片模块5M中，第一电源端子11以连续排列到最外周的端子(最外周端子18)的方式进行排列。
需要说明的是，通过将多个半导体元件51在支撑基板21上进行连接，能够从半导体模块5的端子10中削减仅在这些半导体元件51之间进行连接的端子。通过削减端子10的总数，能够将端子10更适当地进行排列。例如，图10、图16、图17中例示的多芯片模块5M具有处理器51p和存储器51m作为构成半导体模块5的半导体芯片51M(半导体元件51)。在多数情况下，处理器51p中设置有与存储器51m连接的端子。由于与存储器51m连接的端子包括地址总线和数据总线等总线信号，因此其数量较多。若处理器51p和存储器51m在模块基板21m(支撑基板21)上进行连接，则能够从半导体模块5(多芯片模块5M)的端子10中削减这样的总线信号的端子。例如，容易如上所述那样变更电源端子的配置。如图17所示，在将这样的多芯片模块5M安装于电路基板3而构成半导体装置1的情况下，能够将同样安装于电路基板3的电源电路PW与多芯片模块5M通过在表层布线层(第一表层布线层31)上形成的表层电源线40(第一电源线41)进行连接。即，能够缩短电源电路PW至半导体模块5(多芯片模块5M)的路径，实现低阻抗环境下的电力供给。
如上所述，在半导体元件51是通用的微型计算机或DSP这样的处理器的情况下，其端子配置(芯片端子55的端子配置)由半导体厂商决定。即，在很多情况下，对于利用这些微型计算机或DSP来生产装置的装置制造商来说并不是合适的端子配置。生产专用品使得微型计算机或DSP的端子配置成为适合装置制造商的配置虽不是不可能，但考虑到用于专用品的开发费等，这是不盈利也不现实。如上所述，由于在多芯片模块5M中可以通过模块基板21m(支撑基板21)上的布线来变换端子配置，因此能够将半导体模块5(多芯片模块5M)中的端子10(连接端子)的端子配置设为适合装置制造商的端子配置。
图17所示的处理器51p的芯片电源端子56的配置中，芯片电源端子56仅配置在芯片端子55的配置区域R1的外缘R1e的内侧，芯片电源端子56不连续配置到外缘R1e。因此，例如在将处理器51p直接安装于电路基板3的情况下，不能在电路基板3的表层布线层(第一表层布线层31)上连接电源电路PW和芯片电源端子56。但是，通过在模块基板21m(支撑基板21)上变更端子配置，能够在电路基板3的表层布线层(第一表层布线层31)上形成用于对处理器51p供给电力的布线(第一电源线41)。即，如上所述，能够通过在电路基板3的表层布线层(第一表层布线层31)上形成的表层电源线40对半导体元件51(半导体芯片51M)供给电力。
图12至图14示意性地示出将在图9至图11中例示的半导体模块5搭载于电路基板3而构成的半导体装置1的结构例。图12示意性地示出作为半导体模块5的***LSI5C表面安装于电路基板3而构成半导体装置1(1C)的方式。图13示意性地示出作为半导体模块5的多芯片模块5M表面安装于电路基板3而构成半导体装置1(1M)的方式。图14示意性地示出作为半导体模块5的SIP5P表面安装于电路基板3而构成半导体装置1(1P)的方式。
下面，详细说明半导体装置1的实施方式。此处，作为半导体装置1，例示面向在车辆中搭载的车载信息设备的信息处理装置。半导体装置1作为以半导体模块5为核心的ECU(Electronic Control Unit；电子控制单元)而构成。参照图8、图9，如上所述，作为一个方式，半导体模块5能够作为车载信息终端用SOC。这样的车载信息终端用SOC的一例在半导体厂商的网页＜http：//japan.renesas.com/applications/automotive/cis/cis_highend/rcar_h2/index.jsp＞[2015年8月25日检索]中被公开。图7是将表示该网页中示出的车载信息终端用SOC500的功能结构的框图进行简化并转载的图。该车载信息终端用SOC500中集成有九个CPU核(四个CPU核A、四个CPU核B、一个CPU核C)，和图像处理运算器(GraphicsProcessor)、图像识别引擎(Image Recognition Engine)等巨型单元(Mega cell)。虽省略了图示，但本实施方式的半导体模块5也集成有多个这样的巨型单元。如CPU核、图像处理运算器、图像识别引擎等巨型单元经常进行高速(高时钟频率)且复杂的运算，其功耗(消耗电流)也较大。
如上所述，图8的剖视图示意性地示出具有一个半导体元件51(半导体裸片51d)而构成的半导体模块5的一般结构。半导体模块5具有半导体元件51(半导体裸片51d)、支撑基板21(模块基板)、键合线(Bonding wire)25、电极图案26、模具(Mold)部22。半导体元件51安装于支撑基板21的一侧的面的上表面21a(部件安装面)。上表面21a上形成有与在半导体元件51中形成的各电极垫(未图示)对应的电极图案26。各电极垫与各电极图案26通过键合线25电连接。电极图案26经由通孔27与相对于上表面21a背面侧的面的下表面21b(端子面)一侧导通。下表面21b上形成有作为半导体模块5的端子10(连接端子)的球状凸起，以便与各电极图案26导通。
半导体元件51及键合线25由例如树脂材料模制。图2所示的半导体模块5中，支撑基板21及模具部22相当于收纳半导体元件51的封装2。如上所述，在支撑基板21的下表面21b即封装2的背面2b上突出球状的端子(球状凸起)而形成端子10，并形成有BGA(BallGrid Array；球栅阵列)型的半导体模块5。另外，图9至图11中例示的半导体模块5(5C、5M、5P)也是BGA型的半导体模块5。
图2示意性地示出从上表面(支撑基板21的上表面21a)一侧观察半导体模块5时的下表面(支撑基板21的下表面21b、封装2的背面2b)的透视图。图2中，虚线圆表示端子10，端子10的数量和大小、端子10间的间隔等是示意性的。端子10沿支撑基板21的各边排列为多列的矩形环状。此外，本实施方式中，端子10由在封装2的中央部排列为矩形状的内周侧端子组15和排列在比内周侧端子组15更靠外周侧的外周侧端子组17构成。内周侧端子组15主要分配有与半导体元件51的电源电极垫连接的端子10。
需要说明的是，内周侧端子组15的中心部分也存在端子10，在中央部没有间隙。但是，图2中具有36个端子10的内周侧端子组15的中央部的4个端子10、最外周的20个端子10、其间的12个端子可以分别并排排列成矩形环状(三圈矩形状的环)。因此，即使在端子10像在图2中例示的内周侧端子组15那样紧密地布满的状态下，端子10也能够排列为矩形环状。
内周侧端子组15配置在半导体元件51的大致正下方(当从与支撑基板21的板面正交的方向(支撑基板正交方向)观察时至少一部分与半导体元件51重叠的位置)。另外，在半导体模块5安装于电路基板3(主基板)的状态下，若忽略部件公差和安装误差，则与电路基板3的基板面正交的方向(正交方向Z；参照例如图12～图14等)与支撑基板正交方向大致同义。因此，只要无特别说明，则在本说明书及附图中，就将“正交方向Z”作为与支撑基板正交方向以及与电路基板3的基板面正交的方向共同的方向。
内周侧端子组15配置在半导体元件51的大致正下方，通过对内周侧端子组15分配电源端子，能够在使电阻和电感的影响尽可能小的状态下对半导体元件51供给电力。另外，如图9、图10、图11所例示，在半导体模块5具有多个半导体元件51的情况下，内周侧端子组15配置在经由内周侧端子组15被供给电力的对象的半导体元件51(对象半导体元件51T)的正下方。
在外周侧端子组17中主要分配有与车载信息终端(监控装置、相机、磁盘装置等)连接的信号端子。为了不经由通孔而在表层的布线层中从内周侧端子组15向半导体模块5的外侧引出信号线，需要在外周侧端子组17的端子10之间连通信号布线。但是，根据信号数，有时难以在外周侧端子组17的端子10之间连通信号布线。因此，优选信号端子分配给在更外周侧配置的外周侧端子组17。
实际上，虽然信号布线的数量根据端子10的间距(端子间的长度)、可在电路基板3上形成的信号布线的宽度、信号布线间所需的绝缘距离等而不同，但能在端子10与端子10之间连通的信号布线的数量是有限的。为了便于理解，此处将能在端子10与端子10之间连通的信号布线设为一根。与图2同样地，图15示意性地示出当从上表面(支撑基板21的上表面21a)一侧观察半导体模块5时下表面(支撑基板21的下表面21b、封装2的背面2b)的透视图。图15中符号“W”示意性地示出在安装有半导体模块5的电路基板3中从各端子10引出的信号布线。此外，图2及图15中，以符号“18”表示的端子10表示配置在最外周侧的最外周端子。
如图15所示，各最外周端子18由于在该端子(本端子；最外周端子18)的更靠外周侧不存在端子10，因此能够自由地将信号布线W引到本端子的更靠外周侧。比最外周端子18更靠内周侧一圈的各端子10由于比本端子更靠外周侧的端子10为一圈，因此能够通过最外周端子18之间将信号布线W引到本端子的更靠外周侧。若能在端子10与端子10之间连通的信号布线为一根，则在很多情况下，进一步靠内周侧一圈的各端子10不能通过比本端子更靠外周侧的端子10之间将信号布线W引到比本端子更靠外周侧。
即，能否将信号布线W引到比本端子更靠外周侧，取决于从比本端子更靠外周侧排列的端子10引出的信号布线W的状态。换言之，在图2及图15所示的例中，能够将外周侧端子组17中配置在最内周侧的端子10，称为难以仅通过第一表层布线层31将信号布线W引到本端子的更靠外周侧的难连接端子19。图15所示的难连接端子19的大多数不能将信号布线W引到比本端子更靠外周侧。但是，以符号“19A”表示的难连接端子19能够将信号布线W引到比本端子更靠外周侧。如此，难连接端子19是在外周侧端子组17所包括的端子10中，在半导体模块5安装于电路基板3的状态下，配置在根据从配置在比本端子更靠外周侧的端子10引出的信号布线W的有无，存在必须经由通孔TH才能将信号布线W引到比最外周端子18更靠外周侧的情况的位置上的端子10。
难连接端子19适合被分配为无需将信号布线W引到比最外周端子18更靠外周侧的用途。难连接端子19适合被分配为例如电源用的端子、接地端子、无信号输入输出的端子并且在通过焊料等将半导体模块5接合到电路基板3时用于接合的NC端子等。后面将进行详细叙述，例如，图3中以符号“L19”表示的焊盘连接图2所示的难连接端子19。本实施方式中，这些难连接端子19被分配为电源用的端子(后述的外周侧电源端子16)。
需要说明的是，参照上述网页，车载信息终端用SOC500需要多个电源。例如，输入输出端子用的电源(3.3[V]/1.8[V])、可高速读写的存储器(图7中，记为“SDRAM I/F”)用的电源(1.5[V]/1.35[V])、CPU核(图7中记为“CPU核A、CPU核B、CPU核C”)用的电源(1.0[V])。即使不是像这样的多种电源，半导体模块5有时也需要大约两种不同的电源。此外，在如图7那样搭载了不同种类的CPU核的情况下，即使在相同的电压下，根据消耗电流(额定电流)的不同，也可能需要多个电源。本实施方式中，利用至少额定电流值不同的至少两种电源。因此，半导体模块5具有连接到这两种电源的一种的第一电源端子11和连接到另一种的第二电源端子12。
此外，由于与信号端子相比电源端子中流过非常大的电流，因此多个端子10被分配为电源端子。将被分配为第一电源端子11的端子10的集合称为第一电源端子组11g，将被分配为第二电源端子12的端子10的集合称为第二电源端子组12g。
如上所述，电源端子基本上被分配为内周侧端子组15，信号端子基本上被分配为外周侧端子组17。但是，如图2所示，本实施方式中，外周侧端子组17中也包括电源端子(第一电源端子组11g)。后文将进行详细叙述，内周侧端子组15中包括第一电源端子组11g(第一内周侧电源端子组141g)和第二电源端子组12g(第二内周侧电源端子组142g)。此外，将内周侧端子组15中的第一电源端子11和第二电源端子12统称为内周侧电源端子14，将内周侧电源端子14的集合，即第一内周侧电源端子组141g和第二内周侧电源端子组142g统称为内周侧电源端子组14g。
此外，如上所述，电路基板3在表层及内层具有布线层。表层的布线层(31、39)是在电路基板3的表面侧的面及背面侧的面上形成的布线层。内层的布线层(32、33)是在电路基板3的内部的面上形成的布线层。如后所述，本实施方式中，在表层的布线层(第一表层布线层31)与内层的布线层(第二内层布线层33)两者中设置有不同的电源线(第一电源线41(第一电源路径)、第二电源线42(第二电源路径))(参照图1、图16)。
图3示意性地示出在电路基板3的表层(31、39)的一个、此处为被称为部件安装面、表侧的面、第一面等的面上形成的第一表层布线层31的部分布线图案。以下，与图2相同地，图3～图6、图20中例示的布线图案均是从安装有半导体模块5侧(第一表层布线层31)的一侧观察。图3中，主要例示出半导体模块5的端子10接触的部分的电极图案和电源线的图案，而省略了信号布线W的图案。图4～图6、图20中例示的布线图案也是同样。图3、图20中符号“L”表示作为电极图案的焊盘。在第一表层布线层31中，焊盘L中，端子10通过焊料与电路基板3接合。焊盘L的中央的圆表示能贯通电路基板3而将多个不同的布线层电连接的通孔TH。
如参照图15所述，在第一表层布线层31中，在从外周侧端子组17中的内周侧的端子10向半导体模块5的外侧引出信号布线W的情况下，需要在与比本端子更靠外周侧的端子10对应的焊盘L之间连通信号布线W。因此，即使可以连通信号布线W，也可能导致布线路径的自由度降低，或者抗噪声性降低。因此，本实施方式中，在外周侧端子组17中，大多数最内周侧的端子10(难连接端子19)经由通孔TH连接到在内层的布线层上设置的信号布线W。图3中以符号“L19s”表示的焊盘L是难连接端子19连接的难连接焊盘L19中经由通孔TH连接到其他布线层的焊盘。此外，图3中以符号“L19n”表示的焊盘L是难连接端子19连接的难连接焊盘L19中后述的非信号连接端子连接的焊盘。
此外，在焊盘L中，“L1”表示与第一电源端子11接合的第一电源用焊盘，“L2”表示与第二电源端子12接合的第二电源用焊盘。未进行特别区分的焊盘L(图3～图6、图20中涂黑的焊盘L)是与信号端子等导通的焊盘。
此外，如图3所示，本实施方式中，在第一表层布线层31上配置有将基板外周缘3e一侧(图3中例示出到达基板外周缘3e的方式)和半导体模块5的第一电源端子11进行连接的第一电源线41(第一电源路径、表层电源线40(表层电源路径))。第一电源用焊盘L1与该第一电源线41一体地形成。需要说明的是，在图3(及图5、图20)中，图示出第一电源线41(表层电源线40)与第一电源用焊盘L1连续设置，但也可以在第一电源用焊盘L1的周围部分地省略布线图案。当第一电源线41(表层电源线40)与第一电源用焊盘L1连续时，有时在安装半导体模块5时热量散出而导致低于焊料的熔融温度。因此，在第一电源用焊盘L1的周围可以具有近似环状(具有第一电源用焊盘L1与第一电源线41部分导通的放射状的桥部的环状)的缓冲区域。
此外，特别是在内周侧端子组15连接的区域中，信号端子的焊盘L的一部分和第二电源用焊盘L2也配置在第一电源线41的图案内。因此，在信号端子的焊盘L的周围(外周)以及第二电源用焊盘L2的周围(外周)设置有环状的绝缘区域S，使得第一电源线41与信号端子的焊盘L、以及第一电源线41与第二电源用焊盘L2不导通。
图4示意性地示出电路基板3的内层(32、33)的任一个、此处为在与第一表层布线层31之间夹着一层内层布线层(第一内层布线层32)的第二内层布线层33的部分布线图案。如图4所示，本实施方式中，在第二内层布线层33上与第一电源线41不同地配置有将基板外周缘3e一侧(图4中例示出到达基板外周缘3e的方式)与半导体模块5的第二电源端子12进行连接的第二电源线42(第二电源路径)。如上所述，在外周侧端子组17中配置在外侧的端子10可以在第一表层布线层31上设置信号布线W。但是，内层布线层上也可以具有布线图案。图4中用虚线表示的通孔TH(与外周侧的两圈对应的部分)表示当像这样在内层布线层上设置布线图案时可以形成通孔TH。
如图3及图4所示，第一电源线41及第二电源线42分别是一体的带状布线图案。连接到各端子10的信号布线W的形成中，与端子10的连接有时在第一表层布线层31上进行，与内层布线层相比表面布线层更容易。电源线具有带状的布线图案，但如果与在内层布线层上形成的电源线的宽度(W2)相比在表层布线层上形成的电源线的宽度(W1)更窄，则能够确保表层布线层(31)上可用于其他信号线的布线的区域较大，因此是优选的。本实施方式中，宽度方向X(与沿基板外周缘3e的方向大致一致)上的第二电源线42的宽度(第二电源线宽度W2)大于同方向上的第一电源线41的宽度(第一电源线宽度W1)。
若能够扩大布线图案的宽度，则导体的截面积变大，因此电阻降低。因此，优选，使布线图案的宽度相对较大的一方对应于额定电流值较大的电源端子。在本实施方式的情况下，优选，第二电源端子12是额定电流值大于第一电源端子11的电源端子。另外，与在第一表层布线层31上形成的情况相比，在内层布线层上形成的情况下，电源线的电感分量增加。但是，若在第一表层布线层31上形成与额定电流值较大的电源端子相对应的电源线，则需要增加布线宽度，因此外周侧端子组17中必须分配给电源端子的端子10增加，信号端子相应减少。因此，如本实施方式所述，优选，在第一表层布线层31上形成与额定电流值第二大以后的电源端子对应的电源线而不是与额定电流值最大的电源端子对应的电源线。
需要说明的是，电源中有正极和负极，正极侧的布线和负极侧的布线中，电流流经的方向是相反的。因此，若正极侧的布线与负极侧的布线平行，则因电流的流动而产生的电磁波能相互抵消。此外，通常电源的负极侧接地，接地吸收因在信号线流动的信号的变化而产生的噪声(电磁波)，作为屏蔽层发挥作用。因此，在具有包含有内层布线层的多层布线的电路基板中，通常设置有在大面积区域上形成接地图案的布线层(所谓的固体接地层)。如本实施方式所述，在两种电源线(41、42)配置在不同布线层(31、33)的情况下，优选，在这些布线层(31、33)之间的布线层中设置接地层。在本实施方式的情况下，在形成有第一电源线41的第一表层布线层31与形成有第二电源线42的一个内层布线层(第二内层布线层33)之间，具有形成有接地层的其他内层布线层(第一内层布线层32)。
需要说明的是，上述中，例示了利用额定电流值不同的两种电源的方式，但当然也可以利用三种以上的电源。图5及图6例示出利用四种电源的方式。除了第一电源线41、第二电源线42以外，电源线中还设置有第三电源线43及第四电源线44。此外，设置了第三电源用焊盘L3作为连接到未图示的第三电源端子的焊盘，设置了第四电源用焊盘L4作为连接到未图示的第四电源端子的焊盘。
在该例中，四种电源中连接到额定电流值最大的电源的电源线(第二电源线42)也配置在内层布线层(第二内层布线层33)。并且，连接到额定电流值第二大以后的电源的电源线(第一电源线41)配置在表层布线层(第一表层布线层31)。出于与第二电源线42同样的理由，在其余的两个电源中，连接到额定电流值较大的电源的第四电源线44配置在第二内层布线层33。与第一电源线41同样地，连接到额定电流值最小的电源的第三电源线43配置在第一表层布线层31。
另外，在图5及图6所例示的方式中，连接到第一电源线41的电源的额定电流值小于连接到第四电源线44的电源的额定电流值。因此，第一电源线41是连接到额定电流值第三大的电源的电源线。当然，在第一表层布线层31上可以不配置第一电源线41，而是配置第四电源线44。但是，由图5及图6可知，与第一电源线41的宽度(第一电源线宽度W1)相比，第四电源线44的宽度(第四电源线宽度W4)更大。根据充分确保在第一表层布线层31上的信号端子的焊盘L和信号布线的这一观点，在本方式中，将第一电源线41配置于第一表层布线层31。
上述中，例示了利用额定电流值不同的两种以上的电源的方式，但当然也可以利用单一的电源。即，上述中，虽然例示了具有在第一表层布线层31形成的第一电源线41和在第二内层布线层33形成的第二电源线42这两种电源线的方式，但也可以是仅具有第一电源线41(表层电源线40)的方式。
即，具有半导体模块5和电路基板3(主基板)的半导体装置1至少如下构成。半导体模块5具有将至少一个半导体元件51支撑固定于上表面21a的矩形板状的支撑基板21，以及沿支撑基板21的下表面21b平面配置并与半导体元件51电连接的多个端子10(连接端子)。电路基板3(主基板)是具有多个布线层(31、32、33、39)且半导体模块5经由多个端子10进行表面安装的基板。电路基板3上形成有可贯通该基板而将多个布线层(31、32、33、39)进行电连接的多个通孔TH。各通孔TH形成在多个布线层(31、32、33、39)的所有层中的相同位置。即，通孔TH沿正交方向Z贯通，多个布线层(31、32、33、39)上通孔TH的孔沿正交方向Z全部重叠。
多个端子10沿支撑基板21的各边排列成多列的矩形环状。此外，多个端子10包括在支撑基板21的中心侧排列的内周侧端子组15和比内周侧端子组15更靠外周侧排列的外周侧端子组17。内周侧端子组15包括对作为半导体元件51中的一个的对象半导体元件51T供给电力的内周侧电源端子组14g，外周侧端子组17包括与内周侧电源端子组14g的至少一部分是同一***的外周侧电源端子组16g。在与支撑基板21的板面正交的方向(与正交方向Z大致相同的方向)观察时，内周侧电源端子组14g配置在至少一部分与对象半导体元件51T重叠的位置。外周侧电源端子组16g以从内周侧电源端子组14g连续排列到外周侧端子组17的最外周端子18的方式排列。
电路基板3在安装半导体模块5的表层布线层(第一表层布线层31)上具有经由内周侧电源端子组14g及外周侧电源端子组16g向对象半导体元件51T供给电力的表层电源线40(表层电源路径)。在半导体模块5安装于电路基板3的状态下，从与电路基板的基板面正交的正交方向Z观察，表层电源线40与内周侧电源端子组14g及外周侧电源端子组16g重叠，并以从与内周侧电源端子组14g连接的位置向电路基板3的外周侧(基板外周缘3e的方向)延伸的方式连续形成。
作为优选的方式，如上所述，内周侧电源端子组14g包括第一电源端子组11g(第一内周侧电源端子组141g)和第二电源端子组12g(第二内周侧电源端子组142g)，作为对象半导体元件51T的供给至少两个***的不同电力的电源端子组。另一方面，外周侧电源端子组16g不包括与第二电源端子组12g(第二内周侧电源端子组142g)是同一***的端子，而包括与第一电源端子组11g(第一内周侧电源端子组141g)是同一***的端子。此外，在正交方向Z观察，表层电源线40(表层电源路径)是不与第二电源端子组12g(第二内周侧电源端子组142g)重叠，而是与第一电源端子组11g(第一内周侧电源端子组141g及外周侧电源端子组16g)重叠，从而连接到第一电源端子组11g(第一内周侧电源端子组141g及外周侧电源端子组16g)的第一电源线41(第一电源路径)。在该方式中，由于也具有第二电源端子组12g，因此电路基板3(主基板)还具有在与安装半导体模块5的表层布线层(第一表层布线层31)不同的布线层上，以从与第二电源端子组12g连接的位置向电路基板3的外周侧(基板外周缘3e的方向)延伸的方式连续形成的第二电源线42(第二电源路径)。如图16示意性地所示，在正交方向Z观察，这些第一电源线41和第二电源线42至少一部分重叠。
需要说明的是，将沿着从支撑基板21的中心向配置外周侧电源端子组16g侧的支撑基板21的边的法线而朝向支撑基板21的外周侧的方向作为外周方向Y，第一电源端子组11g(第一内周侧电源端子组141g)配置在比第二电源端子组12g(第二内周侧电源端子组142g)更靠外周方向一侧。
此处，将经由第一电源线41对半导体模块5供给的电力作为第一电源，将经由第二电源线42对半导体模块5供给的电力作为第二电源。此外，将第一电源线41(第一电源路径)的宽度方向X的长度(特别是与外周侧端子组17在正交方向重叠的区域的宽度方向X的长度)作为第一电源线宽度W1(第一路径宽度)。同样地，将第二电源线42(第二电源路径)的宽度方向X的长度(特别是与外周侧端子组17在正交方向重叠的区域的宽度方向X的长度)作为第二电源线宽度W2(第二路径宽度)。
根据外周侧电源端子组16g在宽度方向X连续排列的长度，决定可用于第一电源线宽度W1的区域。即，外周侧电源端子组16g以在宽度方向X上连续排列的方式进行配置，使得能够确保必要长度的第一电源线宽度W1。此处，作为第一电源线宽度W1的必要长度是指，在经由第一电源线41对半导体模块5的第一电源供给电力时，能够满足第一电源的电基准值(第一基准值)的长度。换言之，外周侧电源端子组16g以在宽度方向X上连续排列的方式进行配置，使得第一电源线宽度W1(第一路径宽度)满足作为经由第一电源线41对半导体模块5供给的第一电源的电基准值的第一基准值。
需要说明的是，电基准值是指包括例如阻抗(依赖于频率的电感分量(电抗)、影响压降的电阻分量这两者)、额定电流值、电流或电压的脉动的振幅等电参数。作为经由第二电源线42对半导体模块5供给的第二电源的电基准值的第二基准值是允许范围比第一基准值更窄的基准值。此处，例如，在基准值是阻抗的情况下，“允许范围更窄”是指阻抗更低，在基准值是额定电流值的情况下，“允许范围更窄”是指额定电流更大，在基准值是脉动的情况下，“允许范围更窄”是指可允许的振幅更小，等。
作为一例，第一基准值可以包括作为第一电源的额定电流值的第一额定电流值，第二基准值可以包括作为第二电源的额定电流值的第二额定电流值。此时，作为允许范围比第一基准值更窄的第二基准值的第二额定电流值大于第一额定电流值。此外，第一基准值可以包括作为第一电源线41的阻抗的最大容许值的第一阻抗，第二基准值可以包括作为第二电源线42的阻抗的最大容许值的第二阻抗。作为允许范围比第一基准值更窄的第二基准值的第二阻抗小于第一阻抗。
需要说明的是，如上所述，将在外周侧端子组17所包括的端子10中，在半导体模块5安装于电路基板3的状态下，配置在根据从比本端子更靠外周侧的端子10引出的信号布线W的有无，存在必须经由通孔TH才能向比最外周端子18更靠外周侧引出信号布线W的情况的位置上的端子10称为难连接端子19。优选，难连接端子19被分配为不需要将信号布线W引出到比最外周端子18更靠外周侧的用途。如此，将被分配为不需要引出信号布线W的用途的端子称为“非信号连接端子”。参照图2至图4、图15，如上所述，这样的非信号输出端子以在宽度方向X上连续排列的方式配置，使得作为第二电源线42的宽度方向X的长度的第二电源线宽度W2(第二路径宽度)满足第二基准值。
参照图3及图4，如上所述，第二电源线宽度W2(第二路径宽度)大于第一电源线宽度W1(第一路径宽度)。如图2所示，在外周侧端子组17所包括的端子10中，在半导体模块5安装于电路基板3的状态下在正交方向Z观察时与第二电源线42(第二电源路径)重叠、并且不包括在外周侧电源端子组16g及非信号连接端子中的端子10配置在不经由通孔TH也能将信号布线W引出到比最外周端子18更靠外周侧的位置。在图2、图15所示的例中，这样的端子10对应于从外周侧的第一圈的端子10以及从外周侧的第二圈的端子10中未被分配为外周侧电源端子组16g的端子10。参照图15，如上所述，这些端子10不经由通孔TH也能向比最外周端子18更靠外周侧引出信号布线W。
另外，如上所述，优选，非信号连接端子中的除了为了满足第一基准值而被分配给外周侧电源端子组16g的端子10以外的端子10，被分配为接地端子或不输入输出信号的NC端子。如图18所例示，在外周侧端子组17中存在多列(多圈)难连接端子19的情况下，能够对难连接端子19分配属于外周侧电源端子组16g的端子10、接地端子以及信号端子的任意两个以上属性的端子10。在这样的情况下，优选，从支撑基板21的中心侧向外周侧(向外周方向Y)，按照属于外周侧电源端子组16g的端子10、接地端子、信号端子的优先顺序进行分配。例如，在图18所例示的三个端子“10a、10b、10c”的情况下，优选将这三个中最内周侧的难连接端子“10a”作为属于外周侧电源端子组16g的端子10，将正中的难连接端子“10b”作为接地端子，将三个中最外周侧的难连接端子“10c”作为信号端子。
上述中，参照图5及图6，例示了利用四种电源的方式。图5及图6所示的方式中，第一电源线41及第三电源线43配置在第一表层布线层31，但第一电源线41及第三电源线43沿着彼此相反的方向形成。但是，在第一表层布线层31上形成多种电源线的情况下，电源线可以形成为向同一方向(例如外周方向Y)延伸。
图19及图20示出对象半导体元件51T具有至少三个***的电源端子的情况的例。与图2及图3所示的例相比，内周侧端子组15还包括与第一电源端子组11g(第一内周侧电源端子组141g)及第二电源端子组12g(第二内周侧电源端子组142g)不同的***的第三电源端子组13g(第三内周侧电源端子组143g)。除了与第一电源端子组11g(第一内周侧电源端子组141g)同一***的第一外周侧电源端子组161g之外，外周侧电源端子组16g还包括与第三电源端子组13g(第三内周侧电源端子组143g)同一***的第二外周侧电源端子组162g。在内周侧电源端子组14g中，第一电源端子组11g与第三电源端子组13g的至少一部分端子在宽度方向X上相邻配置。此外，第一外周侧电源端子组161g与第二外周侧电源端子组162g的至少一部分端子在宽度方向X上相邻配置。
在参照图19及图20的例中，经由包括第一外周侧电源端子组161g的第一电源端子组11g而被供给电力的第一电源是额定电流大于经由包括第二外周侧电源端子组162g的第三电源端子组13g而被供给电力的第三电源的额定电流的电源。如图20所示，表层电源线40也由对第一电源供给电力的第一电源线41(第一电源路径)和对第三电源供给电力的第三电源线43(第三电源路径)这两种形成。根据额定电流，这些电源线中第一电源线41的第一电源线宽度W1大于第三电源线43的第三电源线宽度W3。
〔其他实施方式〕
下面，说明其他实施方式。需要说明的是，以下说明的各实施方式的结构不限于分别单独应用，只要不产生矛盾，也可以与其他实施方式的结构进行组合应用。
(1)上述中，例示说明了半导体模块5的端子10具有内周侧端子组15和外周侧端子组17这两个大端子组的方式。此外，说明了在正交方向Z观察时，在内周侧端子组15中包括的内周侧电源端子组14g配置在其至少一部分与半导体元件51(对象半导体元件51T)重叠的位置。但是，半导体模块5中形成的端子组可以是三个以上。例如，如图21所例示，端子10可以具有在最中心侧排列的第一端子组101、比第一端子组101更靠外周侧排列的第二端子组103和比第二端子组103更靠外周侧排列的第三端子组105这三个端子组。
此处，如图21所示，在具有在正交方向Z观察时与第一端子组101重叠的半导体元件51(51A)的情况下，第一端子组101与内周侧端子组15对应，在作为内周侧端子组15的第一端子组101中包括内周侧电源端子组14g。此外，至少第二端子组103与外周侧端子组17对应，在作为外周侧端子组17的第二端子组103中包括外周侧电源端子组16g。如图21所示，在正交方向Z观察时，表层电源线40形成为与第一端子组101(内周侧电源端子组14g)及第二端子组103(外周侧电源端子组16g)重叠。虽省略了图示，但第二端子组103及第三端子组105当然可以是与外周侧端子组17对应的方式。此时，在第二端子组103及第三端子组105中包括外周侧电源端子组16g，表层电源线40不仅与第二端子组103重叠，还与第三端子组105重叠。
此外，如图21所示，在具有在正交方向Z观察时与第二端子组102重叠的半导体元件51(51B)的情况下，第二端子组103与内周侧端子组15对应，在作为内周侧端子组15的第二端子组103中包括内周侧电源端子组14g。此时，第三端子组105与外周侧端子组17对应，在作为外周侧端子组17的第三端子组105中包括外周侧电源端子组16g。如图21所示，表层电源线40形成为在正交方向Z观察时与第二端子组103(内周侧电源端子组14g)及第三端子组105(外周侧电源端子组16g)重叠。
(2)上述中，例示了在形成第一电源线41的表层布线层(第一表层布线层31)与形成第二电源线42的一个内层布线层(第二内层布线层33)之间，在形成有接地层的其他内层布线层上具有(第一内层布线层32)的方式。但是，在形成第一电源线41的表层布线层(31)与形成第二电源线42的一个内层布线层之间不夹着这样的接地层，并不妨碍构成电路基板3。
〔实施方式的概要〕
下面，简单说明上述中说明的半导体装置(1)、芯片模块(5M)、半导体模块(5)的概要。
作为一个方式，半导体装置(1)具有：
芯片模块(5M)，包括矩形板状的模块基板(21m)和多个连接端子，在该模块基板(21m)的上表面支撑固定至少一个半导体芯片(51M)，该半导体芯片(51M)是在封装基板(B)上支撑至少一个半导体裸片(D)而成的，多个连接端子沿着所述模块基板(21m)的下表面(21b)平面配置并与所述半导体芯片(51M)电连接；以及
主基板(3)，具有多层的布线层(31、32、33、39)，所述芯片模块(5M)通过多个所述连接端子(10)而表面安装于该主基板(3)，且在该主基板(3)上形成有多个通孔(TH)，所述通孔(TH)贯通该主基板(3)并能够将多个所述布线层(31、32、33、39)进行电连接，
所述半导体芯片(51M(51p))具有多个芯片端子(55)，所述多个芯片端子(55)沿着被所述模块基板(21m)支撑的被支撑面(51b)平面配置并与所述模块基板(21m)电连接，
多个所述芯片端子(55)包括对所述半导体芯片(51M(51p))供给电力的多个芯片电源端子(56)，
多个所述芯片电源端子(56)比配置区域(R1)的外缘(R1e)靠内侧配置，所述配置区域(R1)中平面配置有多个所述芯片端子(55)，
在所述芯片模块(5M)中，所述半导体芯片(51M(51p))安装在所述模块基板(21m)上，多个所述芯片端子(55)的配置与多个所述连接端子(10)的配置能够在所述模块基板(21m)中排列组合，
多个所述连接端子(10)沿所述模块基板(21m)的各边排列成多列的矩形环状，且多个所述连接端子(10)包括在所述模块基板(21m)的中心侧排列的内周侧端子组(15)和比所述内周侧端子组(15)靠外周侧排列的外周侧端子组(17)，
所述内周侧端子组(15)包括对所述半导体芯片(51M(51p))供给电力的内周侧电源端子组(14g)，
所述外周侧端子组(17)包括与所述内周侧电源端子组(14g)的至少一部分属于同一***的外周侧电源端子组(16g)，
在与所述模块基板(21m)的板面正交的方向上观察时，所述内周侧电源端子组(14g)配置于至少一部分与所述半导体芯片(51M(51p))重叠的位置，
所述外周侧电源端子组(16g)以从所述内周侧电源端子组(14g)到所述外周侧端子组(17)的最外周端子(18)连续排列的方式配置，
所述主基板(3)在安装有所述芯片模块(5M)的表层布线层(31)上具有表层电源路径(40)，所述表层电源路径(40)经由所述内周侧电源端子组(14g)及所述外周侧电源端子组(16g)对所述半导体芯片(51M(51p))供给电力，
在所述芯片模块(5M)安装在所述主基板(3)的状态下，在与所述主基板(3)的基板面正交的正交方向(Z)上观察时，所述表层电源路径(40)与所述内周侧电源端子组(14g)及所述外周侧电源端子组(16g)重叠，并以从与所述内周侧电源端子组(14g)连接的位置向所述主基板(3)的外周侧延伸的方式连续形成。
此外，芯片模块(5M)包括矩形板状的模块基板(21m)和多个连接端子，在该模块基板(21m)的上表面支撑固定至少一个半导体芯片(51M)，该半导体芯片(51M)是在封装基板(B)上支撑至少一个半导体裸片(D)而成的，多个连接端子沿着所述模块基板(21m)的下表面(21b)平面配置并与所述半导体芯片(51M)电连接，作为一个方式，
所述半导体芯片(51M(51p))具有多个芯片端子(55)，所述多个芯片端子(55)沿着被所述模块基板(21m)支撑的被支撑面(51b)平面配置并与所述模块基板(21m)电连接，
多个所述芯片端子(55)包括对所述半导体芯片(51M(51p))供给电力的多个芯片电源端子(56)，
多个所述芯片电源端子(56)比配置区域(R1)的外缘(R1e)靠内侧配置，所述配置区域(R1)中平面配置有多个所述芯片端子(55)，
所述半导体芯片(51M(51p))安装在所述模块基板(21m)，
多个所述芯片端子(55)的配置与多个所述连接端子的配置能够在所述模块基板(21m)中排列组合，
多个所述连接端子(10)沿所述模块基板(21m)的各边排列成多列的矩形环状，且多个所述连接端子(10)包括在所述模块基板(21m)的中心侧排列的内周侧端子组(15)和比所述内周侧端子组(15)靠外周侧排列的外周侧端子组(17)，
所述内周侧端子组(15)包括与所述半导体芯片(51M(51p))的电源端子连接的内周侧电源端子组(14g)，
所述外周侧端子组(17)包括与所述内周侧电源端子组(14g)的至少一部分属于同一***的外周侧电源端子组(16g)，
在与所述模块基板(21m)的板面正交的方向上观察时，所述内周侧电源端子组(14g)配置于至少一部分与所述半导体芯片(51M(51p))重叠的位置，
所述外周侧电源端子组(16g)以从所述内周侧电源端子组(14g)到所述外周侧端子组(17)的最外周端子(18)连续排列的方式配置。
根据上述的结构，由于在与模块基板(21m)的板面正交的方向上观察时，内周侧电源端子组(14g)配置于至少一部分与半导体芯片(51M(51p))重叠的位置，因此内周侧电源端子组(14g)配置在半导体芯片(51M(51p))的正下方。因此，能够以短的布线距离来连接半导体芯片(51M(51p))的电源端子与芯片模块(5M)的电源端子，并且能够使布线中的阻抗抑制地较低。另外，为了将向半导体裸片(D)的电源供给路径形成地较短，通常芯片电源端子(56)设置在半导体裸片(D)的正下方(由于通常模块基板(21m)和封装基板(B)配置为平行状，因此在与模块基板(21m)(封装基板(B))的板面正交的方向上观察时，芯片电源端子(56)设置在与半导体裸片(D)的至少一部分重叠的位置)。因此，从与模块基板(21m)的板面正交的方向上观察时，内周侧电源端子组(14g)也可以配置于至少一部分与半导体裸片(D)(半导体芯片51M(51p)的半导体芯片(D))重叠的位置。
此外，在半导体装置(1)中，对半导体芯片(51M(51p))供给电力的表层电源路径(40)形成在安装有芯片模块(5M)的表层布线层(31)上。在正交方向(Z)上观察时，该表层电源路径(40)与经由模块基板(21m)对半导体芯片(51M(51p))供给电力的内周侧电源端子组(14g)及外周侧电源端子组(16g)重叠。因此，若在表层布线层(31)上表面安装，则芯片模块(5M)的内周侧电源端子组(14g)及外周侧电源端子组(16g)直接与表层电源路径(40)连接。此外，由于表层电源路径(40)中无需设置用于引出其他信号的通孔(TH)，也无需设置孔或绝缘区域，因此能够使表层电源路径(40)的阻抗抑制地较低。如此，根据上述的结构，能够抑制通孔(TH)导致布线的有效面积减少，提供能够稳定地供给电源的半导体装置(1)以及芯片模块(5M)。
例如，在半导体芯片(51M(51p))为通用的微型计算机或DSP这样的处理器的情况下，其端子配置(芯片端子(55)的端子配置)由半导体厂商决定。即，在很多情况下，对于利用这些微型计算机或DSP来生产装置的装置制造商来说并不是合适的端子配置。生产专用品使得微型计算机或DSP的端子配置成为适合装置制造商的做法虽不是不可能，但考虑到用于专用品的开发费等，这是不盈利也不实际的。由于芯片模块(5M)中可以通过模块基板(21m)上的布线来变换端子配置，因此能够将芯片模块(5M)中的连接端子(10)的端子配置设为适合装置制造商的端子配置。结果，如上所述，能够通过在主基板(3)的表层布线层(31)上形成的表层电源路径(40)来对半导体芯片(51M(51p))供给电力。
此外，优选，在芯片模块(5M)中，所述内周侧电源端子组(14g)包括第一内周侧电源端子组(141g)和第二内周侧电源端子组(142g)，作为连接到所述半导体芯片(51M(51p))的至少两个***的不同电源端子的电源端子组，所述外周侧电源端子组(16g)不包括与所述第二内周侧电源端子组(142g)属于同一***的端子，而包括与所述第一内周侧电源端子组(141g)属于同一***的端子。
此外，半导体装置(1)优选如下构成。即，优选，所述内周侧电源端子组(14g)包括第一内周侧电源端子组(141g)和第二内周侧电源端子组(142g)，作为供给所述半导体芯片(51M(51p))的至少两个***的不同电力的电源端子组，所述外周侧电源端子组(16g)不包括与所述第二内周侧电源端子组(142g)属于同一***的端子，而包括与所述第一内周侧电源端子组(141g)属于同一***的端子，在所述正交方向(X)上观察时，所述表层电源路径(40)是不与所述第二内周侧电源端子组(142g)重叠，而与所述第一内周侧电源端子组(141g)及所述外周侧电源端子组(16g)重叠，并且连接到所述第一内周侧电源端子组(141g)及所述外周侧电源端子组(16g)的第一电源路径(41)，所述主基板(3)还在与安装所述芯片模块(5M)的所述表层布线层(31)不同的布线层(33)上，具有以从与所述第二内周侧电源端子组(142g)连接的位置向所述主基板(3)的外周侧延伸的方式连续形成的第二电源路径(42)，在所述正交方向(Z)上观察时，所述第一电源路径(41)与所述第二电源路径(42)的至少一部分重叠。
通过将与半导体芯片(51M(51p))的两个***的电源端子对应的电源端子组分配给内周侧电源端子组(14g)，能够以短的布线距离来连接半导体芯片(51M(51p))的电源端子和半导体模块(5)的电源端子，并且能够使布线中的阻抗抑制地较低。此外，在属于内周侧电源端子组(14g)的两种电源端子组中，只有与第一内周侧电源端子组(141g)属于同一***的端子包括在连续排列到最外周端子(18)的外周侧电源端子组(16g)中。因此，至少第一内周侧电源端子组(141g)及外周侧电源端子组(16g)能够在安装处的基板上经由连续的电源线接收电力供给。
在半导体装置(1)中，安装在主基板(3)上的芯片模块(5M)的第一内周侧电源端子组(141g)及外周侧电源端子组(16g)能够经由在表层布线层(31)上形成的表层电源路径(40)(第一电源路径(41))接收电力供给。此外，安装在主基板(3)上的芯片模块(5M)的第二内周侧电源端子组(142g)经由在与表层布线层(31)不同的布线层(33)上形成的第二电源路径(42)接收电力供给。在正交方向(Z)上观察时，第一电源路径(41)与第二电源路径(42)的至少一部分重叠，并且在正交方向(Z)上观察时，第一电源路径(41)上第一内周侧电源端子组(141g)及外周侧电源端子组(16g)重叠。由于无需在第一电源路径(41)设置通孔(TH)，因此至少在与第一电源路径(41)重叠的部分中在第二电源路径(42)上也不设置用于传输其他电源或信号的通孔(TH)。因此，抑制了通孔(TH)导致第二电源路径(42)的有效面积减少。即，能够提供经由第一电源路径(41)及第二电源路径(42)可稳定地供给电源的半导体装置(1)。
此外，作为一个方式，优选，在半导体装置(1)中，在所述芯片模块(5M)安装在所述主基板(3)的状态下，将沿着所述模块基板(21m)的配置有所述外周侧电源端子组(16g)的一侧的边的方向作为宽度方向(X)，所述外周侧电源端子组(16g)以在所述宽度方向(X)上连续排列的方式配置，使得第一路径宽度(W1)满足第一基准值，所述第一路径宽度(W1)是所述第一电源路径(41)的所述宽度方向(X)的长度，所述第一基准值是经由所述第一电源路径(41)对所述半导体模块(5)供给的第一电源的电基准值。
由于一般供给电源的布线中流过的电流比信号布线的大，因此供给电源的布线具有比信号布线更宽的布线宽度，使得布线的截面积变大。通过外周侧电源端子组(16g)在宽度方向(X)上连续排列，第一电源路径(41)能够确保必要的布线宽度，以满足第一基准值。
此处，优选，第二基准值是允许范围比所述第一基准值的允许范围更窄的基准值，所述第二基准值是经由所述第二电源路径(42)对所述芯片模块(5M)供给的第二电源的电基准值。
优选，第二基准值的允许范围比第一基准值的允许范围更窄，在更严格的条件的情况下，存在例如增大布线的截面积等将第二电源路径(42)的形成条件优先于第一电源路径(41)的情况。由于第二电源路径(42)形成在与安装有芯片模块(5M)的表层布线层(31)不同的布线层上，因此能够抑制安装的制约以及对表层布线层(31)中的信号布线的制约，所以优选。
此外，作为一个方式，优选，将在所述外周侧端子组(16g)所包括的所述连接端子(10)中的第一特定连接端子作为难连接端子(19)，该第一特定连接端子在所述芯片模块(5M)安装在所述主基板(3)的状态下，配置在根据有无从在比该第一特定连接端子靠外周侧配置的所述连接端子(10)引出的信号布线(W)，存在若不经由所述通孔(TH)则不能将信号布线(W)向比所述最外周端子(18)靠外周侧引出的情况的位置，在所述难连接端子(19)中，将被分配为不必将信号布线(W)向比所述最外周端子(18)靠外周侧引出的用途的端子作为非信号连接端子，所述非信号连接端子以在所述宽度方向(X)上连续排列的方式配置，使得第二路径宽度(W2)满足所述第二基准值，所述第二路径宽度是所述第二电源路径(42)的所述宽度方向(X)的长度。
即使连接端子(10)是难连接端子(19)，在连接非信号连接端子的位置上也不必设置通孔(TH)。通过非信号连接端子在宽度方向(X)上连续排列，第二电源路径(42)能够确保必要的布线宽度，以满足第二基准值。
此外，作为一个方式，优选，所述第二路径宽度(W2)大于所述第一路径宽度(W1)，所述外周侧端子组(18)所包括的所述连接端子(10)中的第二特定连接端子配置在不经由所述通孔(TH)也能将信号布线(W)向所述最外周端子(18)的外周侧引出的位置上，该第二特定连接端子在所述芯片模块(5M)安装在所述主基板(3)的状态下，在所述正交方向(Z)上观察时与所述第二电源路径(42)重叠，且不包含在所述外周侧电源端子组(16g)及所述非信号连接端子中。
由于在正交方向(Z)上观察时，与第二电源路径(42)重叠的连接端子(10)连接的所有位置成为不必设置通孔(TH)的位置，因此抑制了第二电源路径(42)的有效面积减少，能够稳定地供给电源。
此外，作为一个方式，优选，在所述非信号连接端子中的、除了为了满足所述第一基准值而被分配给所述外周侧电源端子组(16g)的所述连接端子(10)以外的所述连接端子(10)，被分配为接地端子或不输入输出信号的NC端子。
由于接地端子及NC端子可以不经由通孔(TH)与其他布线层连接，因此接地端子及NC端子优选作为非信号连接端子。
此外，作为一个方式，优选，在属于所述外周侧电源端子组(16g)的所述连接端子(10)、所述接地端子及信号端子中的任意两个以上的属性的所述连接端子(10)被分配为所述难连接端子(19)的情况下，从所述模块基板(21m)的中心侧向外周侧，按照属于所述外周侧电源端子组(16g)的所述连接端子(10)、所述接地端子、所述信号端子的优先顺序来分配。
配置在更外周侧的连接端子(10)能够不经由通孔(TH)而通过表层布线层(31)向比最外周端子(18)更靠外周侧引出信号布线(W)的可能性较高。因此，优选，按照上述的优先顺序来分配连接端子(10)。
此处，优选，所述第一基准值包括作为所述第一电源的额定电流值的第一额定电流值，所述第二基准值包括作为所述第二电源的额定电流值的第二额定电流值，所述第二额定电流值大于所述第一额定电流值。
在第二额定电流值大于第一额定电流值的情况下，存在例如增大布线的截面积等将第二电源路径(42)的形成条件优先于第一电源路径(41)的情况。由于第二电源路径(42)形成在与安装有芯片模块(5M)的表层布线层(31)不同的布线层上，因此能够抑制安装的制约以及对表层布线层(31)中的信号布线的制约，所以优选。
此外，优选，所述第一基准值包括作为所述第一电源路径(41)的阻抗的最大容许值的第一阻抗，所述第二基准值包括作为所述第二电源路径的阻抗的最大容许值的第二阻抗，所述第二阻抗低于所述第一阻抗。
在第二阻抗低于第一阻抗的情况下，存在将第二电源路径(42)的形成条件优先于第一电源路径(41)的情况。由于第二电源路径(42)形成在与安装有半导体模块(5)的表层布线层(31)不同的布线层，因此能够抑制安装的制约以及对表层布线层(31)中的信号布线的制约，所以优选。
此外，作为一个方式，优选，所述半导体芯片(51M(51p))具有至少三个***的电源端子，所述内周侧端子组(14g)还包括与所述第一内周侧电源端子组(141g)及所述第二内周侧电源端子组(142g)不同的***的第三内周侧电源端子组(143g)，所述外周侧电源端子组(16g)不仅包含与所述第一内周侧电源端子组(141g)属于同一***的第一外周侧电源端子组(161g)，还包含与所述第三内周侧电源端子组(143g)属于同一***的第二外周侧电源端子组(162g)。
由于能够与两个***的电源对应地设置表层电源路径(40)，因此能够抑制因通孔(TH)导致布线的有效面积减少，提供能够稳定地对芯片模块(5M)供给电源的半导体装置(1)。
此外，优选，在所述芯片模块(5M)安装在所述主基板(3)的状态下，将所述模块基板(21m)的沿着配置有所述外周侧电源端子组(16g)的一侧的边的方向作为宽度方向(X)，所述第一内周侧电源端子组(141g)和所述第三内周侧电源端子组(143g)中的至少一部分端子在所述宽度方向(X)上相邻配置，所述第一外周侧电源端子组(161g)和所述第二外周侧电源端子组(162g)中的至少一部分端子在所述宽度方向(X)上相邻配置。
由于能够使与两个***的电源对应的两个表层电源路径(41、43)在宽度方向(X)上并排设置，因此能够以高布线效率形成两个表层电源路径(41、43)。
此外，优选，将从所述模块基板(21m)的中心，沿着所述模块基板(21m)的配置有所述外周侧电源端子组(16g)的一侧的边的法线，朝向所述模块基板(21m)的外周侧的方向作为外周方向(Y)，所述第一内周侧电源端子组(141g)比所述第二内周侧电源端子组(142g)靠所述外周方向(Y)侧配置。
由于在作为表层电源路径(40)的第一电源路径(41)朝向外周侧延伸的一侧，配置内周侧电源端子组(14g)中的第一内周侧电源端子组(141g)，因此能够以高布线效率形成第一电源路径(41)。
此外，作为一个方式，半导体装置(1)具有：半导体模块(5)，包括矩形板状的支撑基板(21)和多个连接端子(10)，在该支撑基板(21)的上表面(21a)支撑固定至少一个半导体元件(51)，多个连接端子沿着所述支撑基板(21)的下表面(21b)平面配置并与所述半导体元件(51)电连接；以及
主基板(3)，具有多层的布线层(31、32、33、39)，所述半导体模块(5)通过多个所述连接端子(10)而表面安装于该主基板(3)，且在该主基板(3)上形成有多个通孔(TH)，所述通孔(TH)贯通该主基板(3)并能够将多个所述布线层(31、32、33、39)进行电连接，
多个所述连接端子(10)沿所述支撑基板(21)的各边排列成多列的矩形环状，且多个所述连接端子(10)包括在所述支撑基板(21)的中心侧排列的内周侧端子组(15)和比所述内周侧端子组(15)靠外周侧排列的外周侧端子组(17)，
所述内周侧端子组(15)包括对作为所述半导体元件(51)之一的对象半导体元件(51T)供给电力的内周侧电源端子组(14g)，
所述外周侧端子组(17)包括与所述内周侧电源端子组(14g)中的至少一部分属于同一***的外周侧电源端子组(16g)，
在与所述支撑基板(21)的板面正交的方向上观察时，所述内周侧电源端子组(14g)配置于至少一部分与所述对象半导体元件(51T)重叠的位置，
所述外周侧电源端子组(16g)以从所述内周侧电源端子组(14g)到所述外周侧端子组(17)的最外周端子(18)连续排列的方式配置，
所述主基板(3)在安装有所述半导体模块(5)的表层布线层(31)上具有表层电源路径(40)，所述表层电源路径(40)经由所述内周侧电源端子组(14g)及所述外周侧电源端子组(16g)对所述对象半导体元件(51T)供给电力，
在所述半导体模块(5)安装在所述主基板(3)的状态下，在与所述主基板(3)的基板面正交的正交方向(Z)上观察时，所述表层电源路径(40)与所述内周侧电源端子组(14g)及所述外周侧电源端子组(16g)重叠，并以从与所述内周侧电源端子组(14g)连接的位置向所述主基板(3)的外周侧延伸的方式连续形成。
此外，半导体模块(5)包括矩形板状的支撑基板(21)和多个连接端子(10)，在该支撑基板(21)的上表面(21a)支撑固定至少一个半导体元件(51)，多个连接端子(10)沿着所述支撑基板(21)的下表面(21b)平面配置并与所述半导体元件(51)电连接，作为一个方式，
多个所述连接端子(10)沿所述支撑基板(21)的各边排列成多列的矩形环状，且多个所述连接端子(10)包括在所述支撑基板(21)的中心侧排列的内周侧端子组(15)和比所述内周侧端子组(15)靠外周侧排列的外周侧端子组(17)，
所述内周侧端子组(15)包括对作为所述半导体元件(51)之一的对象半导体元件(51)的电源端子连接的内周侧电源端子组(14g)，
所述外周侧端子组(17)包括与所述内周侧电源端子组(14g)中的至少一部分属于同一***的外周侧电源端子组(16g)，
在与所述支撑基板(21)的板面正交的方向上观察时，所述内周侧电源端子组(14g)配置于至少一部分与所述对象半导体元件(51T)重叠的位置，
所述外周侧电源端子组(16g)以从所述内周侧电源端子组(14g)到所述外周侧端子组(17)的最外周端子(18)连续排列的方式配置。
根据上述的结构，由于在与支撑基板(21)的板面正交的方向上观察时，内周侧电源端子组(14g)配置在至少一部分与对象半导体元件(51T)重叠的位置，因此内周侧电源端子组(14g)配置在对象半导体元件(51T)的正下方。因此，能够以短的布线距离来连接对象半导体元件(51T)的电源端子与半导体模块(5)的电源端子，并且能够使布线中的阻抗抑制地较低。此外，在半导体装置(1)中，向对象半导体元件(51T)供给电力的表层电源路径(40)形成在安装有半导体模块(5)的表层布线层(31)上。在正交方向(Z)上观察时，该表层电源路径(40)与经由支撑基板(21)向对象半导体元件(51T)供给电力的内周侧电源端子组(14g)及外周侧电源端子组(16g)重叠。因此，在表层布线层(31)上被表面安装的半导体模块(5)的内周侧电源端子组(14g)及外周侧电源端子组(16g)直接与表层电源路径(40)连接。此外，由于不必在表层电源路径(40)上设置用于引出其他信号的通孔(TH)，也不必设置孔或绝缘区域，因此也能够使表层电源路径(40)的阻抗抑制地较低。如此，根据上述的结构，能够抑制由通孔(TH)导致布线的有效面积减少，提供能够稳定地供给电源的半导体装置(1)及半导体模块(5)。
此外，优选，在半导体模块(5)中，所述内周侧电源端子组(14g)包括第一内周侧电源端子组(141g)和第二内周侧电源端子组(142g)，作为与所述对象半导体元件(51T)的至少两个***的不同电源端子连接的电源端子组，所述外周侧电源端子组(16g)不包括与所述第二内周侧电源端子组(142g)属于同一***的端子，而包括与所述第一内周侧电源端子组(141g)属于同一***的端子。
此外，半导体装置(1)优选如下构成。即，优选，所述内周侧电源端子组(14g)包括第一内周侧电源端子组(141g)和第二内周侧电源端子组(142g)，作为所述对象半导体元件(51T)的供给至少两个***的不同电力的电源端子组，所述外周侧电源端子组(16g)不包括与所述第二内周侧电源端子组(142g)属于同一***的端子，而包括与所述第一内周侧电源端子组(141g)属于同一***的端子，所述表层电源路径(40)是第一电源路径(41)，所述表层电源路径(40)在所述正交方向(X)上观察时不与所述第二内周侧电源端子组(142g)重叠，而与所述第一内周侧电源端子组(141g)及所述外周侧电源端子组(16g)重叠，并且，所述表层电源路径(40)与所述第一内周侧电源端子组(141g)及所述外周侧电源端子组(16g)连接，所述主基板(3)还在与安装有所述半导体模块(5)的所述表层布线层(31)不同的布线层(33)上具有第二电源路径(42)，所述第二电源路径(42)以从与所述第二内周侧电源端子组(142g)连接的位置向所述主基板(3)的外周侧延伸的方式连续形成，在所述正交方向(Z)上观察时，所述第一电源路径(41)和所述第二电源路径(42)的至少一部分重叠。
通过将与对象半导体元件(51T)的两个***的电源端子对应的电源端子组分配给内周侧电源端子组(14g)，能够以短的布线距离来连接对象半导体元件(51T)的电源端子与半导体模块(5)的电源端子，并且能够将布线中的阻抗抑制地较低。此外，在属于内周侧电源端子组(14g)的两种电源端子组中，只有与第一内周侧电源端子组(141g)属于同一***的端子包括在连续排列到最外周端子(18)的外周侧电源端子组(16g)中。因此，至少第一内周侧电源端子组(141g)及外周侧电源端子组(16g)能够在安装处的基板上经由连续的电源线接收电力供给。
在半导体装置(1)中，安装在主基板(3)上的半导体模块(5)的第一内周侧电源端子组(141g)及外周侧电源端子组(16g)能够经由在表层布线层(31)上形成的表层电源路径(40)(第一电源路径(41))接收电力供给。此外，安装在主基板(3)上的半导体模块(5)的第二内周侧电源端子组(142g)经由在与表层布线层(31)不同的布线层(33)上形成的第二电源路径(42)接收电力供给。在正交方向(Z)上观察时，第一电源路径(41)与第二电源路径(42)的至少一部分重叠，并且在正交方向(Z)上观察时，第一内周侧电源端子组(141g)及外周侧电源端子组(16g)在第一电源路径(41)上重叠。由于无需在第一电源路径(41)上设置通孔(TH)，因此在至少与第一电源路径(41)重叠的部分中在第二电源路径(42)上也不设置用于传输其他电源或信号的通孔(TH)。因此，抑制了由通孔(TH)导致第二电源路径(42)的有效面积减少。即，能够提供经由第一电源路径(41)及第二电源路径(42)可以稳定地供给电源的半导体装置(1)。
此外，作为一个方式，优选，在半导体装置(1)中，在所述半导体模块(5)安装在所述主基板(3)的状态下，将沿着所述支撑基板(21)的配置有所述外周侧电源端子组(16g)的一侧的边的方向作为宽度方向(X)，所述外周侧电源端子组(16g)以在所述宽度方向(X)上连续排列的方式配置，使得第一路径宽度(W1)满足第一基准值，所述第一路径宽度(W1)是所述第一电源路径(41)的所述宽度方向(X)的长度，所述第一基准值是经由所述第一电源路径(41)对所述半导体模块(5)供给的第一电源的电基准值。
由于通常供给电源的布线中流过的电流大于信号布线中流过的电流，因此供给电源的布线具有比信号布线更宽的布线宽度，使得布线的截面积增大。通过使外周侧电源端子组(16g)在宽度方向(X)上连续排列，第一电源路径(41)能够确保必要的布线宽度，以满足第一基准值。
此处，优选，第二基准值是允许范围比所述第一基准值的允许范围更窄的基准值，所述第二基准值是经由所述第二电源路径(42)对所述半导体模块(5)供给的第二电源的电基准值。
优选，第二基准值的允许范围比第一基准值的允许范围更窄，在更严格的条件的情况下，存在例如增大布线的截面积等将第二电源路径(42)的形成条件比第一电源路径(41)的形成条件更优先的情况。由于第二电源路径(42)形成在与安装有半导体模块(5)的表层布线层(31)不同的布线层上，因此能够抑制安装的制约以及对表层布线层(31)中的信号布线的制约，所以优选。
此外，作为一个方式，优选，将在所述外周侧端子组(16g)所包括的所述连接端子(10)中的第一特定连接端子作为难连接端子(19)，该第一特定连接端子在所述半导体模块(5)安装在所述主基板(3)的状态下，配置在根据有无从在比该第一特定连接端子靠外周侧配置的所述连接端子(10)引出的信号布线(W)，存在若不经由所述通孔(TH)则不能将信号布线(W)向所述最外周端子(18)的外周侧引出的情况的位置，在所述难连接端子(19)中，将被分配为不必将信号布线(W)向所述最外周端子(18)的外周侧引出的用途的端子作为非信号连接端子，所述非信号连接端子以在所述宽度方向(X)上连续排列的方式配置，使得第二路径宽度(W2)满足所述第二基准值，所述第二路径宽度(W2)是所述第二电源路径(42)的所述宽度方向(X)的长度。
即使连接端子(10)是难连接端子(19)，在连接非信号连接端子的位置上也不必设置通孔(TH)。通过非信号连接端子在宽度方向(X)上连续排列，第二电源路径(42)能够确保必要的布线宽度，以满足第二基准值。
此外，作为一个方式，优选，所述第二路径宽度(W2)大于所述第一路径宽度(W1)，所述外周侧端子组(18)所包括的所述连接端子(10)中的第二特定连接端子配置在不经由所述通孔(TH)也能将信号布线(W)向所述最外周端子(18)的外周侧引出的位置上，该第二特定连接端子在所述半导体模块(5)安装在所述主基板(3)的状态下，在所述正交方向(Z)上观察时与所述第二电源路径(42)重叠，且不包含在所述外周侧电源端子组(16g)及所述非信号连接端子中。
在正交方向(Z)上观察时，由于与第二电源路径(42)重叠的连接端子(10)连接的所有位置成为不必设置通孔(TH)的位置，因此抑制了第二电源路径(42)的有效面积减少，能够稳定地供给电源。
此外，作为一个方式，优选，在所述非信号连接端子中，除了为了满足所述第一基准值而被分配给所述外周侧电源端子组(16g)的所述连接端子(10)以外的所述连接端子(10)，被分配为接地端子或不输入输出信号的NC端子。
由于接地端子及NC端子可以不经由通孔(TH)与其他布线层连接，因此接地端子及NC端子优选作为非信号连接端子。
此外，作为一个方式，优选，在属于所述外周侧电源端子组(16g)的所述连接端子(10)、所述接地端子及信号端子中的任意两个以上的属性的所述连接端子(10)被分配为所述难连接端子(19)的情况下，从所述支撑基板(21)的中心侧向外周侧，按照属于所述外周侧电源端子组(16g)的所述连接端子(10)、所述接地端子、所述信号端子的优先顺序来分配。
配置在更外周侧的连接端子(10)能够不经由通孔(TH)而通过表层布线层(31)向比最外周端子(18)更靠外周侧引出信号布线(W)的可能性较高。因此，优选，按照上述的优先顺序来分配连接端子(10)。
此处，优选，所述第一基准值包括作为所述第一电源的额定电流值的第一额定电流值，所述第二基准值包括作为所述第二电源的额定电流值的第二额定电流值，所述第二额定电流值大于所述第一额定电流值。
在第二额定电流值大于第一额定电流值的情况下，存在例如增大布线的截面积等将第二电源路径(42)的形成条件优先于第一电源路径(41)的情况。由于第二电源路径(42)形成在与安装有半导体模块(5)的表层布线层(31)不同的布线层上，因此能够抑制安装的制约和对表层布线层(31)中的信号布线的制约，所以优选。
此外，优选，所述第一基准值包括作为所述第一电源路径(41)的阻抗的最大容许值的第一阻抗，所述第二基准值包括作为所述第二电源路径的阻抗的最大容许值的第二阻抗，所述第二阻抗低于所述第一阻抗。
在第二阻抗低于第一阻抗的情况下，存在将第二电源路径(42)的形成条件优先于第一电源路径(41)的情况。由于第二电源路径(42)形成在与安装有半导体模块(5)的表层布线层(31)不同的布线层，因此能够抑制安装的制约和对表层布线层(31)中的信号布线的制约，所以优选。
此外，作为一个方式，优选，所述对象半导体元件(51T)具有至少三个***的电源端子，所述内周侧端子组(14g)还包括与所述第一内周侧电源端子组(141g)及所述第二内周侧电源端子组(142g)不同的***的第三内周侧电源端子组(143g)，所述外周侧电源端子组(16g)不仅包含与所述第一内周侧电源端子组(141g)属于同一***的第一外周侧电源端子组(161g)，还包含与所述第三内周侧电源端子组(143g)属于同一***的第二外周侧电源端子组(162g)。
由于能够与两个***的电源对应地设置表层电源路径(40)，因此能够抑制因通孔(TH)导致布线的有效面积减少，提供能够稳定地对半导体模块(5)供给电源的半导体装置(1)。
此外，优选，在所述半导体模块(51)安装在所述主基板(3)的状态下，将所述模块基板(21)的沿着配置有所述外周侧电源端子组(16g)的一侧的边的方向作为宽度方向(X)，所述第一内周侧电源端子组(141g)和所述第三内周侧电源端子组(143g)中的至少一部分端子在所述宽度方向(X)上相邻配置，所述第一外周侧电源端子组(161g)和所述第二外周侧电源端子组(162g)中的至少一部分端子在所述宽度方向(X)上相邻配置。
由于能够使与两个***的电源对应的两个表层电源路径(41、43)在宽度方向(X)并排设置，因此能够以高的布线效率来形成两个表层电源路径(41、43)。
此外，优选，将从所述支撑基板(21)的中心，沿着所述模块基板(21m)的配置有所述外周侧电源端子组(16g)的一侧的边的法线，朝向所述支撑基板(21)的外周侧的方向作为外周方向(Y)，所述第一内周侧电源端子组(141g)比所述第二内周侧电源端子组(142g)靠所述外周方向(Y)侧配置。
由于在作为表层电源路径(40)的第一电源路径(41)朝向外周侧延伸的一侧，配置内周侧电源端子组(14g)中的第一内周侧电源端子组(141g)，因此能够以高的布线效率来形成第一电源路径(41)。
此外，作为一个方式，优选，所述半导体元件(51)是半导体裸片(51C、51P)，所述半导体模块(5)是多个所述半导体裸片(51C、51P)被封入具有所述支撑基板(21)的封装(2)的半导体芯片(5C、5P)。
能够在支撑基板(21)上更换半导体裸片(51C、51P)的端子配置来实现合适的端子配置的半导体模块(5)。
此外，作为一个方式，优选，所述半导体元件(51)是至少一个半导体裸片被封入封装的半导体芯片(51M)，所述半导体模块(5)是多个所述半导体芯片(51M)安装于所述支撑基板(21)的芯片模块(5M)。
能够在支撑基板(21)上更换半导体芯片(51M)的端子配置来实现合适的端子配置的半导体模块(5)。
附图标记说明
1：半导体装置
3：电路基板(主基板)
5：半导体模块
5M：多芯片模块(芯片模块)
10：端子(连接端子)
11g：第一电源端子组(第一内周侧电源端子组)
12g：第二电源端子组(第二内周侧电源端子组)
13g：第三电源端子组(第三内周侧电源端子组)
14：内周侧电源端子
14g：内周侧电源端子组
15：内周侧端子组
16：外周侧电源端子
16g：外周侧电源端子组
17：外周侧端子组
18：最外周端子
19：难连接端子
21：支撑基板
21a：上表面
21b：下表面
21m：模块基板(支撑基板)
31：第一表层布线层(安装有半导体模块的表层布线层)
32：第一内层布线层(内层布线层)
33：第二内层布线层(内层布线层)
40：表层电源线(表层电源路径)
41：第一电源线(第一电源路径)
42：第二电源线(第二电源路径)
43：第三电源线(第三电源路径)
44：第四电源线(第四电源路径)
51：半导体元件
51T：对象半导体元件
51b：被支撑面
51p：处理器(半导体芯片、对象半导体元件)
51M：半导体芯片
55：芯片端子
56：芯片电源端子
R1：配置区域
R1e：配置区域的外缘
TH：通孔
B：封装基板
D：半导体裸片
W：信号布线
W1：第一电源线宽度(第一路径宽度)
W2：第二电源线宽度(第二路径宽度)
X：宽度方向
Z：正交方向

Claims (32)

1.一种半导体装置，具有：
芯片模块，包括矩形板状的模块基板和多个连接端子，在该模块基板的上表面支撑固定至少一个半导体芯片，该半导体芯片是在封装基板上支撑至少一个半导体裸片而成的，多个所述连接端子沿着所述模块基板的下表面平面配置并与所述半导体芯片电连接；以及
主基板，具有多层的布线层，所述芯片模块通过多个所述连接端子而表面安装于该主基板，且在该主基板上形成有多个通孔，所述通孔贯通该主基板并能够将多个所述布线层进行电连接，
所述半导体芯片具有多个芯片端子，所述多个芯片端子沿着被所述模块基板支撑的被支撑面平面配置并与所述模块基板电连接，
多个所述芯片端子包括对所述半导体芯片供给电力的多个芯片电源端子，
多个所述芯片电源端子比配置区域的外缘靠内侧配置，所述配置区域中平面配置有多个所述芯片端子，
在所述芯片模块中，所述半导体芯片安装在所述模块基板上，多个所述芯片端子的配置与多个所述连接端子的配置能够在所述模块基板中排列组合，
多个所述连接端子沿所述模块基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括对所述半导体芯片供给电力的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组的至少一部分属于同一***的外周侧电源端子组，
在与所述模块基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述半导体芯片重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置，
所述主基板在安装有所述芯片模块的表层布线层上具有表层电源路径，所述表层电源路径经由所述内周侧电源端子组及所述外周侧电源端子组对所述半导体芯片供给电力，
在所述芯片模块安装在所述主基板的状态下，在与所述主基板的基板面正交的正交方向上观察时，所述表层电源路径与所述内周侧电源端子组及所述外周侧电源端子组重叠，并以从与所述内周侧电源端子组连接的位置向所述主基板的外周侧延伸的方式连续形成。
2.根据权利要求1所述的半导体装置，其中，
所述内周侧电源端子组包括第一内周侧电源端子组和第二内周侧电源端子组，作为所述半导体芯片的供给至少两个***的不同的电力的电源端子组，
所述外周侧电源端子组不包括与所述第二内周侧电源端子组属于同一***的端子，而包括与所述第一内周侧电源端子组属于同一***的端子，
所述表层电源路径是第一电源路径，所述表层电源路径在所述正交方向上观察时不与所述第二内周侧电源端子组重叠，而与所述第一内周侧电源端子组及所述外周侧电源端子组重叠，并且，所述表层电源路径与所述第一内周侧电源端子组及所述外周侧电源端子组连接，
所述主基板还在与安装有所述芯片模块的所述表层布线层不同的布线层上具有第二电源路径，所述第二电源路径以从与所述第二内周侧电源端子组连接的位置向所述主基板的外周侧延伸的方式连续形成，
在所述正交方向上观察时，所述第一电源路径和所述第二电源路径的至少一部分重叠。
3.根据权利要求2所述的半导体装置，其中，
在所述芯片模块安装在所述主基板的状态下，将沿着所述模块基板的配置有所述外周侧电源端子组的一侧的边的方向作为宽度方向，
所述外周侧电源端子组以在所述宽度方向上连续排列的方式配置，使得第一路径宽度满足第一基准值，所述第一路径宽度是所述第一电源路径的所述宽度方向的长度，所述第一基准值是经由所述第一电源路径对所述芯片模块供给的第一电源的电基准值。
4.根据权利要求3所述的半导体装置，其中，
第二基准值是允许范围比所述第一基准值的允许范围更窄的基准值，所述第二基准值是经由所述第二电源路径对所述芯片模块供给的第二电源的电基准值。
5.根据权利要求4所述的半导体装置，其中，
将在所述外周侧端子组所包括的所述连接端子中的第一特定连接端子作为难连接端子，该第一特定连接端子在所述芯片模块安装在所述主基板的状态下，配置在根据有无从在比该第一特定连接端子靠外周侧配置的所述连接端子引出的信号布线，存在若不经由所述通孔则不能将信号布线向所述最外周端子的外周侧引出的情况的位置，
在所述难连接端子中，将被分配为不必将信号布线向所述最外周端子的外周侧引出的用途的端子作为非信号连接端子，
所述非信号连接端子以在所述宽度方向上连续排列的方式配置，使得第二路径宽度满足所述第二基准值，所述第二路径宽度是所述第二电源路径的所述宽度方向的长度。
6.根据权利要求5所述的半导体装置，其中，
所述第二路径宽度大于所述第一路径宽度，
所述外周侧端子组所包括的所述连接端子中的第二特定连接端子配置在不经由所述通孔也能将信号布线向所述最外周端子的外周侧引出的位置上，该第二特定连接端子在所述芯片模块安装在所述主基板的状态下，在所述正交方向上观察时与所述第二电源路径重叠，且不包含在所述外周侧电源端子组及所述非信号连接端子中。
7.根据权利要求5或6所述的半导体装置，其中，
在所述非信号连接端子中的、除了为了满足所述第一基准值而被分配给所述外周侧电源端子组的所述连接端子以外的所述连接端子，被分配为接地端子或不输入输出信号的NC端子。
8.根据权利要求7所述的半导体装置，其中，
在属于所述外周侧电源端子组的所述连接端子、所述接地端子及信号端子中的任意两个以上的属性的所述连接端子被分配为所述难连接端子的情况下，从所述模块基板的中心侧向外周侧，按照属于所述外周侧电源端子组的所述连接端子、所述接地端子、所述信号端子的优先顺序来分配。
9.根据权利要求4至8中任一项所述的半导体装置，其中，
所述第一基准值包括作为所述第一电源的额定电流值的第一额定电流值，所述第二基准值包括作为所述第二电源的额定电流值的第二额定电流值，所述第二额定电流值大于所述第一额定电流值。
10.根据权利要求4至9中任一项所述的半导体装置，其中，
所述第一基准值包括作为所述第一电源路径的阻抗的最大容许值的第一阻抗，所述第二基准值包括作为所述第二电源路径的阻抗的最大容许值的第二阻抗，所述第二阻抗低于所述第一阻抗。
11.根据权利要求2至10中任一项所述的半导体装置，其中，
所述半导体芯片具有至少三个***的电源端子，
所述内周侧端子组还包括与所述第一内周侧电源端子组及所述第二内周侧电源端子组不同的***的第三内周侧电源端子组，
所述外周侧电源端子组不仅包含与所述第一内周侧电源端子组属于同一***的第一外周侧电源端子组，还包含与所述第三内周侧电源端子组属于同一***的第二外周侧电源端子组。
12.根据权利要求11所述的半导体装置，其中，
在所述芯片模块安装在所述主基板的状态下，将所述模块基板的沿着配置有所述外周侧电源端子组的一侧的边的方向作为宽度方向，
所述第一内周侧电源端子组和所述第三内周侧电源端子组中的至少一部分端子在所述宽度方向上相邻配置，所述第一外周侧电源端子组和所述第二外周侧电源端子组中的至少一部分端子在所述宽度方向上相邻配置。
13.根据权利要求2至12中任一项所述的半导体装置，其中，
将从所述模块基板的中心，沿着所述模块基板的配置有所述外周侧电源端子组的一侧的边的法线，朝向所述模块基板的外周侧的方向作为外周方向，
所述第一内周侧电源端子组比所述第二内周侧电源端子组靠所述外周方向侧配置。
14.一种芯片模块，其中，
包括矩形板状的模块基板和多个连接端子，在该模块基板的上表面支撑固定至少一个半导体芯片，该半导体芯片是在封装基板上支撑至少一个半导体裸片而成的，多个所述连接端子沿着所述模块基板的下表面平面配置并与所述半导体芯片电连接，
所述半导体芯片具有多个芯片端子，所述多个芯片端子沿着被所述模块基板支撑的被支撑面平面配置并与所述模块基板电连接，
多个所述芯片端子包括对所述半导体芯片供给电力的多个芯片电源端子，
多个所述芯片电源端子比配置区域的外缘靠内侧配置，所述配置区域中平面配置有多个所述芯片端子，
所述半导体芯片安装在所述模块基板，
多个所述芯片端子的配置与多个所述连接端子的配置能够在所述模块基板中排列组合，
多个所述连接端子沿所述模块基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括与所述半导体芯片的电源端子连接的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组的至少一部分属于同一***的外周侧电源端子组，
在与所述模块基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述半导体芯片重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置。
15.根据权利要求14所述的芯片模块，其中，
所述内周侧电源端子组包括第一内周侧电源端子组和第二内周侧电源端子组，作为所述半导体芯片的与至少两个***的不同的电源端子连接的电源端子组，
所述外周侧电源端子组不包括与所述第二内周侧电源端子组属于同一***的端子，而包括与所述第一内周侧电源端子组属于同一***的端子。
16.一种半导体装置，具有：
半导体模块，包括矩形板状的支撑基板和多个连接端子，在该支撑基板的上表面支撑固定至少一个半导体元件，多个所述连接端子沿着所述支撑基板的下表面平面配置并与所述半导体元件电连接；以及
主基板，具有多层的布线层，所述半导体模块通过多个所述连接端子而表面安装于该主基板，且在该主基板上形成有多个通孔，所述通孔贯通该主基板并能够将多个所述布线层进行电连接，
多个所述连接端子沿所述支撑基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和比所述内周侧端子组靠外周侧排列的外周侧端子组，
所述内周侧端子组包括对作为所述半导体元件之一的对象半导体元件供给电力的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组中的至少一部分属于同一***的外周侧电源端子组，
在与所述支撑基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述对象半导体元件重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置，
所述主基板在安装有所述半导体模块的表层布线层上具有表层电源路径，所述表层电源路径经由所述内周侧电源端子组及所述外周侧电源端子组对所述对象半导体元件供给电力，
在所述半导体模块安装在所述主基板的状态下，在与所述主基板的基板面正交的正交方向上观察时，所述表层电源路径与所述内周侧电源端子组及所述外周侧电源端子组重叠，并以从与所述内周侧电源端子组连接的位置向所述主基板的外周侧延伸的方式连续形成。
17.根据权利要求16所述的半导体装置，其中，
所述内周侧电源端子组包括第一内周侧电源端子组和第二内周侧电源端子组，作为所述对象半导体元件的供给至少两个***的不同电力的电源端子组，
所述外周侧电源端子组不包括与所述第二内周侧电源端子组属于同一***的端子，而包括与所述第一内周侧电源端子组属于同一***的端子，
所述表层电源路径是第一电源路径，所述表层电源路径在所述正交方向上观察时不与所述第二内周侧电源端子组重叠，而与所述第一内周侧电源端子组及所述外周侧电源端子组重叠，并且，所述表层电源路径与所述第一内周侧电源端子组及所述外周侧电源端子组连接，
所述主基板还在与安装有所述半导体模块的所述表层布线层不同的布线层上具有第二电源路径，所述第二电源路径以从与所述第二内周侧电源端子组连接的位置向所述主基板的外周侧延伸的方式连续形成，
在所述正交方向上观察时，所述第一电源路径和所述第二电源路径的至少一部分重叠。
18.根据权利要求17所述的半导体装置，其中，
在所述半导体模块安装在所述主基板的状态下，将沿着所述支撑基板的配置有所述外周侧电源端子组的一侧的边的方向作为宽度方向，
所述外周侧电源端子组以在所述宽度方向上连续排列的方式配置，使得第一路径宽度满足第一基准值，所述第一路径宽度是所述第一电源路径的所述宽度方向的长度，所述第一基准值是经由所述第一电源路径对所述芯片模块供给的第一电源的电基准值。
19.根据权利要求18所述的半导体装置，其中，
第二基准值是允许范围比所述第一基准值的允许范围更窄的基准值，所述第二基准值是经由所述第二电源路径对所述芯片模块供给的第二电源的电基准值。
20.根据权利要求19的半导体装置，其中，
在所述外周侧端子组所包括的所述连接端子中的第一特定连接端子作为难连接端子，该第一特定连接端子在所述半导体模块安装在所述主基板的状态下，配置在根据有无从在比该第一特定连接端子靠外周侧配置的所述连接端子引出的信号布线，存在若不经由所述通孔则不能将信号布线向所述最外周端子的外周侧引出的情况的位置，
在所述难连接端子中，将被分配为不必将信号布线向所述最外周端子的外周侧引出的用途的端子作为非信号连接端子，
所述非信号连接端子以在所述宽度方向上连续排列的方式配置，使得第二路径宽度满足所述第二基准值，所述第二路径宽度是所述第二电源路径的所述宽度方向的长度。
21.根据权利要求20所述的半导体装置，其中，
所述第二路径宽度大于所述第一路径宽度，
所述外周侧端子组所包括的所述连接端子中的第二特定连接端子配置在不经由所述通孔也能将信号布线向所述最外周端子的外周侧引出的位置上，该第二特定连接端子在所述芯片模块安装在所述主基板的状态下，在所述正交方向上观察时与所述第二电源路径重叠，且不包含在所述外周侧电源端子组及所述非信号连接端子中。
22.根据权利要求20或21所述的半导体装置，其中，
在所述非信号连接端子中，除了为了满足所述第一基准值而被分配给所述外周侧电源端子组的所述连接端子以外的所述连接端子，被分配为接地端子或不输入输出信号的NC端子。
23.根据权利要求22所述的半导体装置，其中，
在属于所述外周侧电源端子组的所述连接端子、所述接地端子及信号端子中的任意两个以上的属性的所述连接端子被分配为所述难连接端子的情况下，从所述支撑基板的中心侧向外周侧，按照属于所述外周侧电源端子组的所述连接端子、所述接地端子、所述信号端子的优先顺序来分配。
24.根据权利要求19至23中任一项所述的半导体装置，其中，
所述第一基准值包括作为所述第一电源的额定电流值的第一额定电流值，所述第二基准值包括作为所述第二电源的额定电流值的第二额定电流值，所述第二额定电流值大于所述第一额定电流值。
25.根据权利要求19至24中任一项所述的半导体装置，其中，
所述第一基准值包括作为所述第一电源路径的阻抗的最大容许值的第一阻抗，所述第二基准值包括作为所述第二电源路径的阻抗的最大容许值的第二阻抗，所述第二阻抗低于所述第一阻抗。
26.根据权利要求17至25中任一项所述的半导体装置，其中，
所述对象半导体元件具有至少三个***的电源端子，
所述内周侧端子组还包括与所述第一内周侧电源端子组及所述第二内周侧电源端子组不同的***的第三内周侧电源端子组，
所述外周侧电源端子组不仅包含与所述第一内周侧电源端子组属于同一***的第一外周侧电源端子组，还包含与所述第三内周侧电源端子组属于同一***的第二外周侧电源端子组。
27.根据权利要求26所述的半导体装置，其中，
在所述半导体模块安装在所述主基板的状态下，将所述支撑基板的沿着配置有所述外周侧电源端子组的一侧的边的方向作为宽度方向，
所述第一内周侧电源端子组和所述第三内周侧电源端子组中的至少一部分端子在所述宽度方向上相邻配置，所述第一外周侧电源端子组和所述第二外周侧电源端子组中的至少一部分端子在所述宽度方向上相邻配置。
28.根据权利要求17至27中任一项所述的半导体装置，其中，
将从所述支撑基板的中心，沿着所述支撑基板的配置有所述外周侧电源端子组的一侧的边的法线，朝向所述支撑基板的外周侧的方向作为外周方向，
所述第一内周侧电源端子组比所述第二内周侧电源端子组靠所述外周方向侧配置。
29.根据权利要求16至28中任一项所述的半导体装置，其中，
所述半导体元件是半导体裸片，所述半导体模块是多个所述半导体裸片被封入具有所述支撑基板的封装的半导体芯片。
30.根据权利要求16至28中任一项所述的半导体装置，其中，
所述半导体元件是至少一个半导体裸片被封入封装的半导体芯片，所述半导体模块是多个所述半导体芯片安装于所述支撑基板的芯片模块。
31.一种半导体模块，其中，
包括矩形板状的支撑基板和多个连接端子，在该支撑基板的上表面支撑固定至少一个半导体元件，多个所述连接端子沿着所述支撑基板的下表面平面配置并与所述半导体元件电连接，
多个所述连接端子沿所述支撑基板的各边排列成多列的矩形环状，且多个所述连接端子包括在所述模块基板的中心侧排列的内周侧端子组和在所述内周侧端子组的外周侧排列的外周侧端子组，
所述内周侧端子组包括与所述半导体元件之一的对象半导体元件的电源端子连接的内周侧电源端子组，
所述外周侧端子组包括与所述内周侧电源端子组中的至少一部分属于同一***的外周侧电源端子组，
在与所述支撑基板的板面正交的方向上观察时，所述内周侧电源端子组配置于至少一部分与所述对象半导体元件重叠的位置，
所述外周侧电源端子组以从所述内周侧电源端子组到所述外周侧端子组的最外周端子连续排列的方式配置。
32.根据权利要求31所述的半导体模块，其中，
所述内周侧电源端子组包括第一内周侧电源端子组和第二内周侧电源端子组，作为所述对象半导体元件的与至少两个***的不同的电源端子连接的电源端子组，
所述外周侧电源端子组不包括与所述第二内周侧电源端子组属于同一***的端子，而包括与所述第一内周侧电源端子组属于同一***的端子。
CN201680047924.4A 2015-08-31 2016-08-31 半导体装置、芯片模块及半导体模块 Active CN107949909B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015170409 2015-08-31
JP2015-170409 2015-08-31
PCT/JP2016/075578 WO2017038905A1 (ja) 2015-08-31 2016-08-31 半導体装置、チップモジュール及び半導体モジュール

Publications (2)

Publication Number Publication Date
CN107949909A true CN107949909A (zh) 2018-04-20
CN107949909B CN107949909B (zh) 2020-06-16

Family

ID=58187693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680047924.4A Active CN107949909B (zh) 2015-08-31 2016-08-31 半导体装置、芯片模块及半导体模块

Country Status (6)

Country Link
US (1) US10707159B2 (zh)
EP (4) EP3598488B1 (zh)
JP (1) JP6468360B2 (zh)
KR (1) KR102035947B1 (zh)
CN (1) CN107949909B (zh)
WO (1) WO2017038905A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816628A (zh) * 2020-09-11 2020-10-23 甬矽电子(宁波)股份有限公司 半导体封装结构和封装方法
CN111933590A (zh) * 2020-09-11 2020-11-13 甬矽电子(宁波)股份有限公司 封装结构和封装结构制作方法
CN112805823A (zh) * 2018-10-02 2021-05-14 株式会社电装 半导体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272881A (en) * 1992-08-27 1993-12-28 The Boc Group, Inc. Liquid cryogen dispensing apparatus and method
DE102016224631B4 (de) * 2016-12-09 2020-06-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Elektrisch leitende Verbindung zwischen mindestens zwei elektrischen Komponenten an einem mit elektronischen und/oder elektrischen Bauelementen bestücktem Träger, die mit einem Bonddraht ausgebildet ist
JP6853774B2 (ja) * 2017-12-21 2021-03-31 ルネサスエレクトロニクス株式会社 半導体装置
KR102472475B1 (ko) * 2018-07-10 2022-11-30 가부시키가이샤 아이신 회로 모듈 및 전원 칩 모듈
JP7247503B2 (ja) * 2018-09-25 2023-03-29 富士フイルムビジネスイノベーション株式会社 画像形成装置および基板
JP7192573B2 (ja) * 2019-02-28 2022-12-20 株式会社アイシン 半導体装置
JP7238477B2 (ja) 2019-03-04 2023-03-14 株式会社アイシン 半導体装置
WO2020183802A1 (ja) 2019-03-08 2020-09-17 アイシン・エィ・ダブリュ株式会社 半導体モジュール及び半導体装置
JP7400536B2 (ja) * 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置
US20220310497A1 (en) * 2021-03-25 2022-09-29 Dialog Semiconductor (Uk) Limited Partially Staggered Ball Array for Reduced Noise Injection
JP2022160267A (ja) 2021-04-06 2022-10-19 株式会社デンソー マルチチップモジュール、およびマルチチップモジュールを備えた電子制御装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349448A (ja) * 1999-06-09 2000-12-15 Toshiba Corp 回路モジュール、この回路モジュールに用いる多層配線基板、回路部品および半導体パッケージ
CN102668071A (zh) * 2009-11-11 2012-09-12 佳能株式会社 半导体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303562A (ja) * 1997-04-30 1998-11-13 Toshiba Corp プリント配線板
US6057596A (en) * 1998-10-19 2000-05-02 Silicon Integrated Systems Corp. Chip carrier having a specific power join distribution structure
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
TW522764B (en) * 2001-08-28 2003-03-01 Via Tech Inc Power layout structure on host bridge chip substrate and motherboard
US7005736B2 (en) * 2002-09-30 2006-02-28 Intel Corporation Semiconductor device power interconnect striping
EP1577945A3 (en) * 2004-02-04 2007-11-28 International Business Machines Corporation Module power distribution network
US20070080441A1 (en) * 2005-08-18 2007-04-12 Scott Kirkman Thermal expansion compensation graded IC package
US8120162B2 (en) * 2007-09-28 2012-02-21 Integrated Device Technology, Inc. Package with improved connection of a decoupling capacitor
JPWO2011024939A1 (ja) * 2009-08-28 2013-01-31 日本電気株式会社 半導体装置およびその製造方法
US20120068339A1 (en) * 2010-09-21 2012-03-22 Mosys, Inc. VLSI Package for High Performance Integrated Circuit
JP2016134543A (ja) * 2015-01-21 2016-07-25 セイコーエプソン株式会社 半導体モジュール、半導体装置、及び電気光学装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349448A (ja) * 1999-06-09 2000-12-15 Toshiba Corp 回路モジュール、この回路モジュールに用いる多層配線基板、回路部品および半導体パッケージ
CN102668071A (zh) * 2009-11-11 2012-09-12 佳能株式会社 半导体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112805823A (zh) * 2018-10-02 2021-05-14 株式会社电装 半导体装置
CN112805823B (zh) * 2018-10-02 2024-04-09 株式会社电装 半导体装置
CN111816628A (zh) * 2020-09-11 2020-10-23 甬矽电子(宁波)股份有限公司 半导体封装结构和封装方法
CN111933590A (zh) * 2020-09-11 2020-11-13 甬矽电子(宁波)股份有限公司 封装结构和封装结构制作方法

Also Published As

Publication number Publication date
US20180197801A1 (en) 2018-07-12
EP3916778A1 (en) 2021-12-01
EP3598488B1 (en) 2021-08-25
EP3598488A1 (en) 2020-01-22
KR20180016602A (ko) 2018-02-14
US10707159B2 (en) 2020-07-07
EP3916779A1 (en) 2021-12-01
CN107949909B (zh) 2020-06-16
JPWO2017038905A1 (ja) 2018-05-24
EP3312878A1 (en) 2018-04-25
KR102035947B1 (ko) 2019-10-23
JP6468360B2 (ja) 2019-02-13
EP3312878A4 (en) 2018-11-14
WO2017038905A1 (ja) 2017-03-09

Similar Documents

Publication Publication Date Title
CN107949909A (zh) 半导体装置、芯片模块及半导体模块
TWI695464B (zh) 半導體裝置
WO2005117255A1 (ja) フィルタ回路、論理ｉｃ、マルチチップモジュール、フィルタ搭載型コネクタ、伝送装置及び伝送システム
JP6443556B2 (ja) 半導体装置及び半導体モジュール
US20210249344A1 (en) Circuit module and power supply chip module
CN209981206U (zh) 一种芯片封装基板、芯片及图像形成装置
US8446735B2 (en) Semiconductor package
WO2016202152A1 (zh) 芯片封装载板、芯片和电路板
CN109698185B (zh) 集成电路的配电网络
JP5223635B2 (ja) 半導体装置
US20140104800A1 (en) Printed circuit board with reduced emission of electro-magnetic radiation
CN205723522U (zh) 一种引线框架
JP6535788B2 (ja) 半導体装置
US9245828B2 (en) High speed signal conditioning package
US8946905B2 (en) Via structure for integrated circuits
US8549257B2 (en) Area efficient arrangement of interface devices within an integrated circuit
US7821118B1 (en) Power distribution pattern for a ball grid array
CN101604680B (zh) 引线框架、引线框架型封装及引脚列
CN105868454B (zh) 一种基于a20的嵌入式***的pcb设计方法
TWI250827B (en) Tile-based routing method of a multi-layer circuit board and related structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant