CN107947801B

CN107947801B - 多码率兼容ldpc码编码器

Info

Publication number: CN107947801B
Application number: CN201711187331.0A
Authority: CN
Inventors: 张帆; 卢欧欣
Original assignee: Southwest Electronic Technology Institute No 10 Institute of Cetc
Current assignee: Southwest Electronic Technology Institute No 10 Institute of Cetc
Priority date: 2017-11-24
Filing date: 2017-11-24
Publication date: 2020-12-15
Anticipated expiration: 2037-11-24
Also published as: CN107947801A

Abstract

本发明提出了一种多码率兼容LDPC码编码器，利用本发明增加了编码器的通用性，显著降低逻辑资源，同时提高RAM资源的利用率。发明通过下述技术方案予以实现：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；同时乒乓DPRAM模块将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器并采用乘、加、移位寄存操作，根据主控制逻辑模块提供的配置参数，将基元单编码器逻辑长度动态重构为当前实现的编码器准循环矩阵维数；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位，向后级输出编码后数据。

Description

多码率兼容LDPC码编码器

技术领域

本发明涉及一种已广泛应用于深空通信、光纤通信、数字移动通信等领域的LDPC码编码器。

背景技术

低密度奇偶校验码LDPC码由于有着较涡轮码Turbo码更优秀的性能，LDPC码已成为***移动通信(4G)***和第五代移动通信(5G)***中的信道编码方案之一。在数字电视地面广播***中，为了满足不同信道条件和不同接收设备的用户需要，信道编码往往需要和多种调制方式配合。以便在不同的场合下可以灵活应用。这就要求通信***的信道编码模块的输出码流宽度具备一定的灵活性，给编码后的符号映射模块提供最佳的码流格式，提高编码器的通用性，降低符号映射设计的复杂度。LDPC码是一种性能优异的码，能以低于Shannon限的任何码率通信时误码概率趋于0。由于在时变信道中，需要根据估计的信道状态信息动态调整发送的码率，这就要求信道编码的码率必须灵活可变。随着LDPC码的广泛应用，尤其是在HARQ中的应用，人们开始了对速率兼容LDPC码的研究。Li和Narayanan首次提出了速率兼容低密度校验码(RC-LDPC)的概念，并且通过打孔和扩展相结合从一个规则LDPC码构造了一系列RC-LDPC码，以满足***对不同码率的要求。目前ZTE提出了基于截断和打孔的RC-LDPC码，MohammadR提出了基于扩展校验矩阵的RC-LDPC码，但是前者编译码计算复杂度比较高，而后者速率自适应的范围比较小，因此都无法满足无线通信***对多码率自适应的要求。为了降低LDPC码的编码复杂度，Richardson和Urbanke提出一种编码复杂度与码长成线性关系的有效编码算法(也叫贪婪算法)，但该算法所需存储单元过多限制了它的应用。为得到较好的通用性，LDPC编码器不仅需要同时支持三种码率的LDPC码.而且输出的码流格式需要灵活可控，以便符合五种符号映射方式的最佳码流格式。现有技术通常使用硬件描述语言Verilog在现场可编程门阵列FPGA芯片上设计实现LDPC编码器。现代码包括Turbo、LDPC以及极性码Polar等。这些码大多采用基于置信度传播的软判决译码算法。这些码都具有逼近Shannon容量限的性能，其中Polar码还被证明能够达到容量限。然而，为了达到较好的性能，这些码通常需要较长的码长，实现的复杂度也较高。

在深空测控、中低速数传***中，面临超远距离传输，信号会受到严重衰减、干扰，因此需要采用信道编码技术，提高数据传输的可靠性。LDPC具有编码增益高，纠错能力强，近年来广泛运用在近地、深空测控通信中。但LDPC编码器编码资源消耗随着编码信息长度的增加而线性增加，深空测控通信任务中用到的CCSDS(国际空间数据***咨询委员会)131.1-O-1标准规定的全部LDPC编码。采用目前各种LDPC编码分离构建的方式会消耗大量的FPGA逻辑资源和RAM资源，因此有必要设计一种多码率兼容的动态可重构的编码器有十分迫切的需求。另外考虑到测控、中低速数传通信最大带宽不超过为20MHz，采用减低编码吞吐率的方式，增加少量控制逻辑，时分复用基元单编码器模块能够显著的降低FPGA逻辑资源。FPGA的随机存取存储器RAM资源采用分离式使用方式，利用率极低，因此通过研究各种速率、信息长度的LDPC编码的准循环矩阵特征，合理规划生成矩阵存储位置，能够极大的提高RAM资源的利用率。

发明内容

本发明的目的是针对上述现有编码方式不能动态重构CCSDS131.1-O-1标准规定的全部码率、信息长度的LDPC编码器，且逻辑资源消耗大、RAM资源利用率低的问题，提出一种节约FPGA逻辑资源，提高RAM资源利用率，并能灵活、方便的动态重构131.1-O-1标准规定的10种LDPC编码器的实现方法。

本发明的上述目的可以通过以下措施来达到，一种多码率兼容LDPC码编码器：包括在FPGA中实现主控制逻辑模块、乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块和由FIFO控制逻辑模块和先入先出队列数据缓存器FIFO组成的FIFO输出模块，其特征在于：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；生成矩阵组模块通过主控制逻辑模块产生的读信号读取生成矩阵组模块中存储准循环矩阵第一行元素，将其作为基元单编码器模块的输入信号，与此同时乒乓DPRAM模块在主控制逻辑模块控制下，将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器模块将物理长度设置为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，并采用乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作，自动根据主控制逻辑模块提供的配置参数，将基元单编码器模块逻辑长度动态重构为当前实现的编码器准循环矩阵维数，并通过动态配置基元单编码器模块逻辑长度，以及读取不同位置的生成矩阵来实现多码率兼容LDPC编码器；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位还是校验位标志信号产生先入先出队列FIFO读、写时序，将先入先出队列FIFO存储信息位和校验位向后级输出编码后数据。

本发明相比于现有技术具有如下有益效果。

(1)兼容支持多种码率。LDPC编码器通过动态重构基元单编码器模块逻辑长度实现应用在深空测控、中低速数传的中CCSDS131.1-O-1标准规定的(8160，7136)，(1280，1024)，(1536，1024)，(2048，1024)，(5120，4096)，(6144，4096)，(8192，4096)，(20480，16384)，(24576，16384)，(32768，16384)。

(2)提高编码的效率。采用乒乓结构的乒乓DPRAM模块，在主控制逻辑模块控制下，将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；在保证了编码的时候，同时还能缓存一帧数据，提高了编码的效率。

(3)节约FPGA逻辑资源。本发明分析深空测控、中低速数传中要求的最大传输速率，在满足最大吞吐率要求下，采用分时复用单编码器，成倍降低单编码器个数，显著降低逻辑资源；通过表2第三项对比：除了(8160，7136)编码需要级联2两个基元单编码器，其他的编码方式都需要级联8个基元单编码器。分析深空测控、中低速数传中的最大带宽要求为20MHz。一般编码器***工作时钟为180MHz，即使降低4倍的吞吐率，一样可以满足带宽要求。采用时分复用基元单编码器的方法，将级联的单编码器数量由8个降低为2个，在增加少量时序控制逻辑的情况下，可降低4倍的资源消耗。

(4)提高RAM资源利用率。通过分析表2第二项最大准循环矩阵维数，紧凑的布局LDPC生成矩阵存储位置，显著的提高了RAM资源的利用率。FPGA综合布局布线后的硬件资源消耗如表2所示。

表1：LDPC编码器资源消耗统计表

通过表中得到采用了本发明LUT、Reg、RAM资源降低倍数分别为3.9，4.4，5.1倍。

本发明基于CCSDS131.1-O-1标准，通过逻辑资源复用、RAM的合理布局以及时分复用技术实现多码率兼容的LDPC编码，可应用于深空测控、中低速数传等领域的LDPC编码器。

附图说明

下面结合附图和实例对本专利进一步说明。

图1是本发明多码率兼容LDPC码编码器原理框图。

图2是本发明10种LDPC编码器生成矩阵存储位置布局示意图。

图3是图1基元单编码器模块的结构示意图。

具体实施方式

参阅图1。在以下描述的实施例中，多码率兼容的LDPC编码器主要包括：主控制逻辑模块、乒乓DPRAM模块、两组生成矩阵组模块、基元单编码器模块、由FIFO控制逻辑模块和先入先出队列数据缓存器FIFO组成的FIFO输出模块。主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；生成矩阵组模块存储LDPC编码器的准循环矩阵第一行元素，生成矩阵由多个准循环矩阵构成，并在主控制逻辑模块控制下将其作为基元单编码器模块的输入信号；乒乓DPRAM模块在主控制逻辑模块控制下，将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器模块物理长度设置为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，并采用乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作，根据主控制逻辑模块提供的配置参数，可将基元单编码器模块逻辑长度动态重构为当前实现的编码器准循环矩阵维数，通过动态配置基元单编码器逻辑长度以及读取不同位置的生成矩阵来实现多码率兼容LDPC编码器；FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位还是校验位标志信号产生先入先出队列FIFO读、写时序，将先入先出队列FIFO存储信息位和校验位向后级输出编码后数据。为实现多码率兼容的LDPC编码器，生成矩阵组模块存储10种LDPC编码器的准循环矩阵的一行元素，实际应用中通过主控制逻辑模块配置参数来找到具体的一种LDPC编码器的生成矩阵。

生成矩阵组模块由8个位宽为256bit的RAM组成，用于存储LDPC编码器的生成矩阵中的准循环矩阵的第一行元素，并在主控制逻辑模块控制下，输出生成矩阵序列作为基元单编码器模块的输入信号；本编码器中包含两个生成矩阵组模块。

乒乓DPRAM模块为乒乓DPRAM(双口RAM)模块。乒乓DPRAM模块输入数据时序由信息位da_i、数据使能da_en_i、数据起始脉冲da_sop_i组成。乒乓DPRAM模块在主控制逻辑模块读信号操作控制下，将缓存的数据向基元单编码器模块输出待编码数据。由于完成单次编码需4次复用基元单编码器，因此主控制逻辑模块产生1次DPRAM写信号，需4次重复读DPRAM信号。在读DPRAM同时，主控制逻辑模块同时产生读相应的生成矩阵组模块信号。

两个基元单编码器模块接收两个生成矩阵组模块输出的生成矩阵，以及乒乓DPRAM模块输出的待编码数据，通过乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作。基元单编码器模块物理长度设计为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数。实际应用中结合(表2)10种LDPC编码器特征对比表第二项最大准循环矩阵维数来动态配置其逻辑长度以实现不同码率的编码器。例如，实现LDPC(24576,16384)，通过查表2得到基元单编码器逻辑应长度应配置为1024。

FIFO输出模块向后级输出信号包括编码后数据帧起始脉冲信号dou_sop_o，数据使能信号dou_en_o，编码数据信号dou_o。为保证足够的余量，FIFO设计深度最长的为65536bit，即能存满2帧LDPC(32768，16384)。

本实施例LDPC编码器在Altera公司型号为EP2S180F1508I4上实现，工作时钟为180MHz，通过Modelsim仿真工具得到平均每比特编码时间为4.6，计算得到编码吞吐率为180MHz/4.6＝39.13Mbps，满足深控、中低速数传要求的最大20MHz带宽要求。该编码器目前在多个近地测控、深空测控、中低速数传项目中使用。

参阅图2。生成矩阵组模块存储LDPC编码器的生成矩阵中的准循环矩阵第一行元素。

表2：10种LDPC编码器特征对比表

它包含生成矩阵组1、生成矩阵组2，每个生成矩阵组包含RAM1、RAM2…RAMn，n＝8个位宽位为256bit的RAM块。在10种LDPC编码器生成矩阵存储位置布局示意图中纵轴以8bit为一个单位，表示RAM的深度，总深度为40bit，横轴表示8个256bit位宽的RAM。生成矩阵组模块的布局根据表2的第二项最大准循环矩阵维的和第四项存储生成矩阵需要的RAM深度得到。实际应用中主控制逻辑模块需配置生成矩阵组深度起点坐标BRAM_DeepStartPos_i、生成矩阵组模块存储深度BRAM_Deep_i、生成矩阵总的位宽BRAM_Width_i三个参数来得到对应的编码器的生成矩阵。即主控制逻辑模块配置生成矩阵组深度起点坐标BRAM_DeepStartPos_i、生成矩阵组模块存储深度BRAM_Deep_i、用生成矩阵总的位宽BRAM_Width_i三个参数来得到对应的编码器的生成矩阵。例如需实现LDPC(24576，16384)编码器需配置参数为：BRAM_DeepStartPos_i＝8，BRAM_Deep_i＝8，BRAM_Width_i＝1024。

参阅图3。结合表2第二项最大准循环矩阵维数，基元单编码器物理长度设计为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，即长度2048。基元单编码器将生成矩阵组输出的准循环矩阵第一行元素(图中表示为G(0),G(1)..G(m))与乒乓DPRAM模块输出的信息按位进行乘、加、移位操作得到校验位，然后将校验位输出。

Claims

1.一种多码率兼容LDPC码编码器，包括：在FPGA中实现主控制逻辑模块、乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块和由FIFO控制逻辑模块和先入先出队列数据缓存器FIFO组成的FIFO输出模块，其特征在于：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；生成矩阵组模块存储准循环矩阵第一行元素，生成矩阵组模块由多个准循环矩阵构成，并在主控制逻辑模块读信号操作控制下，输出生成矩阵序列作为基元单编码器模块的输入信号，与此同时乒乓DPRAM模块在主控制逻辑模块控制下，将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器模块将物理长度设置为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，并采用乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作，自动根据主控制逻辑模块提供的配置参数，将基元单编码器模块逻辑长度动态重构为当前实现的编码器准循环矩阵维数，并通过动态配置基元单编码器模块逻辑长度，以及读取不同位置的生成矩阵来实现多码率兼容LDPC编码器；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位还是校验位标志信号产生先入先出队列FIFO读、写时序，将先入先出队列FIFO存储信息位和校验位向后级输出编码后数据。

2.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：为实现多码率兼容的LDPC编码器生成矩阵组模块存储10种LDPC编码器的生成矩阵中的准循环矩阵的一行元素，实际应用中通过主控制逻辑模块配置参数来找到具体的一种LDPC编码器的生成矩阵。

3.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：生成矩阵组模块由8个位宽为256bit的RAM组成，并在主控制逻辑模块控制下，输出生成矩阵序列作为基元单编码器模块的输入信号。

4.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：乒乓DPRAM模块输入数据时序由信息位da_i、数据使能da_en_i、数据起始脉冲da_sop_i组成。

5.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：乒乓DPRAM模块在主控制逻辑模块读信号操作控制下，将缓存的数据向基元单编码器模块输出待编码数据，单次编码4次复用基元单编码器，主控制逻辑模块产生1次DPRAM写信号，4次重复读DPRAM信号，并在读DPRAM同时，产生读相应的生成矩阵组模块信号。

6.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：基元单编码器模块物理长度设计为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，采用两个基元单编码器模块接收两个生成矩阵组模块输出的生成矩阵，以及乒乓DPRAM模块输出的待编码数据，通过乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作。

7.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：基元单编码器模块结合10种LDPC编码器特征对比表第二项最大准循环矩阵维数来动态配置其逻辑长度以实现不同码率的LDPC编码器，通过查10种LDPC编码器特征对比表得到相应的编码器的基元单编码器模块逻辑对应长度。

8.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：FIFO输出模块向后级输出信号包括编码后数据帧起始脉冲信号dou_sop_o，数据使能信号dou_en_o，编码数据信号dou_o。

9.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：生成矩阵组模块包含生成矩阵组1、生成矩阵组2，每个生成矩阵组包含RAM1、RAM2…RAMn，n＝8个位宽位为256bit的RAM块。

10.如权利要求9所述的多码率兼容LDPC码编码器，其特征在于：主控制逻辑模块配置生成矩阵组深度起点坐标BRAM_DeepStartPos_i、生成矩阵组模块存储深度BRAM_Deep_i、用生成矩阵位宽BRAM_Width_i的三个参数来得到对应的编码器的生成矩阵。