CN107910254B - 一种碳化硅场限环终端结构设计方法 - Google Patents

一种碳化硅场限环终端结构设计方法 Download PDF

Info

Publication number
CN107910254B
CN107910254B CN201710914577.7A CN201710914577A CN107910254B CN 107910254 B CN107910254 B CN 107910254B CN 201710914577 A CN201710914577 A CN 201710914577A CN 107910254 B CN107910254 B CN 107910254B
Authority
CN
China
Prior art keywords
field limiting
limiting ring
width
field
rings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710914577.7A
Other languages
English (en)
Other versions
CN107910254A (zh
Inventor
杨同同
柏松
黄润华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 55 Research Institute
Original Assignee
CETC 55 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 55 Research Institute filed Critical CETC 55 Research Institute
Priority to CN201710914577.7A priority Critical patent/CN107910254B/zh
Publication of CN107910254A publication Critical patent/CN107910254A/zh
Application granted granted Critical
Publication of CN107910254B publication Critical patent/CN107910254B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thyristors (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Fuses (AREA)

Abstract

本发明公开了一种碳化硅场限环终端结构设计方法，包括如下步骤：1初始化主结与单场限环之间的间距、环宽度；查看主结与单场限环之间的电场强度是否满足要求，如满足，流程结束；2将单场限环二等分为两个场限环；3查看主结与分割后的各场限环之间的电场强度是否满足要求，如满足，流程结束；4查看主结与分割后的各场限环之间的电场强度是否相等，如相等，增大分割后场限环间的间距，减小场限环宽度；如不相等，将每个场限环二等分为两个子场限环；5分割后各场限环宽度是否符合工艺要求，如符合，转步骤3；如不符合，维持主结与单场限环之间的间距、增大环宽度，转步骤1。该方法可以获取到最短的场限环总长度，减小终端占用面积。

Description

一种碳化硅场限环终端结构设计方法
技术领域
本发明属于半导体和功率半导体领域，具体涉及一种功率半导体终端结构的设计方法。
背景技术
碳化硅材料相比于硅等其他半导体材料，具有极高的临界击穿电场强度和极大的禁带宽度，因此在高压、高温等环境领域具有极大的发展前景。但是由于在主结处存在电场集中效应，导致器件过早击穿。为了解决上述难题，引入了包括场板、场限环和结终端扩展在内的终端结构。其中场限环终端由于其设计的灵活性和工艺步骤的简化，所以国内外许多研究机构针对场限环进行了优化设计。
但是对于碳化硅高压功率器件的场限环终端结构，随着击穿电压的升高，所需要的环的个数会急剧增加。因此高压场限环终端结构的设计优化，包括场限环的宽度和场限环的间距等，将会极其复杂且规律极其难寻。
发明内容
发明目的：针对现有技术中的问题，本发明公开了一种碳化硅场限环终端结构的设计方法，该方法可以获取到最短的场限环总长度，减小终端占用面积，增加有源区面积，从而提升芯片的电流密度。
技术方案：本发明采用如下技术方案：
一种碳化硅场限环终端结构设计方法，包括如下步骤：
(1)初始化主结与单场限环之间的间距d、场限环的宽度W；查看主结与单场限环之间的电场强度是否小于所期望的电场强度，如小于，流程结束，得到场限环终端设计结构；
(2)将单场限环二等分为两个场限环，主结与内侧场限环之间的距离保持为d，分割后的两个场限环宽度与间距之和等于单场限环宽度；
(3)查看主结与分割后的各场限环之间的电场强度是否均小于所期望的电场强度，如小于，流程结束，得到场限环终端设计结构；
(4)查看主结与分割后的各场限环之间的电场强度是否相等，如相等，增大分割后场限环间的间距，减小场限环的宽度；如不相等，将每个场限环二等分为两个子场限环，主结与内侧场限环之间的距离为d；
(5)分割后各场限环宽度是否符合工艺要求，如符合，转步骤(3)；如不符合，维持主结与单场限环之间的间距d、增大单场限环的宽度W，转步骤(1)重新设计。
步骤(1)中场限环宽度W的初始值设定为大于零的较小值，可以设定为光刻精度的2倍。
对场限环进行二等分后，分割后的两个子场限环的宽度与间距之和等于父场限环的宽度。
所述工艺要求为：场限环宽度大于等于光刻精度。
有益效果：与现有技术相比，本发明公开的碳化硅场限环终端结构设计方法具有以下优点：1、可以获取到最短的场限环总长度，减小终端占用面积，增加有源区面积，从而提升芯片的电流密度；2、设计过程中考虑工艺要求，可以得到实际工艺能力可实现的终端结构；3、针对超高压器件，环的数量超过一定的数值，调整环间距使电场分布符合要求将极其困难，通过二分法对场限环终端进行设计，可以使设计具备一定的规律性。
附图说明
图1为本发明公开的场限环终端结构设计方法的流程图；
图2为实施例设计过程中场限环终端结构的变化示意图；
图3为实施例中最终器件的电场强度分布示意图。
具体实施方式
下面结合附图和具体实施方式，进一步阐明本发明。
本实施例以3.3kV的击穿电压要求，所期望的最大电场强度小于2.1MV/cm，运用本发明公开的方法对对场限环终端进行设计，流程如图1所示，包括如下步骤：
(1)初始化主结与单场限环FLR1之间的间距d＝1μm、场限环的宽度W；W可以根据经验取一个较小的值，本实施例中取2μm，如图2-(1)所示，其中1为主结；查看主结与单场限环之间的电场强度是否小于所期望的电场强度2.1MV/cm，如小于，流程结束，得到场限环终端设计结构；本实施例中提取的主结与单场限环之间的电场强度不满足上述电气要求，故执行步骤(2)；
(2)将单场限环二等分为两个场限环FLR2和FLR3，主结与内侧场限环FLR2之间的距离保持为d，分割后的两个场限环宽度与间距之和等于单场限环宽度，即W2＝W3且W2+W3+d2＝W，如图2-(2)所示；
(3)查看主结与分割后的各场限环之间的电场强度是否均小于所期望的电场强度2.1MV/cm，如小于，流程结束，得到场限环终端设计结构；本实施例中不满足上述电气要求，继续执行；
(4)查看主结与分割后的各场限环之间的电场强度是否相等，如相等，增大分割后场限环间的间距d2，减小场限环的宽度W2和W3，在此过程中仍要满足条件：W2＝W3且W2+W3+d2＝W。
如不相等，将每个场限环二等分为两个子场限环，主结与内侧场限环之间的距离为d，分割后的两个子场限环的宽度与间距之和等于父场限环的宽度；
(5)分割后各场限环宽度是否符合工艺要求，如符合，转步骤(3)；如不符合，维持主结与单场限环之间的间距d、增大单场限环的宽度W，转步骤(1)重新设计；
本实施例中，光刻工艺的精度为0.5μm，即分割后各场限环宽度需要大于等于0.5μm，通过上述迭代过程，最终所设计得到的场限环终端为120μm，整个器件的电场强度分布如图3所示。

Claims (4)

1.一种碳化硅场限环终端结构设计方法，其特征在于，包括如下步骤：
(1)初始化主结与单场限环之间的间距d、场限环的宽度W；查看主结与单场限环之间的电场强度是否小于所期望的电场强度，如小于，流程结束，得到场限环终端设计结构；
(2)将单场限环二等分为两个场限环，主结与内侧场限环之间的距离保持为d，分割后的两个场限环宽度与间距之和等于单场限环宽度；
(3)查看主结与分割后的各场限环之间的电场强度是否均小于所期望的电场强度，如小于，流程结束，得到场限环终端设计结构；
(4)查看主结与分割后的各场限环之间的电场强度是否相等，如相等，增大分割后场限环间的间距，减小场限环的宽度；如不相等，将每个场限环二等分为两个子场限环，主结与内侧场限环之间的距离为d；
(5)分割后各场限环宽度是否符合工艺要求，如符合，转步骤(3)；如不符合，维持主结与单场限环之间的间距d、增大单场限环的宽度W，转步骤(1)重新设计。
2.根据权利要求1所述的碳化硅场限环终端结构设计方法，其特征在于，对场限环进行二等分后，分割后的两个子场限环的宽度与间距之和等于父场限环的宽度。
3.根据权利要求1所述的碳化硅场限环终端结构设计方法，其特征在于，所述工艺要求为：场限环宽度大于等于光刻精度。
4.根据权利要求1所述的碳化硅场限环终端结构设计方法，其特征在于，步骤(1)中单场限环宽度W的初始值设定为光刻精度的2倍。
CN201710914577.7A 2017-09-30 2017-09-30 一种碳化硅场限环终端结构设计方法 Active CN107910254B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710914577.7A CN107910254B (zh) 2017-09-30 2017-09-30 一种碳化硅场限环终端结构设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710914577.7A CN107910254B (zh) 2017-09-30 2017-09-30 一种碳化硅场限环终端结构设计方法

Publications (2)

Publication Number Publication Date
CN107910254A CN107910254A (zh) 2018-04-13
CN107910254B true CN107910254B (zh) 2020-01-24

Family

ID=61841181

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710914577.7A Active CN107910254B (zh) 2017-09-30 2017-09-30 一种碳化硅场限环终端结构设计方法

Country Status (1)

Country Link
CN (1) CN107910254B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113903667B (zh) * 2021-09-08 2024-05-24 上海先进半导体制造有限公司 场限环结构的制备方法及***

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282741A (zh) * 2013-07-05 2015-01-14 无锡华润上华半导体有限公司 场截止型反向导通绝缘栅双极型晶体管及其制造方法
CN104393028A (zh) * 2014-11-05 2015-03-04 中国东方电气集团有限公司 采用多晶截止场板的半导体器件终端单元结构及制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6168732B2 (ja) * 2012-05-11 2017-07-26 株式会社日立製作所 炭化珪素半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282741A (zh) * 2013-07-05 2015-01-14 无锡华润上华半导体有限公司 场截止型反向导通绝缘栅双极型晶体管及其制造方法
CN104393028A (zh) * 2014-11-05 2015-03-04 中国东方电气集团有限公司 采用多晶截止场板的半导体器件终端单元结构及制造方法

Also Published As

Publication number Publication date
CN107910254A (zh) 2018-04-13

Similar Documents

Publication Publication Date Title
CN107910254B (zh) 一种碳化硅场限环终端结构设计方法
CN109244146A (zh) 优化热分布的碳化硅肖特基二极管及其制造方法
CN102945858A (zh) 具有场截止缓冲层的igbt器件及制造方法
CN109962104B (zh) 一种功率半导体器件
US7268079B2 (en) Method for fabricating a semiconductor having a field zone
WO2019196700A1 (zh) 碳化硅功率器件终端结构的制造方法
CN208819891U (zh) 优化热分布的碳化硅肖特基二极管
CN116110957A (zh) 一种SiC多级阶梯***栅沟槽MOSFET器件及其制作方法
CN202917494U (zh) 场截止缓冲层及具有场截止缓冲层的igbt器件
CN115241281A (zh) 功率半导体器件终端及制造方法
Deng et al. Design and optimization of linearly graded field limiting ring termination for high-voltage SiC diodes
CN102005467A (zh) 功率半导体器件的场环终端及其制作方法
CN217361591U (zh) 一种半导体功率器件的边缘终端和半导体功率器件
CN112614895A (zh) 一种多层外延超结结构vdmos的结构及其方法
CN105576032A (zh) SiC MOSFET器件单元及其制造方法
CN109962016B (zh) 一种功率半导体器件的制备方法
CN106898639B (zh) 一种非耗尽型结终端扩展与浮空场板场强互补的终端结构
CN213184299U (zh) 一种全控型晶闸管芯片
CN221304697U (zh) 一种电荷平衡阈值电压可调的碳化硅mosfet
CN115224113B (zh) 横向超结器件、横向绝缘栅双极晶体管及制造方法
CN112271215A (zh) 一种全控型晶闸管芯片及其设计方法
CN117577676B (zh) 一种igbt器件
CN114678412A (zh) 一种半导体功率器件的边缘终端及其制造方法和半导体功率器件
Qiao et al. On the progressive performance of a 700-V triple RESURF LDMOS based on substrate termination technology
CN108766885A (zh) 具有三维沟道的复合栅igbt芯片的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant