CN107871662B - 使表面平面化的方法 - Google Patents

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Abstract

本发明涉及使表面平面化的方法。在实施例中，一种使表面平面化的方法包括：将第一层应用于包括突出区域的表面以使得所述第一层覆盖所述表面和所述突出区域，所述突出区域包括上表面上的终止层和至少一个化合物半导体；移除在所述突出区域上方的所述第一层的部分并且在突出区域上方的第一层中形成凹陷，所述突出区域保持被所述第一层的材料覆盖；以及逐步移除所述第一层的最外表面以产生平面化表面，所述平面化表面包括所述突出区域的上表面上的所述终止层和所述第一层的外表面。

Description

使表面平面化的方法
背景技术
至今，在功率电子应用中使用的晶体管已经通常利用硅（Si）半导体材料来制造。用于功率应用的常见晶体管器件包括硅 CoolMOS®、硅功率MOSFET和硅绝缘栅双极晶体管（IGBTs）。最近，碳化硅（SiC）功率器件已经被考虑。三族氮化物半导体器件（诸如氮化镓（GaN）器件）现在正显现为有吸引力的候选者来承载大电流密度，支持高击穿电压并且提供非常低的接通电阻、超快开关时间和经改善的功率效率。
发明内容
在实施例中，使表面平面化的方法包括：将第一层应用于包括突出区域的表面以使得所述第一层覆盖所述表面和所述突出区域，所述突出区域包括上表面上的终止层和至少一个化合物半导体；移除在所述突出区域上方的所述第一层的部分并且在突出区域上方的第一层中形成凹陷，所述突出区域保持被所述第一层的材料覆盖；以及逐步移除所述第一层的最外表面以产生平面化表面，所述平面化表面包括所述突出区域的上表面上的所述终止层和所述第一层的外表面。
在实施例中，制造半导体晶片的方法包括：将绝缘层沉积到包括台面（mesa）的衬底上以使得用所述绝缘层来覆盖所述衬底的上表面和所述台面，所述台面包括布置在至少一个三族氮化物上的终止层；在所述绝缘层上形成在所述台面上方具有开口的结构化掩模，所述开口具有比所述台面的侧向面积更小的侧向面积；移除在所述开口内的所述绝缘层的部分并且减小布置在所述台面上方的所述绝缘层的部分的厚度；以及逐步移除所述掩模和所述绝缘层的部分以产生包括所述终止层的表面和所述绝缘层的表面的平面化表面。
本领域技术人员将在阅读以下详细描述时以及查看附图时认识到附加的特征和优点。
附图说明
附图的元素不一定是相对于彼此按比例的。相似的附图标记标示对应的相似部分。可以组合各种所图示实施例的特征，除非特征相互排斥。在附图中描绘示例性实施例并且在以下描述中对示例性实施例进行详述。
图1图示了使表面平面化的方法的流程图。
图2图示了使表面平面化的方法的流程图。
图3图示了在衬底上制造台面的方法的流程图。
图4图示了包括层的衬底，所述层包括半导体结构。
图5图示了布置在半导体结构上的终止层和牺牲层。
图6图示了在牺牲层上的结构化掩模。
图7图示了移除牺牲层的部分之后的衬底。
图8图示了从衬底移除半导体结构的部分以及从半导体结构的剩余部分移除牺牲层以在衬底上形成台面之后的衬底。
图9图示了台面以及在衬底上的绝缘层。
图10图示了在绝缘层上的结构化掩模和在台面上方对绝缘层的部分移除。
图11图示了在对台面和绝缘层的平面化之后的半导体衬底。
图12图示了包括平面化表面的半导体晶片边缘区域的剖视图。
图13图示了图12的半导体晶片的放大视图。
图14图示了在进一步处理以沉积金属化结构并且形成耗尽型晶体管之后的半导体晶片的放大视图。
图15图示了在进一步处理以沉积金属化结构并且形成增强型晶体管之后的半导体晶片的放大视图。
具体实施方式
在以下详细描述中，对其形成其一部分的附图做出参考，并且在附图中以图示的方式示出了其中可以实践本发明的具体实施例。在这方面，参考所描述的（一个或多个）附图的取向来使用方向性术语（诸如“顶部”、“底部”、“前部”、“后部”、“首部”、“尾部”，等等）。因为可以以许多不同取向来放置实施例的部件，所以出于图示的目的而决不是以限制方式来使用方向性术语。要理解的是，在不偏离本发明范围的情况下可能利用其他实施例并且做出结构改变或逻辑改变。本发明的以下详细描述将不以限制意义来进行，并且本发明的范围由所附权利要求来限定。
以下将解释多个示例性实施例。在这种情况下，相同的结构特征由图中相同或相似的附图标记来标识。在当前描述的情境中，“侧向”或“侧向方向”应被理解为意指下述方向或范围：该方向或范围一般平行于半导体材料或半导体载体的侧向范围而延展。因此侧向方向一般平行于这些表面或侧边而延伸。与其相对比，术语“竖直”或“竖直方向”被理解为意指一般垂直于这些表面或侧边的方向而延展，并且因此垂直于侧向方向。竖直方向因此在半导体材料或半导体载体的厚度方向上延展。
如本说明书中所采用的，当一个元件（诸如层、区域或衬底）被称为在另一个元件“上”或延伸“到”另一个元件“上”时，该元件可以是直接在该另一个元件上或直接延伸到该另一个元件，或者可能存在介于中间的元件。相比之下，当一个元件被称为“直接”在另一个元件“上”或者“直接”延伸“到”另一个元件“上”时，则不存在介于中间的元件。
如本说明书中所采用的，当一个元件被称为被“连接”或“耦合”到另一个元件时，该元件可以被直接连接或耦合到该另一个元件或可以存在介于中间的元件。相比之下，当一个元件被称为“直接连接”或者“直接耦合”到另一个元件时，则不存在介于中间的元件。
耗尽型器件（诸如高电压耗尽型晶体管）具有负阈值电压，这意味着该器件可以在零栅极电压下传导电流。这些器件是常开的。增强型器件（诸如低电压增强型晶体管）具有正阈值电压，这意味着该器件不能在零栅极电压下传导电流并且是常关的。增强型器件不限于低电压并且还可以是高电压器件。
如本文所使用的，“高电压器件”（诸如高电压耗尽型晶体管）是针对高电压开关应用进行优化的电子器件。即，当晶体管关断时，它有能力阻断高电压（诸如约300 V或更高、约600 V或更高、或者约1200 V或更高），以及当晶体管接通时，它具有针对其所用于的应用的足够低的接通电阻（RON），即，当大量电流流过器件时，其经受足够低的传导损耗。高电压器件可以至少有能力阻断与其所用于的电路中的高电压供电或者最大电压相等的电压。高电压器件可以有能力阻断300 V、600 V、1200 V或者由应用所要求的其他合适的阻断电压。
如本文所使用的，短语“三族氮化物”指代包括氮（N）和至少一个三族元素（包括铝（Al）、镓（Ga）、铟（In）和硼（B））的化合物半导体，并且包括但不限于其任意合金，例如诸如氮化铝镓（AlxGa(1-x)N）、氮化铟镓（InyGa(1-y)N）、氮化铝铟镓（AlxInyGa(1-x-y)N）、砷磷氮化镓（GaAsaPbN(1-a-b)）和砷磷氮化铝铟镓（AlxInyGa(1-x-y)AsaPbN(1-a-b)）。氮化铝镓和AlGaN指代由化学式AlxGa(1-x)N描述的合金，其中0<x<1。
图1图示了使表面平面化的方法的流程图20。
在框21中，将第一层应用于包括至少一个突出区域的表面，所述至少一个突出区域包括上表面上的终止层和至少一个化合物半导体。所述第一层被应用为使得其覆盖所述表面和包括终止层的所述突出区域。在一些实施例中，第一层完全地覆盖衬底的上表面、突出区域和终止层。
在框22中，移除在突出区域上方的第一层的部分并且在突出区域上方的第一层中形成凹陷。包括终止层的突出区域保持被第一层的材料覆盖。
在框23中，逐步移除第一层的最外表面以产生平面化表面，该平面化表面包括布置在突出区域上表面上的终止层和第一层的外表面。
在平面化表面中，突出区域的上表面和第一层的外表面是基本上共面的。例如，突出区域和第一层之间在高度上的任何差异小于突出区域高度的10%。
终止层可以包括一种材料，对于给定蚀刻成分而言该材料具有比第一层的材料大1000的蚀刻选择率。第一层的材料具有更高的蚀刻速率。
在一些实施例中，终止层包括碳。终止层可以包括非晶氢化碳（a-C:H）。在一些实施例中，终止层包括使用作为源气体的CH4和PECVD（等离子增强化学气相沉积）所沉积的碳层。
第一层的最外表面可以通过化学机械抛光（CMP）来逐步移除。
化学机械抛光是一种方法，在该方法中利用具有包括颗粒的成分的研磨液（slurry）对表面进行研磨或抛光，以通过选为通过化学反应（例如通过蚀刻）移除材料的组分以及机械或磨料抛光来移除材料。研磨液的成分可以限定对于其他材料的选择率，例如所谓的着陆垫（landing pad）。
用于化学机械抛光以产生平面化表面的研磨液可以是基于胶体硅石的研磨液，例如基于Klebosol®的研磨液。
在突出区域上方的第一层中的凹陷可以具有比突出区域的侧向面积更小的侧向面积。第一层可以具有限定该凹陷的突出部，其被布置在突出区域的***上方。
包括至少一个突出区域的表面可以是用于支持半导体器件制造的衬底的表面。该衬底可以是晶片，诸如单晶硅晶片、碳化硅晶片或蓝宝石晶片。
突出区域可以包括一种或多种半导体材料，例如一个或多个化合物半导体，诸如一个或多个三族氮化物层。突出区域的材料可以不同于下层衬底的材料。每个突出区域可以包括适合于制造半导体器件（诸如晶体管器件）的结构。由使用该方法得到的平面化表面可以被用于支持将用于半导体器件的金属化结构后续沉积到该平面化表面上。
平面化表面可以包括终止层的外表面和第一层的外表面，使得第一层被完全地从突出区域上方移除。在一些实施例中，在逐步移除结束之后（例如在化学机械抛光之后）移除终止层，使得平面化表面包括突出区域的外表面和第一层的外表面。
第一层可以包括绝缘材料，诸如氧化物（例如氧化硅）并且具有与突出区域的成分以及衬底的成分不同的成分。
平面化表面可以通过以下方式来形成：逐步移除第一层的最外表面直到定位在突出区域上方的第一层的所有材料被移除，并且使得与突出区域相邻的区域中的第一层的外表面与布置在突出区域上的终止层是基本上共面的。该方法可以通过化学机械抛光来实施。
以两个阶段来使第一层平面化。在第一阶段中，将第一层的部分选择性地从突出区域上方的区域移除以产生凹陷，使得突出区域上方的第一层的厚度比与突出区域相邻的区域的厚度小。在一些实施例中，布置在突出区域上方的第一层的部分的厚度被减小达突出区域上方的第一层的初始厚度的80%至90%。第一层中的凹陷被第一层的材料的壁所围绕。在平面化过程的第一阶段之后，突出区域保持被第一层的材料覆盖。
在一些实施例中，凹陷具有比突出区域的侧向面积更小的侧向面积，并且可以被定位为使得用具有比突出区域的中心部分更大厚度的第一层的部分来覆盖突出区域的边缘。
可以通过将在突出区域上方具有开口的结构化掩模应用于第一层来在突出区域上方的第一层中形成凹陷。
结构化掩模与第一层一起可以在突出区域的上表面的边缘处提供突出部。
可以将第一层的部分选择性地从突出区域上方的区域移除，使得得到的凹陷的底部位于下述平面中，该平面与被布置为与突出区域侧向相邻且侧向间隔的第一层的区域的上表面相比，与表面间隔基本相同的距离或者与表面间隔更远。
在第二阶段中，移除第一层的最外表面，特别地，在衬底的整个表面上逐步移除第一层的最外表面，使得在突出区域上的下层终止层被显现出。该终止层位于下述平面中：该平面与相邻于突出区域的区域中的第一层的外表面所位于的平面基本上共面。
在化学机械抛光第一层的整个面积之前对突出区域上方的第一层的部分进行的这种选择性移除协助提供良好平面化的表面，例如在突出区域与围绕突出区域侧面的第一层之间具有减小的高度差的平面化表面。
这种两阶段平面化方法还可以通过下述过程重复一次或多次：沉积第二层、在突出区域上方形成第二凹陷以及执行进一步的化学机械抛光过程来产生平面化表面。
图2图示了制造半导体晶片的方法的流程图30。
在框31中，将绝缘层沉积到包括至少一个台面的衬底上。该台面可以包括至少一个半导体（例如化合物半导体）和布置在该半导体上的终止层。在一些实施例中，化合物半导体是三族氮化物并且终止层被布置在最外面的三族氮化物上。衬底可以是半导体晶片。绝缘层被沉积为使得用绝缘层来覆盖衬底的上表面和台面（包括终止层）。
在框32中，在绝缘层上形成结构化掩模，所述结构化掩模在台面上方具有开口或者在多个台面的情况下在每个台面上方都具有开口。该开口具有比台面的侧向面积更小的侧向面积。
在框33中，移除开口内的绝缘层的部分并且减小布置在台面上方的绝缘层的部分的厚度。
在一些实施例中，可以在台面上方的绝缘层中形成凹陷并且台面和终止层保持被凹陷下方的绝缘层的部分覆盖。
在框34中，移除掩模和绝缘层的部分以产生平面化表面，所述平面化表面包括终止层的表面和绝缘层的表面。
可以通过逐步移除掩模和绝缘层（例如，通过化学机械抛光）来移除掩模以及移除绝缘层的部分以产生平面化表面。
绝缘层可以包括氧化物，诸如氧化硅，其可以通过使用例如等离子增强化学气相沉积（CVD）或物理气相沉积（PVD）沉积来沉积。
台面上方的绝缘层的初始厚度可以被减小达80%至90%。绝缘层和结构化掩模在台面的边缘处提供突出部。
在一些实施例中，终止层包含碳，例如非晶氢化碳。
台面可以具有适合于形成半导体器件（诸如晶体管器件）的尺寸。衬底可以包括半导体晶片，其具有有能力支持一个或多个三族氮化物族层的外延生长的表面。每个台面可以包括适合于形成半导体器件的结构。例如，为了形成基于三族氮化物的晶体管器件，诸如高电子迁移率晶体管（HEMT），每个台面可以包括布置在衬底的上表面上的过渡或缓冲结构，布置在过渡结构上的沟道层以及布置在沟道层上的势垒层，由此沟道层和势垒层包括带隙不同的基于三族氮化物的材料，使得在势垒层与沟道之间形成有能力支持由压电和自发极化所产生的二维电荷气体（charge gas）的异质结。在一些实施例中，沟道层包括氮化镓并且势垒层包括氮化铝镓（AlxGa(1-x)N，其中0<x<1）。
结构化掩模可以包括光敏材料，使得可以通过光刻技术来形成掩模。
台面可以通过以下过程来形成：首先在衬底的上表面上连续地沉积所选择的半导体结构，以及移除该层的区域以产生从衬底的上表面突出的至少一个台面。可以在与台面相邻的区域中暴露衬底的上表面材料。在一些实施例中，在与台面相邻的区域中移除衬底的最外表面，使得台面被布置在衬底的凸起区域上。
图3图示了用于从包括至少一个化合物半导体（诸如至少一个三族氮化物）的连续层在衬底上制造至少一个台面的方法的流程图40。
在一些实施例中，该连续层包括适合于形成半导体器件的半导体结构，例如以堆叠布置的两个或更多三族氮化物层。例如，所述层可以包括具有三族氮化物层的堆叠的半导体结构、其中的两个具有不同的带隙，从而形成异质结，在该异质结处可以通过压电和自发极化形成二维电荷气体。
在框41中，将终止层应用到三族氮化物层上。该终止层可以是连续的。
在框42中，将牺牲层应用到终止层上。该牺牲层也可以是连续的并且可以包括绝缘层，例如氧化物（诸如氧化硅）。
在框43中，将具有一个或多个开口的结构化掩模应用于牺牲层。结构化掩模可以例如包括光敏材料。
在框44中，移除在结构化掩模的开口中暴露的牺牲层的部分以及终止层的下层面积以暴露下层化合物半导体层的面积。
在框45中，在未被牺牲层覆盖的区域中移除三族氮化物层，以便在衬底的上表面上形成包括三族氮化物层的至少一个台面。
在一些实施例中，首先移除结构化掩模并且将牺牲层的剩余部分在移除化合物半导体层期间用作掩模。在这些实施例中，在从连续层形成台面之后，该台面包括半导体层、终止层以及牺牲层。可以在执行随后的平面化过程（诸如结合图1和图2所描述的方法中的一个或多个）之前移除该牺牲层。
在一些实施例中，衬底是具有200 mm直径的半导体晶片并且平面化表面的表面粗糙度可以是±10%。该衬底可以包括<100>硅晶片、<111>硅晶片、蓝宝石晶片或碳化硅。台面可以具有0.5 μm到10 μm的高度。在一些实施例中，移除三族氮化物层以使得由台面占据的总面积处于衬底总面积的10%至90%内。
在一些实施例中，在形成平面化表面之后将终止层从台面移除。可以通过使终止层氧化来移除终止层。
现在将参考图4至11描述用于制造具有平面化表面和嵌入在绝缘基质中的半导体台面的半导体晶片的方法的示例。
图4至8图示了用于制造包括多个台面的半导体晶片的实施例，所述多个台面包括布置在衬底上的半导体结构。
图4图示了包括衬底51和布置在衬底51的上表面53上的基于三族氮化物的半导体结构52的半导体晶片50的一部分的剖视图。
衬底51可以包括单晶晶片，其具有有能力支持一个或多个三族氮化物层的外延生长的上表面53。衬底51可以包括硅晶片，例如<111>或<100>硅晶片、蓝宝石或碳化硅。该基于三族氮化物的半导体结构52可以包括布置在上表面53上的缓冲结构，布置在缓冲结构上的氮化镓（GaN）沟道层以及布置在缓冲层上的氮化铝镓（AlxGa(1-x)N，其中0<x<1）沟道层。在沟道层与势垒层之间形成异质结，其有能力支持二维电荷气体，诸如二维电子气体（2DEG）或者二维空穴气体（2DHG）。
然而，基于三族氮化物的半导体结构52可以不限于该布置并且可以具有其他布置。
图5图示了布置在基于三族氮化物的半导体结构52的上表面上的终止层54以及布置在终止层54上的绝缘层55的剖视图。基于三族氮化物的半导体结构52、终止层54以及绝缘层55可以被连续地沉积在衬底51的上表面53上。终止层54可以包括非晶氢化碳。绝缘层55可以包括氧化物（诸如氧化硅）。
半导体结构52可以具有0.5 μm至10 μm的厚度，终止层54可以具有10 nm至200 nm的厚度以及绝缘层55可以具有1μm左右的厚度。
在一些实施例中，将钝化层56布置在基于三族氮化物的半导体结构52上并且将终止层54布置在钝化层56上。钝化层56可以包括SiNx。钝化层56可以具有100 nm的厚度。钝化层56的至少部分可以存在于最终器件结构中。
图6图示了在绝缘层55上的结构化掩模57的应用，该结构化掩模57包括处于将被移除的下层绝缘层55的部分上方的开口58。掩模57覆盖了下层绝缘层55、终止层54以及三族氮化物半导体结构52的部分，这些部分处于将在衬底51的上表面53上形成突出区域或台面的位置处。这些位置可以称为器件区域59并且剩余区域可以称为无源区域60。掩模57可以包括光敏材料，使得结构化掩模57可以通过光刻技术来形成。
图7图示了在无源区域60中移除开口58的底部中未被覆盖的绝缘层55的部分以使得绝缘层55保持在衬底50的器件区域59中之后的半导体晶片50。掩模57可以例如通过灰化过程（ashing process）来移除，使得在无源区域60中，终止层54形成最上表面，而在器件区域59中，绝缘层55形成最上表面。
绝缘层55的剩余部分可以在无源区域60中移除半导体结构52期间被用作掩模。绝缘层55的剩余部分可以随后被移除，如在图8中图示的。结果，半导体晶片50包括在器件区域59中的衬底41的上表面53上的突出区域或者台面61。台面61包括半导体结构52、钝化层56以及终止层54。由无源区域60中的衬底51的区域将台面61侧向地彼此间隔开。
在一些实施例中，衬底51的表面53的一部分也在无源区域60中被移除，使得在器件区域59中的半导体结构52和终止层54的剩余部分被定位在衬底51的凸起区域上。
台面61可以具有在1μm至10μm范围内的高度并且具有适合于形成半导体器件或者半导体器件的有源区域的侧向尺寸。
在一些实施例中，期望的是，半导体晶片50的最外表面例如在进一步处理台面61的半导体结构52之前（例如在应用金属化结构之前）被平面化。
图9至11图示了用于使图8中所图示的包括衬底51的上表面53上的台面61的布置平面化的方法的实施例。
图9图示了在台面61的侧面63和上表面64上（特别是在终止层54上），将绝缘层62沉积到无源区域60中的衬底51的上表面上之后的半导体晶片50。绝缘层62基本上被共形地沉积，使得其包括在台面61的侧面63和上表面64上方的凸起部分。
绝缘层62可以具有厚度t并且台面具有高度hm，使得1.5hm≤t≤1.8hm。如果绝缘层62包括使用CVD或PVD沉积的氧化硅（诸如SiOx），则绝缘层62可以在沉积后退火以增加其密度。
图10图示了布置在绝缘层62上的结构化掩模65。该结构化掩模65在每个台面61上方具有开口66。所述开口66具有比台面61的上表面64的侧向面积更小的侧向面积，使得台面61的***区域和边缘都被掩模65的材料所覆盖。
通过开口66来移除绝缘层62的一部分，以减小在开口66的底部处的绝缘层62的厚度，使得台面61的上表面64保持被绝缘层62的材料所覆盖。在台面61的上表面64上的绝缘层66的厚度可以是200nm至400nm左右。在开口66内的第一层62的剩余部分的上表面68可以与在无源区域中的绝缘层62的上表面69基本上共面。
绝缘层62包括突出部67，其定位于侧面63上方以及延伸到台面61的侧面63中的任一侧面的区域中并且延伸到台面61的上表面64上。绝缘层62的突出区域67定位于器件区域59的***区域和台面61的***区域中以及定位在无源区域60与器件区域59之间的交界面处。
例如通过灰化过程来移除掩模65，并且例如通过化学机械抛光来逐步移除绝缘层62的最外表面71以产生平面化表面74，在该平面化表面74中无源区域60中的第一层62的上表面72与器件区域59中的台面61上的终止层54的上表面73基本上共面，如在图11中所图示的。终止层54在平面化过程期间（特别是在化学机械抛光期间）保护台面的下层半导体材料。
可以例如在含碳的终止层54的情况下通过氧化来移除终止层54。
在钝化层56形成在半导体结构52上的实施例中，半导体晶片50的上表面74仅包括绝缘和介电材料且没有半导体材料，以及因此包括对下层半导体结构52的保护。半导体晶片50包括在其上表面上的一层，所述层包括其中布置了半导体结构52的隔离且分立的区域的大多数绝缘材料。
图12图示了具有平面化表面74的半导体晶片50的一部分的剖视图。半导体晶片50包括衬底51，其是以具有在其上表面53的中心的由***区域81围绕的平面器件表面区域80的晶片的形式。该***区域81包括斜面，所述斜面以朝向衬底晶片51的相对后表面82的倾斜角度延伸到边缘表面84，所述边缘表面84基本上垂直地延伸到器件表面区域80。
衬底晶片51可以具有器件表面区域80中的上表面53，其有能力支持一个或多个三族氮化物层的外延生长。衬底晶片51可以包括<100>硅晶片、<111>硅晶片、蓝宝石晶片或碳化硅。
包括外延的基于三族氮化物的半导体结构52的多个台面61被布置在器件表面区域80中的衬底晶片51的上表面53上。晶片50还包括绝缘层62，其被布置在器件表面区域80上和***区域81上，其具有上表面72，所述上表面72由于从台面61移除终止层而位于器件表面区域80中的台面61的上表面73上方的平面中。
晶片50包括平面前表面74，其包括绝缘层62的区域（例如二氧化硅）和钝化层56的区域，而晶片斜面81例如仅包括硅或二氧化硅。该布置可以用来避免由诸如镓和铝之类的元素对处理装备的可能污染，因为这些元素不存在于可能在随后的处理期间受到机械处置的影响的***区域81中。
产生平面化表面74的方法允许表面小于在200 nm的晶片直径上（也是对于具有0.5μm至10μm的高度的台面而言）的小于台面高度的±10%的平面度变化。
在图示的实施例中，台面61具有分立突出部的形式，绝缘层62的区域将所述分立突出部彼此间隔开。然而，在其他实施例中，为半导体器件提供台面的突出结构可以通过包括一个或多个Ⅲ族氮化物层的部分而连接到相邻的突出区域。
在晶片的整个表面上外延生长的一个或多个三族氮化物（诸如单晶硅晶片）可能导致晶片弯曲，这是由于高度压缩或拉伸的（一个或多个）单独的外延三族氮化物层以及由于三族氮化物层与衬底之间的热膨胀系数上的差异和较高的平面内晶格失配而引起的。在200 mm晶片的中心处可以出现达到200μm的晶片弯曲值。因此，这些晶片在半导体生产线中的处理期间可能表现出易碎性。
然而，布置在半导体晶片50的上表面53上的大多数材料包括绝缘材料而非外延地沉积的三族氮化物层。由包含衬底晶片51的上表面74上的区域61的三族氮化物所占据的总面积可以处于晶片50的总面积的10%至90%内。因此，这种布置可以被用来减少半导体晶片50的任何弯曲，以便协助在随后的处理步骤中对半导体晶片50的自动化处置。
晶片50可以具有小于200 μm的晶片弯曲b，其中
Figure 810055DEST_PATH_IMAGE001
其中d 是晶片直径，t是外延沉积的三族氮化物层的厚度并且b是在晶片中心处的晶片弯曲。直径d可以是200mm并且厚度t可以是1μm至10μm。200 mm直径的晶片可以具有725μm左右的厚度。
图13图示了衬底晶片50的上表面53的一部分的放大视图以及更详细地图示了台面61的结构。半导体结构52包括过渡或缓冲结构85，其包括在衬底51的器件表面区域80中的上表面53上外延沉积的一个或多个三族氮化物层。所述过渡结构85可以包括布置在上表面53上的缓冲层以及超晶格结构，所述超晶格结构包括不同带隙的交替的三族氮化物层。该半导体结构52可以包括布置在势垒结构85上的沟道层86和布置在沟道层86上的势垒层87。
沟道层86和势垒层87包括带隙不同的三族氮化物化合物，使得在沟道层86与势垒层87之间的交界面88处通过诱发和自发的极化来形成二维电荷气体。沟道层86可以包括氮化镓并且势垒层87可以包括氮化铝镓。一个或多个另外的层89（诸如包括氮化镓的盖层）可以被布置在势垒层87上。钝化层566可以形成台面61的最外表面。所述钝化层80可以例如包括氮化硅。由钝化层56提供的台面61的上表面73位于台面61周围的绝缘层62的上表面72下方的平面中。
可以随后处理晶片50来将金属化结构沉积到台面61上以形成晶体管器件。
图14和15图示了在进一步处理以沉积金属化结构以及形成以HEMT（高电子迁移率晶体管）形式的基于三族氮化物的晶体管器件之后的半导体晶片50的一部分的剖面图。
在图14中图示的实施例中，HEMT 90是常开的耗尽型器件。HEMT 90可以包括缓冲结构85、包括GaN的三族氮化物沟道层86以及布置在沟道层86上的包括氮化铝镓（AlxGa(1-x)N，其中0<x<1）的三族氮化物势垒层87。金属源极91、金属漏极92以及金属栅极93被布置在三族氮化物势垒层87上。金属栅极93形成肖特基势垒接触部并且源极92和漏极92形成欧姆金属接触部。
二维电荷气体（诸如二维电子气体（2DEG））可以在如由虚线95指示的在沟道层86和势垒层87之间的交界面处通过压电和自发极化来形成。HEMT 90可以具有至少200V的击穿电压。
在图15中图示的实施例中，HEMT 90'是增强型器件，其可以包括缓冲结构85、包括GaN的三族氮化物沟道层86以及布置在沟道层86上的包括氮化铝镓（AlxGa(1-x)N，其中0<x<1）的三族氮化物势垒层87。金属源极91、金属漏极92以及金属栅极93被布置在三族氮化物势垒层87上。在该实施例中，另外的p掺杂三族氮化物层94被布置在栅极93与三族氮化物势垒层87之间。该p掺杂三族氮化物层94可以包括镁掺杂GaN。在HEMT 90结构中，p掺杂三族氮化物层94具有经限定的侧向范围和高度。在栅极93下方的p掺杂三族氮化物层94可以被用来形成常关的增强型器件。在其他未图示的实施例中，凹进栅结构可以用来形成增强型器件。
二维电荷气体（诸如二维电子气体（2DEG））可以在如由虚线95指示的在沟道层86与势垒层87之间的交界面处通过压电和自发极化来形成。所述HEMT 90、90'可以是高电压器件，例如具有至少600V的阻挡电压能力。
诸如“下方”、“之下”、“下部”、“之上”、“上部”等等的空间相关术语被用于便于描述来解释一个元件相对于另一个元件的定位。除了与图中所描绘的那些取向不同的取向之外，这些术语还意图涵盖器件的不同取向。另外，诸如“第一”、“第二”等等的术语也被用于描述各种元件、区域、区段等等并且也不意图是限制性的。遍及说明书，相似的术语指代相似的元件。
如本文所用的，术语“具有”、“包含”、“包括”、“由…组成”等等是开放式术语，其指示所叙述元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另行明确指示。要理解的是，本文描述的各种实施例的特征可以彼此组合，除非另行具体指出。
尽管本文已经说明和描述了具体的实施例，但本领域普通技术人员将理解的是，在不偏离本发明的范围的情况下，各种各样的替换和/或等同的实施方式可以针对所示出和描述的具体实施例而进行替代。本申请意图覆盖本文所讨论的具体实施例的任何适配和变化。因此，所意图的是，本发明仅受限于权利要求及其等同方式。

Claims (22)

1.一种使表面平面化的方法，所述方法包括：
在半导体衬底的上表面上形成基于三族氮化物的半导体结构，所述上表面能够支持一个或多个三族氮化物层的外延生长；
在所述基于三族氮化物的半导体结构上形成终止层；
从所述半导体衬底的上表面移除所述终止层和所述基于三族氮化物的半导体结构的未受保护区域，以暴露所述半导体衬底的上表面的部分并且在所述半导体衬底的上表面上形成多个突出区域，每个突出区域包括至少一个化合物半导体；
用第一层覆盖所述半导体衬底的上表面的暴露部分和每个突出区域的侧面和上表面；
移除在所述突出区域上方的所述第一层的部分并且在所述突出区域上方的所述第一层中形成凹陷，所述突出区域保持被所述第一层的材料覆盖；
逐步移除所述第一层的最外表面以产生平面化表面，所述平面化表面包括所述突出区域的上表面上的所述终止层和所述第一层的外表面；
在所述突出区域中形成功率晶体管器件，
其中在每个突出区域上方的第一层中的凹陷具有比所述突出区域的侧向面积更小的侧向面积。
2.根据权利要求1所述的方法，其中所述终止层包括具有比所述第一层的材料大1000的蚀刻选择率的材料，所述第一层的材料具有更高的蚀刻速率。
3.根据权利要求1所述的方法，其中所述终止层包括碳。
4.根据权利要求3所述的方法，其中所述终止层包括非晶氢化碳。
5.根据权利要求1所述的方法，其中通过化学机械抛光逐步移除所述第一层的最外表面。
6.根据权利要求5所述的方法，其中使用基于胶体硅石的研磨液来逐步移除所述第一层。
7.根据权利要求1所述的方法，其中在所述半导体衬底的上表面上形成所述突出区域之后，布置在所述半导体衬底的上表面上的材料是绝缘材料而不是外延沉积的三族氮化物材料。
8.根据权利要求1所述的方法，进一步包括：
移除所述半导体衬底的上表面在所述突出区域中的相邻突出区域之间的未受保护部分，使得基于三族氮化物的半导体结构和终止层在器件区域中的剩余部分定位于所述半导体衬底的凸起区域上。
9.一种制造半导体晶片的方法，所述方法包括：
将绝缘层沉积到包括台面的衬底上以使得用所述绝缘层来覆盖所述衬底的上表面和所述台面，所述台面包括布置在至少一个三族氮化物上的终止层；
在所述绝缘层上形成在所述台面上方具有开口的结构化掩模，所述开口具有比所述台面的侧向面积更小的侧向面积；
移除在所述开口内的所述绝缘层的部分并且减小布置在所述台面上方的所述绝缘层的部分的厚度；
逐步移除所述掩模和所述绝缘层的部分以产生包括所述终止层的表面和所述绝缘层的表面的平面化表面；
将牺牲层应用于所述终止层上；
将结构化掩模应用于具有开口的牺牲层；
移除在所述开口和所述终止层中暴露的牺牲层的部分，以暴露至少一个三族氮化物的分立面积；以及
移除未被所述牺牲层覆盖的区域中的所述至少一个三族氮化物，以在所述衬底的上表面上形成至少一个台面并且暴露所述衬底的表面。
10.根据权利要求9所述的方法，其中通过化学机械抛光来逐步移除所述绝缘层的部分。
11.根据权利要求9所述的方法，其中在所述台面上方的绝缘层的初始厚度被减小达80%至90%。
12.根据权利要求9所述的方法，其中所述绝缘层和所述结构化掩模在所述台面的边缘处提供突出部。
13.根据权利要求10所述的方法，其中移除所述开口内的所述绝缘层的部分进一步包括在所述台面上方的绝缘层中形成凹陷，使得所述台面保持被所述绝缘层的材料覆盖。
14.根据权利要求13所述的方法，其中所述终止层包括碳。
15.根据权利要求14所述的方法，其中所述终止层包括非晶氢化碳。
16.根据权利要求15所述的方法，其中所述台面进一步包括布置在所述终止层与最上面的三族氮化物层之间的钝化层。
17.根据权利要求9所述的方法，其中所述衬底是具有200 mm的直径和台面高度的±10%的表面平面度的半导体晶片。
18.根据权利要求9所述的方法，其中移除所述至少一个三族氮化物以使得被所述台面占据的总面积处于所述衬底的总面积的10%至90%。
19.根据权利要求9所述的方法，其中所述衬底包括<100>硅晶片、<111>硅晶片、蓝宝石晶片或碳化硅。
20.根据权利要求9所述的方法，进一步包括在逐步移除所述掩模和所述绝缘层的部分之后移除所述终止层。
21.根据权利要求20所述的方法，其中移除所述终止层包括氧化所述终止层。
22.一种制造半导体晶片的方法，所述方法包括：
将绝缘层沉积于包括台面的衬底上以使得用所述绝缘层来覆盖所述衬底的上表面和所述台面，所述台面包括布置在至少一个三族氮化物上的终止层；
在绝缘层上形成在台面上方具有开口的结构化掩模，所述开口具有的侧向面积小于所述台面的侧向面积；
移除所述绝缘层在所述开口内的一部分并且减小所述绝缘层布置在所述台面上方的部分的厚度；以及
逐步移除所述掩模和所述绝缘层的部分，以产生包括所述终止层的表面和所述绝缘层的表面的平面化表面；
其中，移除所述绝缘层在所述开口内的部分还包括在所述台面上方的绝缘层中形成凹陷，以使得所述台面保持被所述绝缘层的材料所覆盖，
其中，所述终止层包括非晶氢化碳，
其中，所述台面还包括布置在所述终止层和最上面的三族氮化物层之间的钝化层。
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