CN107800410A - 扩展频谱时钟发生器 - Google Patents

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Abstract

一种锁相或锁频环电路，包括被配置用于生成其频率由振荡器控制信号设置的输出时钟信号的振荡器。调制器电路接收第一信号和第二信号并且被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制。滤波器电路通过对该控制信号进行滤波而生成该振荡器控制信号。德尔塔‑西格玛调制器电路操作以响应于调制模式而对该第二信号进行调制。因此，该输出时钟信号为扩展频谱时钟信号。

Description

扩展频谱时钟发生器
技术领域
本发明涉及扩展频谱时钟发生器并且更具体地涉及具有高调制频率的扩展频谱时钟发生器。
背景技术
片上***(SoC)类型的集成电路通常包括响应于时钟信号而进行操作的数字电路。SoC数字电路设计的演进要求增大时钟信号的频率。然而，随着时钟信号的工作频率增大，电磁干扰(EMI)也增大。此EMI会是个重要问题，特别是在消费者电子产品、基于微处理器的***以及数据传输电路中。因此，减少EMI是关键的设计特征。
存在多种已知的EMI减少方案，包括：使用屏蔽箱、转换速率控制电路以及扩展频谱时钟生成。在这些选项中，扩展频谱时钟生成由于其较低的硬件成本而成为具有吸引力的方案。因此，使用扩展频谱时钟生成电路是许多SoC设计的共同组成部分。
参照图1，示出了针对基于锁相环(PLL)实现方式的扩展频谱时钟发生器电路10的常规配置。电路10接收被馈送至相位差检测器(PDD)12的第一输入端的基准频率信号f基准。相位差检测器12的第二输入端接收反馈频率信号f反馈。相位差检测器12确定基准频率信号f基准与反馈频率信号f反馈之间的相位差。相位差检测器12的输出驱动电荷泵(CP)电路14，所述CP电路生成指示确定的相位差的电压信号。此电压信号然后由低通滤波器(LPF)16进行滤波以生成控制信号。压控振荡器(VCO)18的控制输入端接收控制信号并且生成输出时钟信号f输出。分频器电路(/N)20对输出时钟信号f输出进行N次分频以生成反馈频率信号f反馈。环路电路因此操作以使输出时钟信号的相位锁定至基准频率信号f基准的相位，其中，输出时钟信号的频率为基准频率信号f基准的整数倍(N)。为实现对输出时钟信号的扩展频谱控制，分频值N由西格玛-德尔塔(ΣΔ)调制器电路22进行调制。通过输入信号将调制模式(Modulation Profile)的标示提供至西格玛-德尔塔调制器电路22，该西格玛-德尔塔调制器电路可以例如具有三角波模式。可以控制该调制模式的振幅和频率。
图2示出了基于锁频环(FLL)实现方式的扩展频谱时钟发生器电路30的常规配置。计数差(CD)电路32在第一输入端处接收基准计数C基准并且在第二输入端处接收反馈计数C反馈。计数差电路32是操作以确定所接收的计数值差的数字电路。此差值然后由数字低通滤波器(LPF)34进行滤波以生成数字控制信号。数模转换器(DAC)电路36将数字控制信号转换成模拟控制信号。流控振荡器(CCO)38的控制输入端接收模拟控制信号并且生成输出时钟信号f输出。周期计数器电路(CCC)40接收输出时钟信号f输出和基准频率信号f基准。周期计数器电路40操作以对输出时钟信号f输出的在基准频率信号f基准的每单个周期内出现的周期数进行计数。此计数为反馈计数C反馈。环路电路因此操作以使输出时钟信号的频率锁定为基准频率信号f基准的频率的整数倍，其中，该整数倍由基准计数C基准的值来指定。为实现扩展频谱控制，基准计数C基准是值为N的计数，该N值由西格玛-德尔塔(ΣΔ)调制器电路42调制。通过输入信号将调制模式(Modulation Profile)的标示提供至西格玛-德尔塔调制器电路42，该西格玛-德尔塔调制器电路可以例如具有三角波模式。可以控制该调制模式的振幅和频率。
用于西格玛-德尔塔调制器电路22或42的输入信号的三角波模式提供了频谱的近似最佳扩展，以便减轻EMI效应。扩展频谱时钟发生器调制所要求的分数分辨率是通过西格玛-德尔塔调制器电路22或42实现的。使用这种方法的一个问题是无法实现高频调制。扩展频谱时钟发生器调制必须比***电路10或30的带宽小至少三倍，以便至少传送三角波基频的三次谐波。***电路10或30的带宽主要是基准频率信号f基准的函数。例如，针对PLL实现方式可能的最大带宽约是基准频率的八分之一。如果考虑到带宽的处理、电压、温度(PVT)变化，该比率将下降到大约二十四分之一。现进一步允许三角波的三个谐波，扩展频谱时钟发生器模式的最大频率将是七十二分之一。
新SoC设计和新标准将要求调制频率达到或高于2MHz，其中，基准频率低至32kHz。图1和图2的解决方案都是不可用的。因而，需要存在具有高调制频率的扩展频谱时钟发生器。优选地，发生器的操作不取决于基准频率。仍进一步，所生成的扩展频谱时钟的调制深度和调制频率应该是可编程的并且是PVT容许的。
发明内容
在实施例中，电路包括：锁定环电路，该锁定环电路包括：被配置用于生成其频率由振荡器控制信号设置的输出时钟信号；调制器电路，该调制器电路具有被配置用于接收第一信号的第一输入端以及被配置用于接收第二信号的第二输入端，该调制器电路被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制；以及滤波器电路，该滤波器电路被配置用于通过对该控制信号进行滤波而生成该振荡器控制信号；以及德尔塔-西格玛调制器电路，该德尔塔-西格玛调制器电路被配置用于响应于调制模式而对该第二信号进行调制，从而使得该输出时钟信号为扩展频谱时钟信号。
在实施例中，扩展频谱时钟生成电路包括：锁相环电路，该锁相环电路包括被配置用于接收基准频率信号的输入端，以及被配置用于输出扩展频谱时钟信号的振荡器，该扩展频谱时钟信号的频率受振荡器控制信号控制并且其相位被锁定至所述基准频率信号；以及西格玛-德尔塔调制器电路，该西格玛-德尔塔调制器电路具有被配置用于接收调制模式信号的输入端，该西格玛-德尔塔调制器电路被配置用于响应于该调制模式信号而对该振荡器控制信号施以调制。
在实施例中，扩展频谱时钟生成电路包括：锁频环电路，该锁频环电路包括被配置用于接收基准频率信号的输入端，以及被配置用于输出扩展频谱时钟信号的振荡器，该扩展频谱时钟信号的频率受振荡器控制信号控制并且其频率被锁定为该基准频率信号的整数倍；以及西格玛-德尔塔调制器电路，该西格玛-德尔塔调制器电路具有被配置用于接收调制模式信号的输入端，该西格玛-德尔塔调制器电路被配置用于响应于该调制模式信号而对该振荡器控制信号施以调制。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参照附图，在附图中：
图1示出了基于锁相环(PLL)实现方式的扩展频谱时钟发生器电路的常规配置；
图2示出了基于锁频环(FLL)实现方式的扩展频谱时钟发生器电路的常规配置；
图3示出了基于锁相环(PLL)实现方式的扩展频谱时钟发生器电路；
图4是电流调制器电路的框图；并且
图5示出了基于锁频环(FLL)实现方式的扩展频谱时钟发生器电路。
具体实施方式
现参照图3，示出了基于锁相环(PLL)实现方式的扩展频谱时钟发生器电路100。电路100接收被馈送至相位差检测器(PDD)112的第一输入端的基准频率信号f基准。相位差检测器112的第二输入端接收反馈频率信号f反馈。相位差检测器112确定基准频率信号f基准与反馈频率信号f反馈之间的相位差。相位差检测器112的输出驱动电荷泵(CP)电路114，所述CP电路生成指示确定的相位差的电压信号。此电压信号然后由低通滤波器(LPF)116进行滤波以生成第一控制信号C1。电流调制器电路118的第一控制输入端接收该第一控制信号C1。电流调制器电路118的第二控制输入端接收第二控制信号C2。电流调制器电路118输出电流控制信号CC，该电流控制信号的幅值取决于第一控制信号C1和第二控制信号C2两者。此电流控制信号然后由低通滤波器(LPF)120进行滤波以生成振荡器控制信号OC。流控振荡器(CCO)122的控制输入端接收振荡器控制信号并且生成输出时钟信号f输出，该输出时钟信号的频率取决于振荡器控制信号。分频器电路(/N)124对输出时钟信号f输出进行N次分频以生成反馈频率信号f反馈。分频器电路(/M)126对输出时钟信号f输出进行M次分频以生成时钟信号f调制。西格玛-德尔塔(ΣΔ)调制器电路128包括接收时钟信号f调制的时钟输入端。通过输入信号将调制模式(Modulation Profile)的标示提供至西格玛-德尔塔调制器电路128，该西格玛-德尔塔调制器电路可以例如具有三角波模式。可以控制该调制模式的振幅和频率。西格玛-德尔塔调制器电路128操作以根据用于应用于电流调制器电路118的调制模式来对第二控制信号C2进行调制。
在可替代实施例中，如图所示，用于西格玛-德尔塔调制器电路128的时钟信号f调制可以替代地由基准频率信号f基准提供。
图4示出了电流调制器电路118的框图。电路118包括多个电流分支200(1)-200(i)。每个分支包括由第一控制信号进行偏置的电流源202。电流求和电路204对从电流源202输出的电流进行求和以生成电流控制信号CC。由第二控制信号C2控制的开关电路206选择性地致动电流源202。例如，第二控制信号C2可以是多位数字信号，其中，每个位被配置用于控制在开关电路206内的开关以致动相应的电流源202。可替代地，数字信号可以被解码以生成用于致动开关电路206的开关的信号。
在示例性实施例中，分支200(1)中的电流源202总是接通并且被配置用于提供用于电流控制信号CC的电流，该电流是基准电流I基准的90％。第一控制信号C1设置基准电流I基准的幅值，该第一控制信号对电流源202中的每个电流源的操作进行偏置。分支200(2)-200(i)中的每个电流源202被配置用于提供电流，该电流是基准电流I基准的1％。如果i＝21，则在分支200(2)-200(i)中的二十个电流源202将各自选择性地贡献基准电流I基准的1％至电流控制信号CC。分支200(2)-200(i)中的二十个电流源202响应于第二控制信号C2的位，被开关电路206选择性地致动。因而，电路控制信号CC的幅值是通过组合第一控制信号C1(其通过对所有分支200的电流源202的偏置来调制基准电流I基准)和第二控制信号C2(其通过对分支200(2)-200(i)中的电流源202的选择性致动来进行调制)而进行调制的。因而，电流控制信号CC在0.9xI基准至1.1xI基准的范围内被调制。
当不要求调制时，分支200(2)-200(i)中的十个电流源202连同分支200(1)中的电流源202一起被致动，以提供100％I基准的电流控制信号CC。当期望用于扩展频谱时钟生成的调制模式时，西格玛-德尔塔调制器电路128通过对开关电路206内的开关的第二控制信号C2控制来调制分支200(2)-200(i)，以产生为被锁定至基准频率的电流I基准的百分比的期望调制深度。对于二阶调制器，针对0至1的输入扩展的总输出扩展将是+3至-2。因此，在这种配置中，该二阶调制器将实现+7％至-8％的调制深度。
电路100不同于图1的电路10，因为调制模式是在流控振荡器122的输入端处引入的。这种配置支持使用更高的调制频率。
现参照图5，示出了基于锁频环(FLL)实现方式的扩展频谱时钟发生器电路200。计数差(CD)电路212在第一输入端处接收基准计数C基准并且在第二输入端处接收反馈计数C反馈。计数差电路212是操作以确定所接收的计数值差的数字电路。此差值然后由数字低通滤波器(LPF)214进行滤波以生成数字控制信号。数模转换器(DAC)电路216将数字控制信号转换成模拟第一控制信号C1。电流调制器电路218的第一控制输入端接收第一控制信号C1。电流调制器电路218的第二控制输入端接收第二控制信号C2。电流调制器电路218输出电流控制信号CC，该电流控制信号的幅值取决于第一控制信号C1和第二控制信号C2两者。此电流控制信号然后由低通滤波器(LPF)220进行滤波以生成振荡器控制信号OC。流控振荡器(CCO)222的控制输入端接收振荡器控制信号并且生成输出时钟信号f输出。周期计数器电路(CCC)224接收输出时钟信号f输出和基准频率信号f基准。周期计数器电路224操作以对输出时钟信号f输出的在基准频率信号f基准的每单个周期内出现的周期数进行计数。此确定的计数为反馈计数C反馈。环路电路因此操作以使输出时钟信号的相位锁定为基准频率信号f基准的整数倍，其中，该整数倍由基准计数C基准来指定。分频器电路(/M)226对输出时钟信号f输出进行M次分频以生成时钟信号f调制。西格玛-德尔塔(ΣΔ)调制器电路228包括接收时钟信号f调制的时钟输入端。通过输入信号将调制模式(Modulation Profile)的标示提供至西格玛-德尔塔调制器电路228，该西格玛-德尔塔调制器电路可以例如具有三角波模式。可以控制该调制模式的振幅和频率。西格玛-德尔塔调制器电路228操作以响应于用于应用于电流调制器电路218的调制模式来对第二控制信号C2进行调制。
在可替代实施例中，如图所示，用于该西格玛-德尔塔调制器电路128的时钟信号f调制可以替代地由基准频率信号f基准提供。
图4示出了电流调制器电路218的框图。
电路200不同于图2的电路30，因为调制模式是在流控振荡器122的输入端处引入的。这种配置支持使用更高的调制频率。
随着PVT变化的改变，流入具有振荡器控制信号OC的流控振荡器122或222的电流也改变以调节增益变化并且保持输出时钟信号f输出锁定(相位锁定、频率锁定或两者都锁定)。所期望的调制模式为总频率的百分比，并且以同样的百分比对电流控制信号CC的调制将实现此目的。如果用于频率传输函数的电流是线性的，则此理论成立。这种情况是针对被实现为流控振荡器122或222的环形电路振荡器。
西格玛-德尔塔调制器电路128或228以由时钟信号f调制设置的过采样速率(或在可替代实施例中的基准时钟频率f基准)进行操作。由电流求和电路204生成的电流控制信号CC被传送通过至少是二阶滤波器(并且更优选地是三阶滤波器)的低通滤波器120或220，以便确保将高频率西格玛-德尔塔调制器量化噪声从振荡器控制信号OC中有效地滤波出去。
前面的描述已经通过示例性和非限定性的示例提供了对本发明的示例性实施例的全面且信息性的描述。然而，当结合附图和所附权利要求书进行阅读时，鉴于前面的描述，各种修改和适配对于相关领域技术人员而言可以变得显而易见。然而，本发明的教导的所有这样和相似的修改仍将落入如在所附权利要求书中限定的本发明的范围之内。

Claims (23)

1.一种电路，包括：
锁定环电路，所述锁定环电路包括：
振荡器，所述振荡器被配置用于生成其频率由振荡器控制信号设置的输出时钟信号；
调制器电路，所述调制器电路具有被配置用于接收第一信号的第一输入端以及被配置用于接收第二信号的第二输入端，所述调制器电路被配置用于生成控制信号，所述控制信号的值响应于所述第一和第二信号而被调制；以及
滤波器电路，所述滤波器电路被配置用于通过对所述控制信号进行滤波而生成所述振荡器控制信号；以及
德尔塔-西格玛调制器电路，所述德尔塔-西格玛调制器电路被配置用于响应于调制模式而对所述第二信号进行调制，从而使得所述输出时钟信号为扩展频谱时钟信号。
2.如权利要求1所述的电路，其中，所述锁定环电路为锁相环电路并且进一步包括：
相位检测器电路，所述相位检测器电路具有被配置用于接收基准频率信号的第一输入端以及被配置用于接收反馈频率信号的第二输入端，所述相位检测器电路被配置用于检测所述基准频率信号与所述反馈频率信号之间的相位差并且输出差分信号；
电荷泵电路，所述电荷泵电路被配置用于响应于所述差分信号而生成电压信号，其中，所述第一信号来源于所述电压信号；以及
分频器电路，所述分频器电路被配置用于对所述输出时钟信号进行分频以生成所述反馈频率信号。
3.如权利要求2所述的电路，其中，所述锁定环电路进一步包括被配置用于对所述电压信号进行滤波以生成所述第一信号的另一滤波器电路。
4.如权利要求2所述的电路，其中，所述德尔塔-西格玛调制器电路包括被配置用于接收时钟信号的第一输入端以及被配置用于接收所述调制模式的第二输入端。
5.如权利要求4所述的电路，其中，所述时钟信号为所述输出时钟信号的分频版本。
6.如权利要求4所述的电路，其中，所述时钟信号为所述基准频率信号。
7.如权利要求1所述的电路，其中，所述锁定环电路为锁频环电路并且进一步包括：
计数差电路，所述计数差电路具有被配置用于接收基准计数的第一输入端以及被配置用于接收反馈计数的第二输入端，所述计数差电路被配置用于确定所述基准计数与所述反馈计数之间的差值；
数模转换器电路，所述数模转换器电路被配置用于将所述差值转换成所述第一信号；以及
周期计数器电路，所述周期计数器电路被配置用于在基准频率信号的一个周期内对所述输出时钟信号的周期数进行计数以生成所述反馈计数。
8.如权利要求7所述的电路，其中，所述锁定环电路进一步包括被配置用于对所述差值进行滤波的另一滤波器电路。
9.如权利要求7所述的电路，其中，所述德尔塔-西格玛调制器电路包括被配置用于接收时钟信号的第一输入端以及被配置用于接收所述调制模式的第二输入端。
10.如权利要求9所述的电路，其中，所述时钟信号为所述输出时钟信号的分频版本。
11.如权利要求9所述的电路，其中，所述时钟信号为所述基准频率信号。
12.如权利要求1所述的电路，其中，所述调制器电路包括：
多个电流路径；
其中，每个电流路径包括被配置用于生成电流的电流源，其中，所述电流源由所述第一信号进行偏置；
电流求和电路，所述电流求和电路被配置用于对来自所述电流路径的所述生成的电流进行求和以输出所述控制信号；以及
开关电路，所述开关电路被配置用于响应于所述第二信号而选择性地致动所述电流源。
13.如权利要求12所述的电路，其中，所述振荡器为响应于所述求和电流幅值的流控振荡器。
14.一种扩展频谱时钟生成电路，包括：
锁相环电路，所述锁相环电路包括被配置用于接收基准频率信号的输入端，以及被配置用于输出扩展频谱时钟信号的振荡器，所述扩展频谱时钟信号的频率受振荡器控制信号控制并且其相位被锁定至所述基准频率信号；以及
西格玛-德尔塔调制器电路，所述西格玛-德尔塔调制器电路具有被配置用于接收调制模式信号的输入端，所述西格玛-德尔塔调制器电路被配置用于响应于所述调制模式信号而对所述振荡器控制信号施以调制。
15.如权利要求14所述的扩展频谱时钟生成电路，其中，所述振荡器为流控振荡器，并且其中，所述锁相环电路进一步包括被配置用于生成如所述振荡器控制信号的电流控制信号的电流调制器电路，其中，所述电流控制信号的幅值由所述西格玛-德尔塔调制器电路所施加的所述调制来调制。
16.如权利要求15所述的扩展频谱时钟生成电路，其中，所述电流调制器电路包括：
多个电流路径；
其中，每个电流路径包括被配置用于生成电流的电流源，其中，所述电流源由锁相环控制信号进行偏置；
电流求和电路，所述电流求和电路被配置用于对来自所述电流路径的所述生成的电流进行求和以输出所述控制信号；以及
开关电路，所述开关电路被配置用于响应于由所述西格玛-德尔塔调制器电路施加的所述调制而选择性地致动所述电流源。
17.如权利要求14所述的扩展频谱时钟生成电路，其中，用于所述西格玛-德尔塔调制器电路的时钟信号为所述扩展频谱时钟信号的分频版本。
18.如权利要求14所述的扩展频谱时钟生成电路，其中，用于所述西格玛-德尔塔调制器电路的所述时钟信号为所述基准频率信号。
19.一种扩展频谱时钟生成电路，包括：
锁频环电路，所述锁频环电路包括被配置用于接收基准频率信号的输入端，以及被配置用于输出扩展频谱时钟信号的振荡器，所述扩展频谱时钟信号的频率受振荡器控制信号控制并且其频率被锁定为所述基准频率信号的整数倍；以及
西格玛-德尔塔调制器电路，所述西格玛-德尔塔调制器电路具有被配置用于接收调制模式信号的输入端，所述西格玛-德尔塔调制器电路被配置用于响应于所述调制模式信号而对所述振荡器控制信号施以调制。
20.如权利要求19所述的扩展频谱时钟生成电路，其中，所述振荡器为流控振荡器，并且其中，所述锁相环电路进一步包括被配置用于生成如所述振荡器控制信号的电流控制信号的电流调制器电路，其中，所述电流控制信号的幅值由所述西格玛-德尔塔调制器电路所施加的所述调制来调制。
21.如权利要求20所述的扩展频谱时钟生成电路，其中，所述电流调制器电路包括：
多个电流路径；
其中，每个电流路径包括被配置用于生成电流的电流源，其中，所述电流源由锁相环控制信号进行偏置；
电流求和电路，所述电流求和电路被配置用于对来自所述电流路径的所述生成的电流进行求和以输出所述控制信号；以及
开关电路，所述开关电路被配置用于响应于由所述西格玛-德尔塔调制器电路施加的所述调制而选择性地致动所述电流源。
22.如权利要求19所述的扩展频谱时钟生成电路，其中，用于所述西格玛-德尔塔调制器电路的时钟信号为所述扩展频谱时钟信号的分频版本。
23.如权利要求19所述的扩展频谱时钟生成电路，其中，用于所述西格玛-德尔塔调制器电路的所述时钟信号为所述基准频率信号。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9923566B1 (en) * 2016-08-30 2018-03-20 Stmicroelectronics International N.V. Spread spectrum clock generator
US10200071B1 (en) * 2017-08-07 2019-02-05 Kratos Integral Holdings, Llc System and method for interference reduction in radio communications
US10291389B1 (en) * 2018-03-16 2019-05-14 Stmicroelectronics International N.V. Two-point modulator with matching gain calibration
CN110214418B (zh) * 2019-04-23 2022-12-27 京东方科技集团股份有限公司 展频电路的参数确定方法及装置、时钟展频方法及装置
US11323131B2 (en) 2019-11-06 2022-05-03 Stmicroelectronics International N.V. Delay-based spread spectrum clock generator circuit
CN113452348A (zh) * 2020-03-25 2021-09-28 矽恩微电子(厦门)有限公司 展频时脉产生***
US11936391B2 (en) * 2022-07-28 2024-03-19 Texas Instruments Incorporated Multiplying spread-spectrum generator

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844763B1 (en) * 2002-08-29 2005-01-18 Analog Devices, Inc. Wideband modulation summing network and method thereof
US7639053B2 (en) * 2007-06-08 2009-12-29 Faraday Technology Corporation Spread spectrum clock generator with low jitter
CN101719762A (zh) * 2009-11-18 2010-06-02 电子科技大学 一种数字化电流调制的扩频时钟信号产生器
US20100327916A1 (en) * 2009-06-25 2010-12-30 Qualcomm Incorporated Frequency synthesizer noise reduction
CN104426541A (zh) * 2013-08-28 2015-03-18 京微雅格（北京）科技有限公司 一种扩展频谱控制的锁相环电路和方法
CN207884584U (zh) * 2016-08-30 2018-09-18 意法半导体国际有限公司 电路和扩展频谱时钟生成电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602007001415D1 (de) 2006-05-15 2009-08-13 St Microelectronics Pvt Ltd Taktgeneratorsystem mit spektraler Dispersion
US9705514B2 (en) * 2013-11-27 2017-07-11 Silicon Laboratories Inc. Hybrid analog and digital control of oscillator frequency
US9762250B2 (en) * 2013-11-27 2017-09-12 Silicon Laboratories Inc. Cancellation of spurious tones within a phase-locked loop with a time-to-digital converter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844763B1 (en) * 2002-08-29 2005-01-18 Analog Devices, Inc. Wideband modulation summing network and method thereof
US7639053B2 (en) * 2007-06-08 2009-12-29 Faraday Technology Corporation Spread spectrum clock generator with low jitter
US20100327916A1 (en) * 2009-06-25 2010-12-30 Qualcomm Incorporated Frequency synthesizer noise reduction
CN101719762A (zh) * 2009-11-18 2010-06-02 电子科技大学 一种数字化电流调制的扩频时钟信号产生器
CN104426541A (zh) * 2013-08-28 2015-03-18 京微雅格（北京）科技有限公司 一种扩展频谱控制的锁相环电路和方法
CN207884584U (zh) * 2016-08-30 2018-09-18 意法半导体国际有限公司 电路和扩展频谱时钟生成电路

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