CN107785413B - 具有高电流鲁棒性的晶体管器件 - Google Patents

具有高电流鲁棒性的晶体管器件 Download PDF

Info

Publication number
CN107785413B
CN107785413B CN201710741597.9A CN201710741597A CN107785413B CN 107785413 B CN107785413 B CN 107785413B CN 201710741597 A CN201710741597 A CN 201710741597A CN 107785413 B CN107785413 B CN 107785413B
Authority
CN
China
Prior art keywords
region
transistor device
field stop
emitter
doping type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710741597.9A
Other languages
English (en)
Other versions
CN107785413A (zh
Inventor
R.巴布尔斯克
R.博雅尼
J.卢茨
F-J.尼德诺施泰德
H-J.舒尔策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN107785413A publication Critical patent/CN107785413A/zh
Application granted granted Critical
Publication of CN107785413B publication Critical patent/CN107785413B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

公开的是一种晶体管器件。该晶体管器件包括第一掺杂类型的第一发射极区、第二掺杂类型的第二发射极区、第二掺杂类型的本体区、第一掺杂类型的漂移区、第一掺杂类型的场停止区、至少一个增强结构以及通过栅极电介质与本体区介电绝缘的栅极电极。本体区布置在第一发射极区和漂移区之间，场停止区布置在漂移区和至少一个增强结构之间，并且增强结构布置在场停止区和第二发射极区之间。至少一个增强结构包括第一掺杂类型的基极区和通过基极区与第二发射极区分离的至少一个第二掺杂类型的辅助发射极区。漂移区和场停止区中的在晶体管器件的电流流动方向上的总掺杂剂剂量高于漂移区和场停止区的半导体材料的穿透电荷。

Description

具有高电流鲁棒性的晶体管器件
技术领域
本公开总体上涉及晶体管器件，特别是IGBT（绝缘栅双极型晶体管）。
背景技术
IGBT包括第一导电类型（掺杂类型）的源极区和与第一导电类型互补的第二导电类型的漏极区。源极区通常被称为第一发射极区，并且漏极区通常被称为第二发射极区。第二导电类型的本体区与第一发射极区邻接，并且第一导电类型的漂移区与本体区邻接并布置在本体区和第二发射极区之间。栅极电极邻近本体区定位，通过栅极电介质与本体区介电绝缘，并且用于控制本体区中的导电沟道。
在IGBT的导通状态下，第一发射极区经由导电沟道将第一类型电荷载流子注入到漂移区中，并且第二发射极区将第二类型电荷载流子注入到漂移区中，在漂移区中，第一类型电荷载流子和第二类型电荷载流子形成电荷载流子等离子体。
IGBT的重要操作参数是饱和电压（通常称为VCEsat）和饱和电流（通常称为ICEsat）。饱和电压是在IGBT的正常操作模式下，在典型电流（额定电流）下IGBT的第一发射极区和第二发射极区之间的电压。饱和电压表征在IGBT的正常操作模式下发生的功率损耗。饱和电流是在比饱和电压高得多的电压下发生的电流，即，饱和电流表征IGBT在过载情景下的行为，诸如例如连接到IGBT的负载中的短路。临界饱和电流尤其限定IGBT抵抗高电流的鲁棒性（robustness）。临界饱和电流越高，IGBT在短路事件期间抵抗电流拥挤的越鲁棒。
可以通过增加第二发射极的掺杂浓度来增加临界电流。然而，增加该掺杂浓度可能导致在关断IGBT时的增加的损耗（其通常被称为反向恢复损耗），以及在IGBT处于截止状态时的更高的泄漏电流。
因此，需要提供一种具有高临界饱和电流以及低开关损耗和泄漏损耗的IGBT。
发明内容
一个示例涉及一种晶体管器件。该晶体管器件包括第一掺杂类型的第一发射极区、第二掺杂类型的第二发射极区、第二掺杂类型的本体区、第一掺杂类型的漂移区、第一掺杂类型的场停止区以及至少一个增强（boost）结构。栅极电极通过栅极电介质与本体区介电绝缘。本体区布置在第一发射极区和漂移区之间，场停止区布置在漂移区和增强结构之间，并且增强结构布置在场停止区和第二发射极区之间。该至少一个增强结构包括第一掺杂类型的基极区和通过基极区与第二发射极区分离的至少一个第二掺杂类型的辅助发射极区。漂移区和场停止区中的在晶体管器件的电流流动方向上的总掺杂剂剂量高于漂移区和场停止区的半导体材料的穿透电荷。
另一示例涉及一种能够在导通状态和截止状态下操作的晶体管器件。该晶体管器件包括第一掺杂类型的第一发射极区、第二掺杂类型的第二发射极区、第二掺杂类型的本体区、第一掺杂类型的漂移区、第一掺杂类型的场停止区以及至少一个增强结构。栅极电极通过栅极电介质与本体区介电绝缘。本体区布置在第一发射极区和漂移区之间，场停止区布置在漂移区和增强结构之间，并且增强结构布置在场停止区和第二发射极区之间。该至少一个增强结构包括第一掺杂类型的基极区和通过基极区与第二发射极区分离的至少一个第二掺杂类型的辅助发射极区。漂移区和场停止区的掺杂分布使得：在晶体管器件的截止状态下，当在本体区和漂移区之间的pn结处达到临界场强时，与在第一发射极区和第二发射极区之间施加负载路径电压相关联的电场在与该至少一个辅助发射极区间隔开的场停止区中停止。
附图说明
下面参考附图解释示例。附图用于图示某些原理，以便仅图示对于理解这些原理而言必要的方面。附图不按比例。在附图中，相同的参考字符表示相似的特征。
图1图示包括在场停止区和发射极区之间的增强结构的晶体管器件的一部分的垂直横截面视图；
图2图示根据一个示例的增强结构的水平横截面视图；
图3图示根据另一示例的增强结构的水平横截面视图；
图4图示根据又另一示例的增强结构的水平横截面视图；
图5图示根据一个示例的增强结构的放大视图；
图6示出根据一个示例的图1中示出的晶体管器件的单元区的水平横截面视图；
图7示出根据另一示例的图1中示出的晶体管器件的单元区的水平横截面视图；
图8示出根据另一示例的晶体管器件的单元区的垂直横截面视图；
图9示出根据一个示例的图8中示出的单元区的水平横截面视图；
图10示出根据另一示例的图8中示出的单元区的水平横截面视图；
图11示出晶体管器件的一部分、晶体管器件的该部分中的器件区的示例掺杂浓度、在某一操作状态下晶体管器件的该部分中的电场以及在该操作状态下某一类型的电荷载流子浓度；
图12示出晶体管器件的一部分和晶体管器件的该部分的等效电路图；以及
图13图示包括两个增强结构的晶体管器件的一部分。
具体实施方式
在以下详细描述中，参考附图。附图形成描述的一部分，并且通过图示示出在其中可以实践本发明的具体实施例。要理解的是，除非另外特别指出，否则本文中描述的各种实施例的特征可以彼此组合。
图1示出晶体管器件，特别地IGBT的一部分的垂直横截面视图。参考图1，晶体管器件包括半导体本体100和包括在半导体本体100中的有源（active）器件区11-15。半导体本体100包括第一表面101。图1示出在半导体本体100的垂直截面平面中的垂直横截面视图。“垂直截面平面”在半导体本体100的垂直方向z上与第一表面101正交。半导体本体100可以包括常规的（单晶）半导体材料，诸如硅（Si）或碳化硅（SiC），后者是化合物半导体材料。除非另外说明，否则下面给出的诸如掺杂浓度的示例参数涉及硅。
参考图1，晶体管器件包括第一掺杂类型的第一发射极区12、与第一掺杂类型互补的第二掺杂类型的第二发射极区14、第二掺杂类型的本体区13、第一掺杂类型的漂移区11、第一掺杂类型的场停止区15以及至少一个增强结构30。本体区13布置在第一发射极区12和漂移区11之间，场停止区15布置在漂移区11和增强结构之间，并且增强结构布置在场停止区和第二发射极区14之间。栅极电极21通过栅极电介质22与本体区13介电绝缘，并且被布置为控制在本体区13中在源极区12和漂移区11之间沿着栅极电介质22的导电沟道。
晶体管器件可以包括多个器件单元（其也可以称为晶体管单元）。图1中图示这些器件单元中的若干个。这些器件单元中的每个包括源极区12、本体区13、栅极电极21和栅极电介质22，而两个或更多器件单元可以共享一个本体区13，并且两个或更多器件单元可以共享一个栅极电极21。在下文中将器件单元所位于的半导体本体100的区称为单元区。在图1中示出的示例中，各个器件单元共享一个漂移区11。即，各个器件单元的本体区13与一个漂移区11邻接。
参考图1，各个器件单元通过使栅极电极21连接到公共栅极节点G并且通过使源极区12连接到公共发射极节点E而并联连接。栅极电极21和栅极节点G之间的电连接以及源极区12和发射极节点E之间的电连接仅在图1中示意性地图示出。此外，本体区13电连接到发射极节点E，而这些电连接仅在图1中示意性地图示出。
晶体管器件能够被实施为反向阻断（RB）晶体管器件（RB-IGBT）或逆导（RC）晶体管器件（RC-IGBT）。除了前面解释的器件特征之外，RC-IGBT还包括在第二发射极区14中的第一掺杂类型的一个或多个发射极短区16。这些发射极短区（在图1中以虚线图示出）连接到漏极节点D并且延伸穿过第二发射极区14。
参考图1，该至少一个增强结构30包括第一掺杂类型的基极区33和第二掺杂类型的至少一个辅助发射极区31。基极区33布置在该至少一个辅助发射极区31和第二发射极区14之间。根据一个示例，基极区33与该至少一个辅助发射极区31和第二发射极区14两者邻接。该至少一个增强结构30还包括至少一个第一掺杂类型的通过区32。该至少一个通过区32使场停止区15与基极区32连接，并且允许电荷载流子通过场停止区15和基极区32之间的至少一个辅助发射极区31。本文进一步在下面更详细地解释该至少一个增强结构30的一个操作方式。
该至少一个增强结构30、特别地该至少一个辅助发射极区31和该至少一个通过区32可以根据多个不同拓扑中的一个来实施。下面参考图2至图4解释这些可能的拓扑中的三个。图2至图4中的每个示出增强结构30在切穿至少一个辅助发射极区31和至少一个通过区32的水平截面平面A-A（图1中示出）中的一部分。
在图2中示出的示例中，增强结构30包括在半导体本体100的第一水平方向x和第二水平方向y上彼此间隔开的多个辅助发射极区31。在该示例中，辅助发射极区31中的每个是矩形的，并且通过区32具有矩形栅格的形状。然而，这仅是示例。根据另一示例（未示出），辅助发射极区31具有椭圆形状、圆形形状、任何类型的多边形形状等。
在图3中示出的示例中，增强结构30包括多个辅助发射极区31和多个通过区32。辅助发射极区31和通过区32中的每个在第一水平方向x上延长。在第二水平方向y上，通过区32和辅助发射极区31交替布置，使得一个通过区32布置在两个辅助发射极区31之间，并且一个辅助发射极区31布置在两个通过区32之间。
在图4中示出的示例中，增强结构包括具有栅格形状的一个辅助发射极区31和在第一水平方向x和第二水平方向y上彼此间隔开的多个通过区32。在图4中示出的示例中，通过区32是矩形的。然而，这仅是示例。根据另一示例（未示出），通过区32具有椭圆形状、圆形形状、任何类型的多边形形状等。
根据一个示例，增强结构30具有均匀的拓扑。即，拓扑仅包括相同类型、相同大小、相同掺杂浓度以及相同的相互距离的辅助发射极区31。根据另一示例，辅助发射极区的类型、辅助发射极区的大小、辅助发射极区的掺杂浓度以及辅助发射极区31的相互距离这些参数中的至少一个变化。即，增强结构可以包括以下中至少一个：辅助发射极区31的不同类型，诸如选自图2至图4中示出的示例中的两个或更多的辅助发射极区；在增强结构的不同位置处的辅助发射极区的不同大小；在增强结构30的不同位置处的辅助发射极区31的不同掺杂浓度；以及在增强结构30的不同位置处的辅助发射极区31之间的不同距离。那些变化可以帮助改善鲁棒性和/或柔软性（softness）。如上面所解释的变化可以限制于所选择的区，诸如例如限制于有源区或边缘终端。“有源区”是包括器件单元的晶体管器件的区，“边缘区”是与有源区邻近的区。
根据一个示例，基极区33的掺杂浓度基本上是均匀的。根据另一示例，基极区33的掺杂浓度在第一横向方向x和第二横向方向y中的至少一个上变化。
图5示出增强结构30和场停止区15的一部分的放大视图，以便解释增强结构30和场停止区15的各个部分的示例尺寸。图5示出由通过区32分离的两个辅助发射极区31。这两个辅助发射极区31例如是如图2和图3中示出的任一单独的辅助发射极区，或者例如是如图4中示出的一个格栅状的辅助发射极区31的不同部分。相同地，图5中示出的通过区32例如是如图3和图4中示出的多个单独的通过区32中的任一个，或者例如是如图2中示出的栅格状的通过区32的一部分。在下文中“辅助发射极区31”用于表示任一单独的辅助发射极区或辅助发射极区的一部分。相同地，“通过区”表示一个单独的通过区32或通过区的一部分。
参考图5，辅助发射极区31中的每个具有在半导体本体100的垂直方向z上的第一尺寸C和在第二水平方向y上的第二尺寸G。参考图1，垂直方向z是与第一表面101正交的方向。第一水平方向x和第二水平方向y平行于第一表面101并且与垂直方向z正交。根据一个示例，第一水平方向x与第二水平方向y正交。仅为了说明的目的，在下文中将第一尺寸C称为辅助发射极区31的高度，并且将第二尺寸G称为辅助发射极区31的宽度。根据一个示例，宽度G选自2微米（μm）和15微米之间、特别地4微米和9微米之间的范围。根据一个示例，高度C选自500纳米和10微米之间、特别地2微米和8微米之间的范围。在第二横向方向y上，辅助发射极区31之间的距离B，即通过区32的宽度例如选自500纳米和10微米之间、特别地2微米和8微米之间的范围。根据一个示例，至少一个辅助发射极区31和第二发射极14之间的距离A选自0.5微米和10微米之间、特别地0.5微米和5微米之间的范围。根据一个示例，该至少一个辅助发射极区31和漂移区11之间的距离，即场停止区15在半导体本体100的垂直方向z上的尺寸选自2微米和20微米之间、特别地5微米和15微米之间的范围。
晶体管器件的单元区，即各个晶体管单元能够以各种方式实施。在图6和图7中图示晶体管单元可以如何实施的两个示例。这些图中的每个示出单元区在切穿源极区12的水平截面平面C-C（参见图1）中的水平横截面视图。在图6中示出的示例中，各个晶体管单元是细长的单元（条带单元）。在这种情况下，源极区12、本体区13以及栅极结构20在第一横向方向x上延长。如图1中示出的，栅极结构20包括栅极电极21和栅极电介质22。在图7中示出的示例中，存在一个具有栅格形式的栅极结构20，其中本体区13和源极区12布置在由格栅形成的空间中。在该示例中，栅极结构20具有矩形栅格的形式，使得晶体管单元是矩形单元。然而，这仅是示例。根据另一示例（未示出），晶体管单元可以具有椭圆形、圆形或任何类型的多边形形状。
图8示出根据另一示例的单元区的垂直横截面视图。在该示例中，在相邻的栅极结构之间存在延伸到的第一表面101的漂移区11的部分。替换地，在两个相邻的栅极结构之间存在第二掺杂类型的浮置半导体区（在图8中以虚线示出的）。在下文中将漂移区11的延伸到第一表面101并布置在相邻的栅极结构20之间的那些区或者第二掺杂类型的浮置半导体区称为无源（inactive）区。无源区通过电介质层23与栅极电极21介电绝缘。根据一个示例，这些电介质层比栅极电介质更厚。这些更厚的电介质层23的厚度例如在200纳米和800纳米之间。在图8中示出的示例中，更厚的电介质层23仅沿沟槽的、和与本体区13邻接的那些侧壁相对的侧壁布置。然而，这仅是示例。根据另一示例（未示出），更厚的电介质层23延伸到沟槽底部下面，并且可以沿着相对的沟槽侧壁甚至进一步延伸到恰好形成在本体区13和漂移区11之间的pn结下面。通过适当选择这些无源区的数量和大小，能够调节晶体管器件的总沟道宽度。“总沟道宽度”是本体区13中的栅极电介质21在与电流流动方向正交的方向上的总长度。在图8中示出的示例中，电流流动方向是半导体本体100的垂直方向z。
在水平平面中，图8中示出的器件单元可以各种方式来实施。在图9和图10中示出用于实施这些器件单元的两个可能的示例。这些图中的每个示出图8中示出的单元区在水平截面平面C-C中的水平横截面视图。在图9中示出的示例中，器件单元是细长的单元（条带单元）。在这种情况下，源极区12、本体区13以及栅极结构20在第一横向方向x上延长。根据图10中示出的另一示例，存在形成环的多个栅极结构20，其中源极区12和本体区13位于这些环中的每个内部。在这个示例中，这些栅极结构20之间的无源区具有栅格的形式。在图10中示出的示例中，栅极结构形成矩形环。然而，这仅是示例。也可以实施任何其他类型的环，诸如例如椭圆形、圆形或任何类型的多边形环。
下面参考图1和图11解释晶体管器件的操作模式，以及特别地增强结构30的功能。图11在左侧示出晶体管器件的一部分的放大视图，并且在右侧示出图示晶体管器件的操作参数的曲线。
可以通过在栅极节点G和发射极节点E之间施加合适的驱动电压VGE来使晶体管器件接通和关断。如果驱动电压VGE使得在本体区13中在源极区12和漂移区11之间沿着栅极电介质22存在导电沟道（反型沟道），则晶体管器件处于导通状态。在其中第一掺杂类型是n型并且第二掺杂类型是p型以使得源极区12和漂移区11是n掺杂的并且本体区13是p掺杂的晶体管器件中，使晶体管器件接通的驱动电压VGE是高于晶体管器件的阈值电压的正电压。如果驱动电压VGE使得在本体区13中在源极区12和漂移区11之间的导电沟道中断，则晶体管器件处于截止状态。在导通状态下（当接通时），如果在集电极节点C和发射极节点E之间施加负载路径电压（集电极-发射极电压）VCE，则晶体管器件在集电极节点C和发射极节点E之间传导电流。为了解释的目的，假设负载路径电压VCE的极性使得其使第二发射极区14和基极区33之间的pn结正向偏置。在其中第一掺杂类型是n型并且第二掺杂类型是p型的晶体管器件中，如果集电极节点C和发射极节点E之间的负载路径电压VCE为正电压，则该pn结正向偏置。在下文中，“负载路径电压”表示使该pn结正向偏置的电压。
当晶体管器件处于导通状态并且在集电极节点C和发射极节点E之间存在负载路径电压时，第一发射极区12经由本体区12中的导电沟道将将第一类型电荷载流子注入到漂移区11中，并且第二发射极区14经由基极区33、至少一个通过区32和场停止区15将第二类型电荷载流子注入到漂移区11中。在漂移区11中，这些第一类型电荷载流子和第二类型电荷载流子形成电荷载流子等离子体，其引起晶体管器件的低导通电阻。晶体管器件的“导通电阻”是在导通状态下在集电极节点C和发射极节点E之间的电阻。
在导通状态下，存在晶体管器件的两种不同的操作模式，其中增强结构30不起作用（inactive）的第一模式和其中增强结构30是工作的（active）第二模式。在下文中第一模式也称为正常模式，并且第二模式也称为增强模式或高电流模式。如果集电极节点C和发射极节点E之间的电流低于预定义阈值，则晶体管器件处于正常模式，并且如果电流高于预定义阈值，则晶体管器件处于增强模式。在正常模式下，即在如果电流低于阈值的导通状态下，该至少一个辅助发射极区31不起作用，即该至少一个辅助发射极区31不将第二类型电荷载流子分别发射到场停止区15和漂移区11中，或者仅将可忽略的量的第二类型电荷载流子分别发射到场停止区15和漂移区11中。在增强模式中，该至少一个辅助发射极区31是工作的，并且因此经由场停止区15将第二类型电荷载流子发射到漂移区11中。图11中用205和206标记的曲线图示在晶体管器件的增强模式下，基极区33和场停止区15中的第二类型电荷载流子密度。基于这些曲线205和206，能够看到，在增强模式下，第二发射极14和该至少一个辅助发射极31发射第二类型电荷载流子。如果第二掺杂类型是p型，则这些第二类型电荷载流子是空穴。
图11中示出的曲线207图示在增强模式下在漂移区11、场停止区15和增强结构30中的电场。如从曲线207能够看到的，电场在与增强结构间隔开的场停止区15中停止，即，电场的场强在场停止区中变为零或基本上变为零。此外，通过注入第二类型电荷载流子增强结构帮助防止漂移区11的靠近场停止区的部分中的电场的峰值。这从曲线207能够看到，在于场强朝向场停止区15而减小。
图11中示出的虚线曲线208图示在靠近场停止区15的漂移区11中具有场峰值的电场。在没有增强结构的常规器件中，可能发生此类靠近场停止区的场峰值。在具有增强结构30的器件中，在增强结构30激活之前，也可能发生靠近场停止区15的场峰值。在激活增强结构并且将第二类型电荷载流子注入到漂移区11中之后，电场的峰值朝向本体区13和漂移区11之间的pn结“向后移动”，使得在较高电流下，产生如曲线207所图示的场分布。
在图12中示出增强结构的一种操作方式，其示出增强结构30、场停止区15、漂移区11以及第二发射极区14的一部分，以及由这些区形成的电子电路的等效电路图。仅为了说明的目的，假设第一掺杂类型是n型并且第二掺杂类型是p型，使得第二发射极区14和辅助发射极区31是p型区，并且漂移区11、场停止区15、通过区32以及基极区33是n型区。参考图12，第二发射极区14、基极区33、通过区32和场停止区15形成串联电路，该串联电路具有第二发射极区14和漂移区11之间的二极管D1以及电阻器R1、R2。二极管D1由第二发射极区14和基极区33之间的pn结形成。电阻器R1、R2由基极区33、通过区32和场停止区15的电阻形成。第二发射极区14、基极区33和辅助发射极区31形成双极型晶体管T1，在该示例中，该双极型晶体管T1是pnp晶体管。第二发射极区14形成该双极型晶体管T1的发射极，基极区33形成该双极型晶体管T1的基极，并且辅助发射极区31形成该双极型晶体管T1的集电极。与该双极型晶体管T1串联连接的二极管D2由辅助发射极区31和场停止区15之间的pn结形成，并且与该二极管D2串联连接的电阻器R3由场停止区15的电阻形成。
如果增强结构30的双极型晶体管T1不起作用（处于截止状态），则晶体管器件处于正常模式，并且如果双极型晶体管T1是工作的（处于导通状态），则晶体管器件处于增强模式。双极型晶体管T1是否工作，依赖于在晶体管器件的导通状态下跨基极区33的电压降，即，跨图12中示出的等效电路图中的电阻器R1的电压降。当通过基极区33的电流使得跨基极区33的电压降达到双极型晶体管的阈值电压时，双极型晶体管T1接通。双极型晶体管T1的这个阈值电压并且因此双极型晶体管T1被激活（使得晶体管器件进入增强模式）所在的晶体管器件的负载电流的电流电平尤其依赖于参考图5解释的基极区33的长度A和基极区33的掺杂浓度。基极区33的掺杂浓度例如选自1E14 cm-3和5E15 cm-3之间的范围。根据一个示例，通过区32的掺杂浓度基本上等于基极区33的掺杂浓度。
在晶体管器件的增强模式中，除了第二发射极区14之外，增强结构30也将第二类型电荷载流子注入到漂移区11中。这可以帮助避免漂移区11中的电场的峰值从分别靠近本体区13和第一发射极区12的区移动到分别靠近场停止区15和第二发射极区14的区，并且因此，可以帮助抑制电流细丝的形成。电场与流过漂移区的电流相关联，并且与图1中图示的截止状态下的电场不同。换句话说，增强结构增加了晶体管器件的高电流鲁棒性。然而，高鲁棒性的这种增加不导致增加的开关损耗。这在下面进行解释。
在正常模式下，仅第二发射极区14将第二类型电荷载流子注入到漂移区11中。在前面解释的晶体管器件中，第二发射极区14可以被设计成在正常模式下（即，当增强结构30不起作用时）获得期望的操作特性。第二发射极区14的设计尤其影响晶体管器件的开关损耗。那些开关损耗包括关断损耗，关断损耗是当晶体管器件从导通状态切换到截止状态时发生的损耗。特别地，关断损耗与在从漂移区11去除电荷载流子等离子体的情况下发生的损耗相关联。这些关断损耗随着第二发射极区14的掺杂浓度增加而增加。在常规晶体管器件即没有增强结构的晶体管器件中，在关断损耗和晶体管器件承受高电流的能力之间存在折衷。关断损耗随着第二发射极的掺杂浓度减小而减小。然而，掺杂浓度的减小降低第二发射极的效率，这进而减小承受高电流的能力。另一方面，承受高电流的能力随着第二发射极的掺杂浓度增加而增加。然而，这也增加关断损耗。
在前面解释的晶体管器件中，能够独立地调节关断损耗和高电流鲁棒性。能够通过适当地选择第二发射极区14的掺杂浓度来调节关断损耗，同时能够通过适当地设计增强结构30，特别地通过适当地选择该至少一个辅助发射极区31或基极区33的掺杂浓度，来调节高电流鲁棒性。特别地，第二发射极区14的掺杂浓度可以被选择为比没有增强结构30的相当的常规晶体管器件中更低。根据一个示例，第二发射极区14的掺杂浓度选自1E17 cm-3和1E18 cm-3之间的范围。根据一个示例，该至少一个辅助发射极区31的掺杂浓度选自相同的范围。根据另一示例，辅助发射极区31的掺杂浓度选自5E16 cm-3和5E19 cm-3之间，特别地1E17 cm-3和1E19 cm-3之间的范围。根据一个示例，辅助发射极区31的掺杂浓度高于第二发射极区14的掺杂浓度。用201、202和203标记的曲线示意性地图示图11中在左侧的部分中示出的器件区的掺杂浓度。
在晶体管器件的截止状态下，空间电荷区（耗尽区）在漂移区11、场停止区15和本体区13中扩展。与该耗尽区相关联的电场的幅度示意性地图示在图1中。参考图1，电场的最大值发生在漂移区11和本体区13之间的pn结处，而电场在一侧朝向源极区12减小，并且在另一侧朝向场停止区15减小。如果pn结处的电场的幅度达到临界电场强度（通常称为ECRIT），则在晶体管器件中发生雪崩击穿。图1中的右侧上示出的曲线图示当施加使pn结处的电场达到该临界值ECRIT的负载路径电压VCE时的电场强度的幅度。从图1中能够看出，晶体管器件被设计成使得电场延伸到场停止区15中，在场停止区15中电场比在漂移区11中减小得更快，因为场停止区15的掺杂浓度高于漂移区11的掺杂浓度。场停止区15的掺杂浓度和高度E（参见图5）被选择为使得电场在截止状态下不能到达辅助发射极区31。因此，增强结构30，并且特别地至少一个辅助发射极区31不影响晶体管器件在截止状态下的操作。即，漂移区11和场停止区15被设计成使得：当施加负载路径电压使得pn结处的电场达到临界值ECRIT（这等同于发生雪崩击穿）时，电场在场停止区15中、在与辅助发射极区31间隔开的位置处停止（电场强度的绝对值变得非常小，靠近零）。以这种方式设计漂移区11和场停止区15等同于如下事实：漂移区11和场停止区15在电流流动方向（其是图1中示出的示例中的垂直方向z）上的掺杂剂剂量高于穿透电荷。穿透电荷由在电场达到临界值ECRIT时电场延伸所跨的漂移区11和场停止区15的那些部分的掺杂浓度的积分给出，即，穿透电荷为在发生击穿时电场延伸所跨的那些区中的积分掺杂电荷。该穿透电荷基本上是恒定的并且依赖于半导体材料的类型。如果漂移区11和场停止区15的半导体材料为硅（Si），则穿透电荷为约2E12 cm-2，而如果漂移区11和场停止区15的半导体材料为硅（Si），则穿透电荷为约1E13cm-3。根据一个示例，漂移区11的掺杂浓度选自5E12 cm-3和1E14 cm-3之间的范围。根据一个示例，场停止区的最小掺杂浓度选自1E14 cm-3和5E15 cm-3之间的范围。根据图11中示出的一个示例，场停止区15的掺杂浓度靠近漂移区11具有最大值，并且朝向该至少一个辅助发射极区31减小。根据一个示例，场停止区靠近辅助发射极区31具有最小掺杂浓度，而场停止区15的该最小掺杂浓度高于基极区11的掺杂浓度。根据一个示例，最大掺杂浓度选自1E15cm-3和1E16 cm-3之间的范围。能够通过对漂移区11和场停止区15在电流流动方向（其是图1中示出的示例中的垂直方向z）上的掺杂浓度进行积分来获得前面解释的漂移区11和场停止区15的掺杂剂量。漂移区11在电流流动方向上能够设计的长度依赖于晶体管器件的期望的电压阻断能力。例如，在具有1.2千伏（kV）的电压阻断能力的晶体管器件中，长度在80微米和120微米之间，并且在具有6.5千伏的电压阻断能力的晶体管器件中，长度在500微米和700微米之间。
图13示出根据另一示例的晶体管器件的一部分。在该示例中，晶体管器件包括两个增强结构，在场停止区15和第二发射极区14之间的第一增强结构301和第二增强结构302（在图13中未示出该晶体管器件的单元区）。这些增强结构301、302中的每个包括辅助发射极区311、312，通过区321、322和基极区331、332。第一增强结构301的基极区331布置在第一增强结构301的辅助发射极区311和第二发射极14之间。第二增强结构302的基极区332位于第二增强结构302的辅助发射极区312和第一增强结构301的辅助发射极区311之间。当然，晶体管器件不限于具有一个或两个增强结构。基于图13中示出的拓扑，可以在第二增强结构和场停止区15之间添加另外的增强结构。

Claims (18)

1.一种晶体管器件，包括：
第一掺杂类型的第一发射极区（12）、第二掺杂类型的第二发射极区（14）、第二掺杂类型的本体区（13）、第一掺杂类型的漂移区（11）、第一掺杂类型的场停止区（15）以及至少一个增强结构（30）；
通过栅极电介质（22）与所述本体区（13）介电绝缘的栅极电极（21），
其中，所述本体区（13）布置在所述第一发射极区（12）和所述漂移区（11）之间，所述场停止区（15）布置在所述漂移区（11）和所述增强结构（30）之间，并且所述增强结构（30）布置在所述场停止区（15）和所述第二发射极区（14）之间，
其中，所述至少一个增强结构（30）包括第一掺杂类型的基极区（33）和通过所述基极区与所述第二发射极区（14）分离的第二掺杂类型的至少一个辅助发射极区（31），
并且其中，所述漂移区（11）和所述场停止区（15）中的在所述晶体管器件的电流流动方向上的总掺杂剂剂量高于所述漂移区（11）和所述场停止区（15）的半导体材料的穿透电荷。
2.权利要求1所述的晶体管器件，其中，所述半导体材料选自由以下组成的组：
硅；以及
碳化硅。
3.权利要求1或2所述的晶体管器件，其中，所述至少一个增强结构（30）包括两个或更多增强结构。
4.前述权利要求1-2中的一项所述的晶体管器件，其中，所述至少一个辅助发射极区（31）包括在与所述电流流动方向正交的方向上间隔开的多个辅助发射极区，并且其中所述至少一个增强结构还包括：第一掺杂类型的通过区，横向***在多个辅助发射极区的邻近辅助发射极区之间并且使场停止区与基极区连接以允许电荷载流子通过场停止区和基极区之间的多个辅助发射极区。
5.权利要求4所述的晶体管器件，其中，所述多个辅助发射极区中的两个相邻的辅助发射极区（31）之间的距离选自500纳米和10微米之间或者1微米和6微米之间的范围。
6.权利要求1至2中的一项所述的晶体管器件，其中，所述至少一个辅助发射极区（31）包括栅格状辅助发射极区。
7.前述权利要求中的一项所述的晶体管器件，其中，所述半导体材料是硅，并且所述至少一个辅助发射极区（31）的掺杂浓度选自1E18 cm-3和1E19 cm-3之间的范围。
8.前述权利要求1至2中的一项所述的晶体管器件，其中，所述至少一个辅助发射极区（31）在所述电流流动方向上的长度选自1微米和10微米之间或者1微米和6微米之间的范围。
9.前述权利要求1至2中的一项所述的晶体管器件，其中，所述第二发射极区（14）的掺杂浓度低于所述至少一个辅助发射极区（31）的掺杂浓度。
10.前述权利要求1至2中的一项所述的晶体管器件，其中，所述第二发射极区（14）的掺杂浓度选自1E16 cm-3和1E18 cm-3之间或者5E16 cm-3和5E17 cm-3之间的范围。
11.前述权利要求1至2中的一项所述的晶体管器件，其中，所述漂移区（11）具有比所述场停止区（15）更低的掺杂浓度。
12.权利要求11所述的晶体管器件，
其中，所述漂移区（11）的掺杂浓度选自5E12 cm-3和1E14 cm-3之间的范围，并且
其中，所述场停止区（15）的最小掺杂浓度选自1E14 cm-3和5E15 cm-3之间的范围。
13.权利要求12所述的晶体管器件，
其中，所述场停止区的掺杂浓度朝向所述增强结构而减小，并且其中，所述场停止区（15）的最大掺杂浓度选自1E15 cm-3和5E16 cm-3之间的范围。
14.权利要求12所述的晶体管器件，
其中，所述场停止区的掺杂浓度朝向所述增强结构而增加，并且
其中，所述场停止区（15）的最大掺杂浓度选自1E15 cm-3和5E16 cm-3之间的范围。
15.前述权利要求1至2中的一项所述的晶体管器件，其中，所述基极区（33）在所述至少一个辅助发射极区和所述第二发射极区之间的长度选自0.5微米和10微米之间的范围。
16.权利要求15所述的晶体管器件，其中，所述基极区（33）的长度小于5微米。
17.前述权利要求1至2中的一项所述的晶体管器件，其中，所述基极区（33）的掺杂浓度选自1E14 cm-3和5E15 cm-3之间的范围。
18.一种晶体管器件，其能够在导通状态和截止状态下操作并且其包括：
第一掺杂类型的第一发射极区（12）、第二掺杂类型的第二发射极区（14）、第二掺杂类型的本体区（13）、第一掺杂类型的漂移区（11）、第一掺杂类型的场停止区（15）以及至少一个增强结构（30）；
通过栅极电介质（22）与所述本体区（13）介电绝缘的栅极电极（21），
其中，所述本体区（13）布置在所述第一发射极区（12）和所述漂移区（11）之间，所述场停止区（15）布置在所述漂移区（11）和所述增强结构（30）之间，并且所述增强结构（30）布置在所述场停止区（15）和所述第二发射极区（14）之间，
其中，所述至少一个增强结构（30）包括第一掺杂类型的基极区（33）和通过所述基极区与所述第二发射极区（14）分离的第二掺杂类型的至少一个辅助发射极区（31），
并且其中，所述漂移区（11）和所述场停止区（15）的掺杂分布使得在所述晶体管器件的截止状态下，当在所述本体区（13）和所述漂移区（11）之间的pn结处达到临界场强时，与在所述第一发射极区（12）和所述第二发射极区（14）之间施加负载路径电压相关联的电场在与所述至少一个辅助发射极区（31）间隔开的场停止区（15）中停止。
CN201710741597.9A 2016-08-25 2017-08-25 具有高电流鲁棒性的晶体管器件 Active CN107785413B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016115801.1 2016-08-25
DE102016115801.1A DE102016115801B4 (de) 2016-08-25 2016-08-25 Transistorbauelement mit hoher stromfestigkeit

Publications (2)

Publication Number Publication Date
CN107785413A CN107785413A (zh) 2018-03-09
CN107785413B true CN107785413B (zh) 2021-03-05

Family

ID=61167298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710741597.9A Active CN107785413B (zh) 2016-08-25 2017-08-25 具有高电流鲁棒性的晶体管器件

Country Status (3)

Country Link
US (1) US10483384B2 (zh)
CN (1) CN107785413B (zh)
DE (1) DE102016115801B4 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018152426A (ja) * 2017-03-10 2018-09-27 富士電機株式会社 半導体装置
JP6736531B2 (ja) * 2017-09-14 2020-08-05 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244091A (zh) * 2010-05-10 2011-11-16 英飞凌科技奥地利有限公司 具有沟槽边缘终端的半导体元件
CN103426905A (zh) * 2012-05-16 2013-12-04 英飞凌科技奥地利有限公司 半导体结构、具有其的半导体器件和用于制造其的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361136B4 (de) * 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT
DE102005029263B4 (de) * 2005-06-23 2011-07-07 Infineon Technologies Austria Ag Halbleiterbauelement mit verbesserter dynamischer Belastbarkeit
DE102006025958B3 (de) * 2006-06-02 2007-10-11 Infineon Technologies Ag Sanft schaltendes Halbleiterbauelement mit hoher Robustheit und geringen Schaltverlusten
DE102007020657B4 (de) * 2007-04-30 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
US8159022B2 (en) * 2008-09-30 2012-04-17 Infineon Technologies Austria Ag Robust semiconductor device with an emitter zone and a field stop zone
US9018674B2 (en) * 2012-04-06 2015-04-28 Infineon Technologies Ag Reverse conducting insulated gate bipolar transistor
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
US9362349B2 (en) * 2012-06-21 2016-06-07 Infineon Technologies Ag Semiconductor device with charge carrier lifetime reduction means
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US9029944B2 (en) * 2013-02-18 2015-05-12 Infineon Technologies Austria Ag Super junction semiconductor device comprising implanted zones
US9166027B2 (en) * 2013-09-30 2015-10-20 Infineon Technologies Ag IGBT with reduced feedback capacitance
US9324783B2 (en) * 2014-09-30 2016-04-26 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244091A (zh) * 2010-05-10 2011-11-16 英飞凌科技奥地利有限公司 具有沟槽边缘终端的半导体元件
CN103426905A (zh) * 2012-05-16 2013-12-04 英飞凌科技奥地利有限公司 半导体结构、具有其的半导体器件和用于制造其的方法

Also Published As

Publication number Publication date
US10483384B2 (en) 2019-11-19
US20180061971A1 (en) 2018-03-01
DE102016115801B4 (de) 2020-10-29
DE102016115801A1 (de) 2018-03-01
CN107785413A (zh) 2018-03-09

Similar Documents

Publication Publication Date Title
CN109964317B (zh) 半导体装置
US9853024B2 (en) Semiconductor device
US10840238B2 (en) Semiconductor device
JP5216801B2 (ja) 半導体装置
JP6082314B2 (ja) 半導体装置
US9214536B2 (en) Lateral insulated gate bipolar transistor
JP2023160970A (ja) 半導体装置
KR20160002939A (ko) 반도체 장치
JP2016032105A (ja) 逆導通型ｉｇｂｔ
CN110692140B (zh) 半导体装置
US8878237B2 (en) Active edge structures providing uniform current flow in insulated gate turn-off thyristors
US8937502B2 (en) Lateral insulated gate turn-off devices
JP6441192B2 (ja) 半導体装置
KR20130098831A (ko) 반도체 장치
US9502402B2 (en) Semiconductor device
JP2015023141A (ja) 半導体装置
US10205013B2 (en) Semiconductor switching element and method of manufacturing the same
EP3154091A1 (en) Reverse-conducting semiconductor device
JP7414047B2 (ja) 半導体装置
CN107785413B (zh) 具有高电流鲁棒性的晶体管器件
JP2016162897A (ja) ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
KR20150108291A (ko) 반도체 장치
KR20150061971A (ko) 전력 반도체 소자 및 그의 제조 방법
US11289476B2 (en) Semiconductor device including carrier injection layers
KR101994728B1 (ko) 전력 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant