CN107768249A - 一种高电子迁移率晶体管及其制造方法 - Google Patents
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Abstract
本发明公开了一种高电子迁移率晶体管及其制造方法，其凹栅的形成，是通过在所述第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层，然后再在所述第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层，并去除阻挡层来形成，因此在制作凹栅时不需要经过任何干法和湿法刻蚀工艺，避免了刻蚀对AlGaN势垒层表面的损伤，降低界面太，以保证晶体管栅极优异的性能；另外，由于凹栅是通过AlGaN二次外延实现得，从而使得器件具有双AlGaN势垒层，保证了沟道中充足的电子，以使器件具有较大的导通电流。
Description
技术领域
本发明涉及半导体领域，具体涉及一种高电子迁移率晶体管及其制造方法。
背景技术
氮化镓(GaN)材料具有禁带宽度大、临界击穿场强高、电子饱和漂移速度快、与AlGaN材料的异质结不掺杂即可形成高浓度的二维电子气、沟道电子迁移率高等性质，这些性质使它成为了制备高频、大功率微波晶体管的首选材料。
1979年T.Mimura第一次提出了高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)的概念，并于第二年制作了耗尽型的AlGaAs/GaAs HEMT器件，同年增强型的器件也出现了。针对AlGaN/GaN HEMT的研究始于1992年，1992年美国APA光学公司的Khan等人用低压金属有机化合物化学气相淀积(MOCVD)的方法在蓝宝石衬底上成功生长出了高质量单晶AlGaN/GaN薄膜异质结构，并且观察到了与AlGaAs/GaAs异质结体系类似的二维电子气的存在，紧接着在1993年该研究小组报道了世界上第一个AlGaN/GaN HEMT器件并测试了器件的直流特性。此后，与AlGaN/GaN HEMT相关的研究雨后春笋般涌现出来，尤其是能够完美兼容于现有集成电路接口模块的增强型AlGaN/GaN HEMT更是很多研究者争相研究和报道的内容。
当前，实现增强型HEMT的主流技术方案是对栅极区域进行刻蚀，部分或者完全去除栅下方的AlGaN势垒层，从而降低栅下方的2DEG的浓度，使阈值电压(Vth)正向漂移。而对于栅极区域的刻蚀方式，分为了干法和湿法2种方式，两者各有优缺点：干法刻蚀工艺简单，平台兼容性好，但是刻蚀损伤大，均匀性和重复性无法保证，不适合量产工艺的开发；湿法刻蚀方案是解决干法刻蚀损伤问题的有效手段，但也存在自身的弊端，如工艺兼容性差，污染现有工艺平台，工艺复杂，操作危险等。
发明内容
为解决上述问题，本申请提供一种高电子迁移率晶体管及其制造方法。
根据第一方面，一种实施例中提供一种高电子迁移率晶体管的制造方法，包括：
在衬底上生长GaN缓冲层；
在所述GaN缓冲层上外延第一层薄AlGaN势垒层；
在所述第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层；
在所述第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层，并去除阻挡层，以形成凹栅；
依次沉积栅极介质层和栅极金属层，其中所述沉积栅极介质层和栅极金属层在所述凹栅处沉积后形成栅极窗口；
定义欧姆接触区域，并刻蚀出欧姆接触区域，以形成源极窗口和漏极窗口；
沉积欧姆接触金属并图形化以形成源、漏和栅电极；
制备晶体管护层，并对该晶体管护层进行开孔，以打开各金属电极。
在一实施例中，所述第一层薄AlGaN势垒层的厚度为4纳米。
在一实施例中，所述在所述第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层，包括：采用PECVD的方式在所述第一层薄AlGaN势垒层上沉积SiO2；定义栅极区域，使用BOE溶液去除栅极区域以外的SiO2，以形成二次外延阻挡层。
在一实施例中，所述依次沉积栅极介质层和栅极金属层，包括：沉积Si3N4以形成栅极介质层；沉积TiN以形成栅极金属层。
在一实施例中，所述定义欧姆接触区域，并刻蚀出欧姆接触区域，以形成源极窗口和漏极窗口，包括：采用ICP刻蚀方法刻蚀出欧姆接触区域，其中刻蚀停止在GaN帽层的表面、势垒层的内部或GaN缓冲层的表面。
在一实施例中，所述沉积欧姆接触金属并图形化以形成源、漏和栅电极，包括：采用PVD的方式沉积Ti/Al/Ti/TiN结构金属作为欧姆接触金属，采用光刻方式对欧姆接触金属进行图形化并定义出源、漏和栅金属电极。
在一实施例中，所述制备晶体管护层，包括：沉积TEOS/Si3N4/TEOS，以形成晶体管护层。
在一实施例中，根据需求调整第一层薄AlGaN势垒层和第二层AlGaN势垒层的厚度，以及它们各自的Al含量。
根据第二方面，一种实施例中提供一种高电子迁移率晶体管，其通过上述任一项实施例所述的高电子迁移率晶体管的制造方法制造得到。
依据上述实施例的高电子迁移率晶体管及其制造方法，其凹栅的形成，是通过在所述第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层，然后再在所述第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层，并去除阻挡层来形成，因此在制作凹栅时不需要经过任何干法和湿法刻蚀工艺，避免了刻蚀对AlGaN势垒层表面的损伤，降低界面态，以保证晶体管栅极优异的性能；另外，由于凹栅是通过AlGaN二次外延实现得，从而使得器件具有双AlGaN势垒层，保证了沟道中充足的电子，以使器件具有较大的导通电流。
附图说明
图1为一种实施例的高电子迁移率晶体管的制造方法的流程图；
图2为一种实施例中在GaN缓冲层上外延第一层薄AlGaN势垒层后的结构示意图；
图3(a)为一种实施中在第一层薄AlGaN势垒层上沉积SiO2后的结构示意图；图3(b)为一种实施例中去除栅极区域以外的SiO2后形成阻挡层的结构示意图；
图4(a)为一种实施例中在第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层后的结构示意图；图4(b)为一种实施例中去除阻挡层后的结构示意图。
图5为一种实施例中依次沉积栅极介质层和栅极金属层后的结构示意图；
图6为一种实施例中刻蚀形成源极窗口和漏极窗口后的结构示意图；
图7为一种实施例中沉积欧姆接触金属后的结构示意图；
图8为一种实施例中制备晶体管护层并对该晶体管护层进行开孔后的结构示意图；
图9为一种实施例的高电子迁移率晶体管的结构示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
先对本发明中出现的一些专有英文名词进行说明。
HEMTs：全称High Electron Mobility Transistor，高电子迁移率晶体管；
CMOS：全称Complementary Metal Oxide Semiconductor，互补半导体金属氧化物半导体；
BOE：全称Buffered Oxide Etch，缓冲氧化物刻蚀液；由49％的HF溶液和40％的NH4F溶液按照体积比1:6的比例混合而成，是半导体制造工艺一种最重要的湿法腐蚀和清洗溶液；
GaN：氮化镓，一种宽禁带半导体化合物，是第三代半导体的代表，非常适合大功率以及微波器件的制作；
PVD：全称Physical Vapor Deposition，物理气相沉积，是半导体工艺中最常用的金属沉积的方式；
LPCVD：全称Low Pressure Chemical Vapor Deposition，低压化学气相沉积，是半导体工艺中高质量介质膜沉积的主要方式之一；
MOCVD：全称Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉淀，在气相外延生长(VPE)的基础上发展起来的一种新型气相外延生长技术，主要用于GaN/SiC等化合物半导体的生长；
PECVD：全称Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积，是半导体工艺中高质量介质膜沉积的主要方式之一，主要用于后段工艺护层的沉积；
RIE:全称是Reactive Ion Etching，反应离子刻蚀，一种微电子干法腐蚀工艺；
ICP：全称Inductively Coupled Plasma，等离子体电感耦合，一种微电子干法腐蚀工艺；
MIS：全称Metal-Insulator-Semiconductor，金属-绝缘体-半导体结，是半导体器件中最重要的器件结构之一。
下面通过若干实施例，并结合附图对本发明进行说明。
请参照图1，本发明一实施例公开了一种高电子迁移率晶体管的制造方法，其包括步骤S10～S80。
步骤S10：在衬底上生长GaN缓冲层。在一实施例中，衬底可以是硅(Si)衬底。在一实施例中，GaN缓冲层大于3微米。
步骤S20：在GaN缓冲层上外延第一层薄AlGaN势垒层。在一实施例中，该第一层薄AlGaN势垒层的厚度为4纳米。如图2，显示了在GaN缓冲层上外延第一层薄AlGaN势垒层后的结构示意图。
步骤S30：在第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层。在一实施例中，步骤S30包括：采用PECVD的方式在第一层薄AlGaN势垒层上沉积SiO2，在一实施例中，例如其厚度可以为500纳米，如图3(a)，显示了在第一层薄AlGaN势垒层上沉积SiO2后的结构示意图；可以采用黄光来定义栅极区域，定义栅极区域后，使用BOE溶液去除栅极区域以外的SiO2，以形成二次外延阻挡层，如图3(b)，显示了去除栅极区域以外的SiO2后形成阻挡层的结构示意图。
步骤S40：在第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层，并去除阻挡层，以形成凹栅。在一实施例中，使用BOE溶液去除阻挡层。在一实施例中，可以根据需求调整第一层薄AlGaN势垒层和第二层AlGaN势垒层的厚度，以及它们各自的Al含量，以使器件获得最优的表现性能。如图4(a)，显示了在第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层后的结构示意图；如图4(b)，显示了去除阻挡层后的结构示意图。
步骤S50：依次沉积栅极介质层和栅极金属层，其中沉积栅极介质层和栅极金属层在上述凹栅处沉积后形成栅极窗口。在一实施例中，依次沉积栅极介质层和栅极金属层，包括：沉积Si3N4以形成栅极介质层；沉积TiN以形成栅极金属层。沉积Si3N4时可以采用LPCVD的方式沉积，形成的栅极介质层的主要作用有：一是做栅极介质，构成MIS结构中的绝缘体(Insulator)；二是做外延片表面的钝化(Passivation)，消除材料的表面态，提高器件的稳定性和可靠性。沉积TiN时可以采用PVD的方式沉积，形成的栅极金属层的主要作用有：一方面作为栅极金属，形成MIS结构中的金属(Metal)；另一方面，由于TiN热稳定优良，在接下来欧姆接触高温退火过程中保护栅极(Gate)免受损伤。栅极介质层和栅极金属层的沉积厚度，可以根据外延片质量和对栅控能力的需求进行确定。如图5，为依次沉积栅极介质层和栅极金属层后的结构示意图。
步骤S60：定义欧姆接触区域，并刻蚀出欧姆接触区域，以形成源极窗口和漏极窗口。在一实施例中，采用ICP刻蚀方法刻蚀出欧姆接触区域，其中根据需求刻蚀停止在GaN帽层的表面、势垒层的内部或GaN缓冲层的表面。如图6，显示了刻蚀形成源极窗口和漏极窗口后的结构示意图，其显示的是刻蚀停止在GaN帽层的表面的情况，即把栅极介质层和栅极金属层刻蚀掉了。
步骤S70：沉积欧姆接触金属并图形化以形成源、漏和栅电极。在一实施例中，采用PVD的方式沉积Ti/Al/Ti/TiN结构金属作为欧姆接触金属，采用光刻方式对欧姆接触金属进行图形化并定义出源、漏和栅电极。在一实施例中，金属图形化后，在850℃的N2氛围下退火45s，以保证良好的欧姆接触特性。如图7，显示了沉积欧姆接触金属后的结构示意图。
步骤S80：制备晶体管护层，并对该晶体管护层进行开孔，以打开各金属电极。在一实施例中，制备晶体管护层包括：沉积TEOS/Si3N4/TEOS，以形成晶体管护层。在开孔时，可以先采用诸如黄光等来定久开孔区域，然后通过RIE的方式刻蚀打开各金属电极。如图8，显示了制备晶体管护层并对该晶体管护层进行开孔后的结构示意图。
经过上述各步骤，一个完整的无刻蚀凹栅增强型AlGaN/GaN HEMT制作完成，后面可根据需要进行多层布线。可以看出，整个器件的制造过程中使用的工艺和条件均为SiCMOS工艺兼容的，并且工艺可重复性强，均匀性良好，非常适合量产工艺的开发。另外，本发明中第一层薄AlGaN势垒层和第二层AlGaN势垒层构成一个双层势垒层，本发明可以根据特性需要来调整该双层势垒层的厚度以及Al的组分，以使器件获得最优的表现性能。
本发明还公开了一种高电子迁移率晶体管(HEMT)，其可以通过如上任一实施例所公开的高电子迁移率晶体管的制造方法制造得到。
请参照图9，本发明公开的高电子迁移率晶体管，可以有如下结构。GaN缓冲层和AlGaN势垒层通过MOCVD的方式生长在Si衬底上；GaN HEMT器件中包含GaN缓冲层、AlGaN双势垒层和GaN帽层结构；2DEG薄层形成于下层AlGaN/GaN的界面处，位于GaN缓冲层内；GaN帽层用来钝化材料表面，可以显著抑制电流崩塌效应并减小表面漏电；Si3N4栅极介质层也起到钝化作用，主要用来消除材料的表面态，提高器件的稳定性和可靠性。因为底层薄AlGaN势垒层即第一层薄AlGaN势垒层——例如小于或等于4纳米——的存在并且不受刻蚀的损伤，保证了沟道中充足的电子浓度，非常适合大电流器件的需求。
综上所述，本发明提出的高电子迁移率晶体管的制造方法及高电子迁移率晶体管，其核心是通过形成凹栅在保证增强型操作的基础上，满足大电流的特性，解决了当前凹栅技术电流密度小，导通电阻大的问题。同时，本发明在制作凹栅时不需要经过任何干法和湿法刻蚀工艺，避免了刻蚀对AlGaN势垒层表面的损伤，降低表面态，以保证栅极优异的性能。本发明中的凹栅是通过AlGaN二次外延实现得，从而使得器件具有双AlGaN势垒层，例如具体做法可以是：在GaN缓冲层上生长一层薄得AlGaN层——例如小于或等于4纳米，之后在表面沉积SiO2介质层，通过黄光和BOE溶液去除栅极区域以外的SiO2，然后将带有SiO2阻挡层的晶圆二次外延较厚的第二层AlGaN以及GaN帽层，外延后通过BOE溶液去除栅极的SiO2阻挡层，这样没有经过任何刻蚀过程就形成了一个凹栅的窗口。此过程的关键是利用了SiO2上无法外延AlGaN和GaN的特性，实现了第二次外延有选择性的生长，本发明依据之前关于GaN上选择性外延生长，增加了底层的AlGaN层，保证沟道中充足的电子，以使器件具有较大的导通电流。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。
Claims (9)
1.一种高电子迁移率晶体管的制造方法,其特征在于，包括：
在衬底上生长GaN缓冲层；
在所述GaN缓冲层上外延第一层薄AlGaN势垒层；
在所述第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层；
在所述第一层薄AlGaN势垒层上依次外延第二层AlGaN势垒层和GaN帽层，并去除阻挡层，以形成凹栅；
依次沉积栅极介质层和栅极金属层，其中所述沉积栅极介质层和栅极金属层在所述凹栅处沉积后形成栅极窗口；
定义欧姆接触区域，并刻蚀出欧姆接触区域，以形成源极窗口和漏极窗口；
沉积欧姆接触金属并图形化以形成源、漏和栅电极；
制备晶体管护层，并对该晶体管护层进行开孔，以打开各金属电极。
2.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，所述第一层薄AlGaN势垒层的厚度为4纳米。
3.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，所述在所述第一层薄AlGaN势垒层上栅极区域制作二次外延阻挡层，包括：
采用PECVD的方式在所述第一层薄AlGaN势垒层上沉积SiO2；
定义栅极区域，使用BOE溶液去除栅极区域以外的SiO2，以形成二次外延阻挡层。
4.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，所述依次沉积栅极介质层和栅极金属层，包括：
沉积Si3N4以形成栅极介质层；
沉积TiN以形成栅极金属层。
5.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，所述定义欧姆接触区域，并刻蚀出欧姆接触区域，以形成源极窗口和漏极窗口，包括：采用ICP刻蚀方法刻蚀出欧姆接触区域，其中刻蚀停止在GaN帽层的表面、势垒层的内部或GaN缓冲层的表面。
6.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，所述沉积欧姆接触金属图形化以形成源、漏和栅电极，包括：采用PVD的方式沉积Ti/Al/Ti/TiN结构金属作为欧姆接触金属，采用光刻方式对欧姆接触金属进行图形化并定义出源、漏和栅电极。
7.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，所述制备晶体管护层，包括：沉积TEOS/Si3N4/TEOS，以形成晶体管护层。
8.如权利要求1所述的高电子迁移率晶体管的制造方法，其特征在于，根据需求调整第一层薄AlGaN势垒层和第二层AlGaN势垒层的厚度，以及它们各自的Al含量。
9.一种高电子迁移率晶体管，其通过如权利要求1至8中任一项所述的高电子迁移率晶体管的制造方法制造得到。
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