CN106611709B - 一种半导体器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极叠层，所述栅极叠层包括依次层叠的浮栅、隔离层、控制栅和掩膜层；步骤S2：在所述半导体衬底和所述栅极叠层上依次形成第一间隙壁材料层和第二间隙壁材料层，以覆盖所述栅极叠层，其中所述第一间隙壁材料层选用氧化物；步骤S3：蚀刻所述第二间隙壁材料层，以露出所述半导体衬底上的以及所述掩膜层上部侧壁上的所述第一间隙壁材料层；步骤S4：蚀刻去除露出的所述第一间隙壁材料层，以在所述栅极叠层的侧壁上形成间隙壁；步骤S5：沉积停止层，以覆盖所述间隙壁以及所述掩膜层。所述方法进一步提高了NOR闪存的良率和性能。
Description
技术领域
本发明涉及半导体器件，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着便携式电子设备的高速发展(比如移动电话、数码相机、MP3播放器以及PDA等)，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flash memory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。
NOR和NAND是现在市场上两种主要的非易失闪存技术，NOR闪存(Flash)器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到***RAM(随机存储器)中，从而使其具有较高的传输效率。
对于NOR闪存来说，其中阈值电压应该保持稳定，其阈值电压取决于浮栅中的电子，通过栅极干扰测试发现，随着半导体器件尺寸的不断减小，NOR闪存的阈值电压稳定性变差，其原因可能是在形成栅极之间形成接触孔开口时对所述栅极上的间隙壁造成损坏，影响器件的性能，甚至使间隙壁失效。
因此，需要对目前所述器件及其制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极叠层，所述栅极叠层包括依次层叠的浮栅、隔离层、控制栅和掩膜层；
步骤S2：在所述半导体衬底和所述栅极叠层上依次形成第一间隙壁材料层和第二间隙壁材料层，以覆盖所述栅极叠层，其中所述第一间隙壁材料层选用氧化物；
步骤S3：蚀刻所述第二间隙壁材料层，以露出所述半导体衬底上的以及所述掩膜层上部侧壁上的所述第一间隙壁材料层；
步骤S4：蚀刻去除露出的所述第一间隙壁材料层，以在所述栅极叠层的侧壁上形成间隙壁；
步骤S5：沉积停止层，以覆盖所述间隙壁以及所述掩膜层。
可选地，所述第一间隙壁材料层与所述第二间隙壁材料层的蚀刻选择比大于3。
可选地，在所述步骤S3中，蚀刻所述第二间隙壁材料层之后，露出的所述掩膜层上部侧壁上的所述第一间隙壁材料层的高度为800～1500埃。
可选地，所述方法还进一步包括：
步骤S6：沉积层间介电层，以覆盖所述栅极叠层；
步骤S7：图案化所述层间介电层并以所述停止层为蚀刻停止层，以在所述栅极叠层之间形成接触孔开口。
可选地，在所述步骤S1中，在所述半导体衬底上还形成有栅极介电层，所述栅极叠层位于所述栅极介电层的上方。
可选地，在所述步骤S4中，去除所述露出的所述第一间隙壁材料层的同时去除露出的所述栅极介电层。
可选地，在所述步骤S4中，选用干法蚀刻或者湿法蚀刻去除露出的所述第一间隙壁材料层。
可选地，所述第二间隙壁材料层选用氮化物；
所述停止层选用氮化物。
本发明提供了一种基于上述的方法制备得到的半导体器件。
本发明提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中在所述栅极叠层上形成氧化物(O)和氮化物(N)的材料层，然后进行蚀刻以形成ON间隙壁或ONON的间隙壁，并在所述间隙壁外侧形成停止层，以作为蚀刻接触孔时的蚀刻停止层，从而对所述间隙壁形成保护，通过所述方法制备得到的半导体器件其循环性能得到极大提高，所述器件的阈值电压稳定性更高，进一步提高了NOR闪存的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1e为本发明一实施方式中所述半导体器件的制备过程示意图；
图2为本发明一实施方式中所述半导体器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面结合附图对本发明的一种具体实施方式进行说明，其中，图1a-1e为本发明一实施方式中所述半导体器件的制备过程示意图；图2为本发明一实施方式中所述半导体器件的制备工艺流程图。
首先，执行步骤101，提供半导体衬底101，在所述半导体衬底101上形成栅极介电层。
首先，参照图1a，其中所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
此外，半导体衬底101上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
在所述半导体衬底101上形成栅极介电层102，其中，所述栅极介电层102可以选用本领域常用的介电材料，例如可以选用氧化物。
当选用氧化物作为所述栅极介电层102时，所述栅极介电层102的形成方法可以为高温氧化或者沉积方法，并不局限于某一种方法，可以根据需要进行选择。
在本发明中选用SiO2层作为栅极介电层102，所述栅极介电层102的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。
在该步骤中作为一种具体实施方式，所述SiO2层的沉积方法可以选用热氧化、原子层沉积、化学气相沉积、电子束蒸发或磁控溅射方法。
执行步骤102，在所述栅极介电层102上依次形成浮栅材料层、隔离材料层、控制栅材料层和掩膜层，并图案化所述浮栅材料层、所述隔离材料层、所述控制栅材料层和掩膜层，以形成栅极叠层。
具体地，如图1a所示，接着在所述栅极介电层102上形成浮栅材料层，其中所述浮栅材料层选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，所述浮栅材料层的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
在该实施例中，形成多晶硅的浮栅材料层，所述多晶硅选用外延方法形成，具体地，在具体实施例中以硅为例作进一步说明，反应气体可以包括氢气(H2)携带的四氯化硅(SiCl4)或三氯氢硅(SiHCl3)、硅烷(SiH4)和二氯氢硅(SiH2Cl2)等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在栅极介电层表面上外延生长。
进一步，在所述浮栅材料层上形成隔离材料层，所述隔离材料层可以选用本领域常用的绝缘材料，例如ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)，但是并不局限于所述材料。
然后在所述隔离材料层的上方形成控制栅材料层，其中所述控制栅材料层可以选用和所述浮栅材料层相同的材料，也可以选用不同的材料，例如可以在形成金属栅极作为控制栅。
其中，所述掩膜层可以选用硬掩膜层，例如可以选用SiN或者金属硬掩膜层等，并不局限于某一种。
图案化所述图案化所述浮栅材料层、所述隔离材料层、所述控制栅材料层和所述掩膜层，以形成浮栅103、隔离层104、控制栅105和掩膜层106，以形成所述栅极叠层。
具体地图案化方法包括但不局限于下述方法：在所述掩膜层106上形成有机分布层(Organic distribution layer,ODL)，含硅的底部抗反射涂层(Si-BARC)，在所述含硅的底部抗反射涂层(Si-BARC)上沉积图案化了的光刻胶层，或在所述控制栅材料层仅仅形成图案化了的光刻胶层，所述光刻胶上的图案定义了所要形成栅极结构的图形，然后以所述光刻胶层为掩膜层或以所述蚀刻所述有机分布层、底部抗反射涂层、光刻胶层形成的叠层为掩膜蚀刻所述浮栅材料层、所述隔离材料层、所述控制栅材料层和掩膜层106。
然后去除所述有机分布层(Organic distribution layer,ODL)，含硅的底部抗反射涂层(Si-BARC)，光刻胶层。
在该步骤中，选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。
执行步骤103，在所述半导体衬底和所述栅极叠层上依次形成第一间隙壁材料层107和第二间隙壁材料层108，以覆盖所述栅极叠层，其中所述第一间隙壁材料层选用氧化物。
具体地，如图1a所示，在该步骤中，所述第一间隙壁材料层选用氧化物，所述第二间隙壁材料层108选用氮化物，以在后续的步骤中形成氧化物-氮化物(ON)的间隙壁。
其中，所述第一间隙壁材料层与所述第二间隙壁材料层的蚀刻选择比大于3。
可选地，在该步骤中还可以重复的沉积所述第一间隙壁材料层107和第二间隙壁材料层108，以形成在后续的步骤中氧化物-氮化物-氧化物-氮化物(ONON)的间隙壁。
其中在该步骤中可以形成多个第一间隙壁材料层107和第二间隙壁材料层108的叠层，以使所述NOR闪存的性能更加稳定。
执行步骤104，蚀刻所述第二间隙壁材料层108，以露出所述半导体衬底上的以及所述栅极叠层中所述掩膜层上部侧壁上的所述第一间隙壁材料层107。
具体地，如图1b所示，在该步骤中蚀刻所述第二间隙壁材料层108，以所述第一间隙壁材料层107为停止层，去除所述水平方向上的所述第二间隙壁材料层108，并且在蚀刻过程中不可避免的会去除所述掩膜层顶部以及上部的所述第二间隙壁材料层108，但是在该步骤所述栅极叠层侧壁上的所述第二间隙壁材料层108至少要完全覆盖所述控制栅，即所述第二间隙壁材料层108的高度不能低于所述控制栅的顶部。
可选地，蚀刻所述第二间隙壁材料层之后，露出的所述掩膜层上部侧壁上的所述第一间隙壁材料层的高度为800～1500埃，以至少要完全覆盖所述控制栅。
其中，在该步骤中选用干法蚀刻或者湿法蚀刻，在本发明中优选C-F蚀刻剂来蚀刻，所述C-F蚀刻剂为CF4、CHF3、C4F8和C5F8中的一种或多种。在该实施方式中，所述干法蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
执行步骤105，蚀刻去除露出的所述第一间隙壁材料层，以在所述栅极叠层上形成间隙壁。
具体地，如图1c所示，在该步骤中蚀刻去除在步骤104中露出的所述第一间隙壁材料层，同时去除露出的所述栅极介电层，例如去除所述掩膜层顶部以及侧壁上的所述第一间隙壁材料层，以露出所述掩膜层，由于所述第二间隙壁位于所述控制栅顶部的上方，因此在该步骤中不会破坏控制栅侧壁上的所述第一间隙壁材料层和第二间隙壁材料层。
可选地，在该步骤中还可以去除所述半导体衬底上方所述栅极叠层下方以外的所述栅极介电层，以露出所述半导体衬底。
在该步骤中，选用干法蚀刻或者湿法蚀刻去除露出的所述第一间隙壁材料层。
一实施方式中，可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，可选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，可选为10-60s，同时在本发明中选用较大的气体流量，在本发明所述N2的流量为30-300sccm，可选为50-100sccm。
执行步骤106，沉积停止层109，以完全覆盖所述间隙壁以及所述掩膜层。
具体地，如图1d所示，在该步骤中沉积停止层109，以作为后续步骤中蚀刻接触孔开口的停止层，同时作为所述间隙壁的保护层，以防止在蚀刻形成接触孔开口的过程中对所述间隙壁造成损害。
在本申请中由于所述间隙壁包括依次沉积的氧化物和氮化物，同时在所述间隙壁的外侧还形成有停止层作为保护层，避免了在蚀刻形成接触孔开口的过程中对所述间隙壁造成损害，通过所述方法制备得到的半导体器件其循环性能得到极大提高，阈值电压稳定性更高，进一步提高了NOR闪存的良率和性能。
执行步骤107，沉积层间介电层110，以覆盖所述栅极叠层；
具体地，如图1e所示，所述层间介电层110可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
此外，所述层间介电层110也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
执行步骤108，图案化所述层间介电层并以所述停止层为蚀刻停止层，以在所述栅极叠层之间形成接触孔开口。
具体地，图案化所述层间介电层110，以在所述栅极结构之间形成接触孔开口、露出所述半导体衬底，并所述接触孔开口中填充导电材料，以形成所述接触孔。
具体地，在所述层间介电层110上形成具有接触孔图案的掩膜层，以所述掩膜层为掩膜蚀刻所述层间介电层110，以在所述层间介电层110中在所述栅极结构之间形成接触孔开口。
然后沉积导电材料，以填充所述接触孔开口并执行平坦化，以形成接触孔，和所述半导体衬底形成连接。
具体地，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
较佳地，导电材料为钨材料。在本发明的一具体地实施方式中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中在所述栅极叠层上形成氧化物(O)和氮化物(N)的材料层，然后进行蚀刻以形成ON间隙壁或ONON的间隙壁，并在所述间隙壁外侧形成停止层，以作为蚀刻接触孔时的蚀刻停止层，从而对所述间隙壁形成保护，通过所述方法制备得到的半导体器件其循环性能得到极大提高，所述器件的阈值电压稳定性更高，进一步提高了NOR闪存的良率和性能。
其中，图2为本发明一具体实施方式中半导体器件的工艺流程图，具体地包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极叠层，所述栅极叠层包括依次层叠的浮栅、隔离层、控制栅和掩膜层；
步骤S2：在所述半导体衬底和所述栅极叠层上依次形成第一间隙壁材料层和第二间隙壁材料层，以覆盖所述栅极叠层，其中所述第一间隙壁材料层选用氧化物；
步骤S3：蚀刻所述第二间隙壁材料层，以露出所述半导体衬底上的以及所述掩膜层上部侧壁上的所述第一间隙壁材料层；
步骤S4：蚀刻去除露出的所述第一间隙壁材料层，以在所述栅极叠层的侧壁上形成间隙壁；
步骤S5：沉积停止层，以覆盖所述间隙壁以及所述掩膜层。
实施例二
本发明还提供了一种半导体器件，所述半导体器件包括半导体衬底，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
此外，半导体衬底101上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
在所述半导体衬底101上形成有栅极介电层102，其中，所述栅极介电层102可以选用本领域常用的介电材料，例如可以选用氧化物。
当选用氧化物作为所述栅极介电层102时，所述栅极介电层102的形成方法可以为高温氧化或者沉积方法，并不局限于某一种方法，可以根据需要进行选择。
在本发明中选用SiO2层作为栅极介电层102，所述栅极介电层102的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。
在所述栅极介电层102上依次形成浮栅103、隔离层104、控制栅105和掩膜层106，以形成所述栅极叠层。
其中所述浮栅层选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，所述浮栅层的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
所述控制栅可以和所述浮栅选用相同的材料，也可以选用不同的材料，例如可以在形成金属栅极作为控制栅。
其中，所述掩膜层可以选用硬掩膜层，例如可以选用SiN或者金属硬掩膜层等，并不局限于某一种。
在所述栅极叠层的侧壁上形成有间隙壁，所述间隙壁包括第一间隙壁材料层107和第二间隙壁材料层108。
其中，所述第一间隙壁材料层选用氧化物，所述第二间隙壁材料层108选用氮化物，以形成氧化物-氮化物(ON)的间隙壁。
其中，所述第一间隙壁材料层与所述第二间隙壁材料层的蚀刻选择比大于3。
在所述间隙壁的外侧还形成有停止层109，以完全覆盖所述间隙壁以及所述掩膜层。
所述停止层109，作为后续步骤中蚀刻接触孔开口的停止层，同时作为所述间隙壁的保护层，以防止在蚀刻形成接触孔开口的过程中对所述间隙壁造成损害。
在本申请中由于所述间隙壁包括依次沉积的氧化物和氮化物，同时在所述间隙壁的外侧还形成有停止层作为保护层，避免了在蚀刻形成接触孔开口的过程中对所述间隙壁造成损害，通过所述方法制备得到的半导体器件其循环性能得到极大提高，阈值电压稳定性更高，进一步提高了NOR闪存的良率和性能。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干栅极叠层，所述栅极叠层包括依次层叠的浮栅、隔离层、控制栅和掩膜层；
步骤S2：在所述半导体衬底和所述栅极叠层上依次形成第一间隙壁材料层和第二间隙壁材料层，以覆盖所述栅极叠层，其中所述第一间隙壁材料层选用氧化物；
步骤S3：蚀刻所述第二间隙壁材料层，以露出所述半导体衬底上的以及所述掩膜层上部侧壁上的所述第一间隙壁材料层；
步骤S4：蚀刻去除露出的所述第一间隙壁材料层，以在所述栅极叠层的侧壁上形成间隙壁；
步骤S5：沉积停止层，以覆盖所述间隙壁以及所述掩膜层。
2.根据权利要求1所述的方法，其特征在于，所述第一间隙壁材料层与所述第二间隙壁材料层的蚀刻选择比大于3。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，蚀刻所述第二间隙壁材料层之后，露出的所述掩膜层上部侧壁上的所述第一间隙壁材料层覆盖的所述掩膜层的高度为800～1500埃。
4.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：
步骤S6：沉积层间介电层，以覆盖所述栅极叠层；
步骤S7：图案化所述层间介电层并以所述停止层为蚀刻停止层，以在所述栅极叠层之间形成接触孔开口。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，在所述半导体衬底上还形成有栅极介电层，所述栅极叠层位于所述栅极介电层的上方。
6.根据权利要求5所述的方法，其特征在于，在所述步骤S4中，去除所述露出的所述第一间隙壁材料层的同时去除露出的所述栅极介电层。
7.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，选用干法蚀刻或者湿法蚀刻去除露出的所述第一间隙壁材料层。
8.根据权利要求1所述的方法，其特征在于，所述第二间隙壁材料层选用氮化物；
所述停止层选用氮化物。
9.一种基于权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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