CN107731820A - 浮栅的制备方法及闪存的制备方法 - Google Patents
浮栅的制备方法及闪存的制备方法 Download PDFInfo
- Publication number
- CN107731820A CN107731820A CN201710885046.XA CN201710885046A CN107731820A CN 107731820 A CN107731820 A CN 107731820A CN 201710885046 A CN201710885046 A CN 201710885046A CN 107731820 A CN107731820 A CN 107731820A
- Authority
- CN
- China
- Prior art keywords
- layer
- preparation
- floating boom
- dielectric layer
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000003631 wet chemical etching Methods 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 229910003978 SiClx Inorganic materials 0.000 claims 2
- 241000790917 Dioxys <bee> Species 0.000 claims 1
- 238000000231 atomic layer deposition Methods 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000011049 filling Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000000227 grinding Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000004321 preservation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种浮栅的制备方法及闪存的制备方法，包括提供一衬底，在所述衬底上形成介质层；形成一沟槽，所述沟槽贯穿所述介质层和部分所述衬底；在所述沟槽内填充隔离材料，以形成隔离结构；去除部分所述介质层；形成多晶硅层，所述多晶硅层覆盖所述剩余介质层。本发明提供的浮栅的制备方法在形成多晶硅层前先形成隔离沟槽，降低了沟槽的深度，避免了后续对沟槽进行填充产生的空洞的问题，提高了器件的性能和良率，最后去除第二介质层后再形成多晶硅层，采用本发明提供的方法形成浮栅后，在和逻辑工艺产品整合时，沟槽深度不需要重新调整，不需要频繁调试刻蚀机台的刻蚀参数，也不增加制造的成本。
Description
技术领域
本发明涉及半导体集成电路制造领域，尤其涉及一种浮栅的制备方法及闪存的制备方法。
背景技术
闪存(Flash Memory)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的BIOS(基本程序)、PDA(个人数字助理)、数码相机中保存资料等。典型的闪存是以掺杂多晶硅制作浮栅与控制栅，浮栅用于存储数据，控制栅用于控制浮栅。
浮栅是决定闪存可靠性因素中最重要的一部分，目前，现有的制备浮栅的方法包括在半导体衬底上依次形成氧化层、多晶硅层和掩模层，然后刻蚀出沟槽，再在所述沟槽中填充氧化物，最后去除掩模层并平坦化。在浮栅的制备过程中，通常会形成非常厚的掩模层，再刻蚀氧化层、多晶硅层和掩模层会导致沟槽很深，随着浮栅密度的增加，沟槽进一步变窄，有源区线宽持续缩小，沟槽的深宽比进一步增大，导致沟槽氧化物填充空洞化的出现。
所以，有必要研发一种可以避免沟槽氧化物填充时出现空洞的浮栅的制备方法及闪存的制备方法。
发明内容
本发明的目的在于提供一种浮栅的制备方法及闪存的制备方法，以解决现有技术中氧化物填充空洞、需要频繁调试机台参数等问题。
为了达到上述目的，本发明提供了一种浮栅的制备方法，包括：
提供一衬底，在所述衬底上形成介质层；
形成一沟槽，所述沟槽贯穿所述介质层和部分所述衬底；
在所述沟槽内填充隔离材料，以形成隔离结构；
去除部分厚度的介质层；
形成多晶硅层，所述多晶硅层覆盖所述剩余介质层；
可选的，形成多晶硅层，所述多晶硅层覆盖所述剩余介质层之后，所述浮栅的制备方法还包括：
形成多晶硅材料层，所述多晶硅材料层覆盖所述剩余介质层和所述隔离结构；
对所述多晶硅材料层进行平坦化；
可选的，所述沟槽的截面宽度为90nm-110nm；
可选的，所述介质层包括第一介质层和第二介质层；
可选的，所述第二介质层的硬度大于所述第一介质层；
可选的，去除部分厚度的介质层包括：
去除所述第二介质层，以暴露出所述第一介质层；
可选的，所述第一介质层的厚度为90埃-150埃；
可选的，所述第一介质层的材料包括二氧化硅、碳氧化硅及氮氧化硅中的一种或多种；
可选的，所述第二介质层的厚度为500-5000埃；
可选的，所述第二介质层的材料包括氮化硅和/或氮化钛；
可选的，采用湿化学腐蚀的方法去除所述第二介质层；
可选的，在所述沟槽内填充隔离材料包括：
在所述沟槽内和所述第二介质层上沉积所述隔离材料；
刻蚀以去除所述第二介质层上的隔离材料；
可选的，采用化学气相沉积或原子层沉积的方法形成所述第一介质层和所述第二介质层；
本发明还提供了一种闪存的制备方法，包括所述的浮栅的制备方法。
在本发明提供的浮栅的制备方法中，通过在衬底上依次形成第一介质层和第二介质层，然后形成贯穿所述第二介质层、所述第一介质层和部分所述衬底的沟槽，再在所述沟槽内填充隔离材料，最后去除所述第二介质层后再形成覆盖第一介质层的多晶硅层。本发明提供的浮栅的制备方法在形成多晶硅层前先形成隔离沟槽，降低了沟槽的深度，避免了后续对沟槽进行填充产生的空洞的问题，提高了器件的性能和良率，最后去除第二介质层后再形成多晶硅层，采用本发明提供的方法形成浮栅后，在和逻辑工艺产品整合时，沟槽深度不需要重新调整，不需要频繁调试刻蚀机台的刻蚀参数，也不增加制造的成本。
附图说明
图1为实施例提供的浮栅的制备方法的流程图；
图2-图7为使用实施例提供的浮栅的制备方法形成的半导体结构的剖面示意图；
其中，1-衬底，2-第一介质层，3-第二介质层，4-沟槽，5-多晶硅材料层，6-隔离结构。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为实施例提供的浮栅的制备方法的流程图，如图1所示，浮栅的制备方法包括：
S1：提供一衬底，在所述衬底上形成介质层；
S2：形成一沟槽，所述沟槽贯穿所述介质层和部分所述衬底；
S3：在所述沟槽内填充隔离材料，以形成隔离结构；
S4：去除部分厚度的介质层；
S5：形成多晶硅层，所述多晶硅层覆盖所述剩余介质层；
本发明提供的浮栅的制备方法在形成多晶硅层5前先形成隔离沟槽4，降低了沟槽4的深度，避免了后续对沟槽4进行填充产生的空洞的问题，最后去除第二介质层3后再形成多晶硅层5，也不需要频繁调试机台参数。
具体的，请参考图2至图7，其为使用所述浮栅的制备方法形成的半导体结构的剖面示意图。接下来，将结合图2至图7对所述浮栅的制备方法作进一步描述。
参阅图2，提供一衬底1，在所述衬底1上依次形成第一介质层2和第二介质层3。所述衬底1的材料优选的为硅，具体可以是单晶硅、多晶硅、绝缘体上的硅等；同时其也可以是锗、锗化硅、砷化镓等材料，所述衬底1上依次形成有第一介质层2和第二介质层3。所述第一介质层2隔离所述浮栅层多晶硅层5和衬底1，所述第一介质层2的材料优选为氧化硅，也可以是氮氧化硅或碳氧化硅中的一种或多种；所述第二介质层3为一层硬掩模，优选的，所述第二介质层3的材料包括氮化硅和/或氮化钛；所述第二介质层3的硬度大于所述第一介质层2。
所述第一介质层2的厚度范围为80埃-150埃，例如是90埃、100埃、110埃、120埃、130埃、150埃，优选的，本实施例中，所述第一介质层2的厚度为120埃。所述第二介质层3厚度范围为500埃-5000埃，例如是700埃、1000埃、2000埃、3000埃、4000埃，优选的，本实施例中，所述第二介质层3的厚度为500埃。优选的，采用化学气相沉积或原子层沉积形成所述第一介质层2和第二介质层3，当然，也可以采用现有技术的其他方法，本发明不作限制。
请参阅图3，形成隔离结构6，首先形成沟槽4，所述沟槽4贯穿所述第二介质层3、所述第一介质层2和部分所述衬底1，与现有技术相比，由于没有形成多晶硅层，所以沟槽4的深度降低了，便于后续的填充。优选的，首先采用湿法刻蚀的方法刻蚀所述第二介质层3，形成沟槽4，再采用各向异性刻蚀的方法刻蚀沟槽4内的第二介质层2和一部分衬底。
接续参阅图4，在所述沟槽4内填充隔离材料，优选的，所述隔离材料为氧化硅。在所述沟槽4内填充隔离材料包括：形成氧化硅层，所述氧化硅层覆盖所述第二介质层3并填充所述沟槽4，对所述氧化硅层进行研磨以平坦化所述氧化硅层，形成了隔离结构6。所述第二介质层3的较氧化硅层更加坚韧，可充当研磨的阻挡层，防止过度抛光。由于研磨会是使用到研磨液或其他溶液，引入了其他的颗粒和化学污染，优选的，可以对所述半导体结构进行湿法清洗和烘干。
继续参阅图5，去除所述第二介质层3，暴露出所述第一介质层2，以氢氟酸或热磷酸为刻蚀剂，分多次去除所述第二介质层3，例如是两次，第一次先去除部分厚度的第二介质层3，第二次再去除剩下的全部第二介质层3。
请参阅图6-图7，采用低压化学气相沉积的方法形成多晶硅材料层5，所述多晶硅材料层5覆盖所述第一介质层2和所述隔离结构6，优选的，所述多晶硅材料层5可以覆盖所述沟槽4和所述隔离结构6，为后续对多晶硅材料层5的平坦化提供余量。所述多晶硅材料层5的材料包括未掺杂的多晶硅或掺杂的多晶硅，为后续浮栅的制作提供基础，其厚度范围为300埃-800埃，例如是400埃、500埃、600埃、700埃，优选的，本实施例中，所述多晶硅材料层5的厚度为800埃。对所述多晶硅材料层5进行研磨以平坦化所述多晶硅材料层5，研磨停止在刚好与所述第二介质层3齐平，同样，由于研磨会是使用到研磨液或其他溶液，引入了其他的颗粒和化学污染，优选的，对所述多晶硅材料层5进行研磨后可以对所述半导体结构进行湿法清洗和烘干。
本发明还提供了一种闪存的制备方法，所述闪存的制备方法包括本实施例提供的浮栅的制备方法。
综上，在本发明实施例提供的浮栅的制备方法及闪存的制备方发中，具有如下的优点：通过在衬底上依次形成第一介质层和第二介质层，然后形成贯穿所述第二介质层、所述第一介质层和部分所述衬底的沟槽，再在所述沟槽内填充隔离材料，最后去除所述第二介质层后再形成覆盖第一介质层的多晶硅层。本发明提供的浮栅的制备方法在形成多晶硅层前先形成隔离沟槽，降低了沟槽的深度，避免了后续对沟槽进行填充产生的空洞的问题，提高了器件的性能和良率，最后去除第二介质层后再形成多晶硅层，采用本发明提供的方法形成浮栅后，在和逻辑工艺产品整合时，沟槽深度不需要重新调整，不需要频繁调试刻蚀机台的刻蚀参数，也不增加制造的成本。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (14)
1.一种浮栅的制备方法，其特征在于，所述浮栅的制备方法包括：
提供一衬底，在所述衬底上形成介质层；
形成一沟槽，所述沟槽贯穿所述介质层和部分所述衬底；
在所述沟槽内填充隔离材料，以形成隔离结构；
去除部分厚度的介质层；
形成多晶硅层，所述多晶硅层覆盖所述剩余介质层。
2.如权利要求1所述的浮栅的制备方法，其特征在于，形成多晶硅层，所述多晶硅层覆盖所述剩余介质层之后，所述浮栅的制备方法还包括：
形成多晶硅材料层，所述多晶硅材料层覆盖所述剩余介质层和所述隔离结构；
对所述多晶硅材料层进行平坦化。
3.如权利要求1所述的浮栅的制备方法，其特征在于，所述沟槽的截面宽度为90nm-110nm。
4.如权利要求1所述的浮栅的制备方法，其特征在于，所述介质层包括第一介质层和第二介质层。
5.如权利要求4所述的浮栅的制备方法，其特征在于，所述第二介质层的硬度大于所述第一介质层。
6.如权利要求4所述的浮栅的制备方法，其特征在于，去除部分厚度的介质层包括：
去除所述第二介质层，以暴露出所述第一介质层。
7.如权利要求4所述的浮栅的制备方法，其特征在于，所述第一介质层的厚度为90埃-150埃。
8.如权利要求4所述的浮栅的制备方法，其特征在于，所述第一介质层的材料包括二氧化硅、碳氧化硅及氮氧化硅中的一种或多种。
9.如权利要求4所述的浮栅的制备方法，其特征在于，所述第二介质层的厚度为500-5000埃。
10.如权利要求4所述的浮栅的制备方法，其特征在于，所述第二介质层的材料包括氮化硅和/或氮化钛。
11.如权利要求4所述的浮栅的制备方法，其特征在于，采用湿化学腐蚀的方法去除所述第二介质层。
12.如权利要求4所述的浮栅的制备方法，其特征在于，在所述沟槽内填充隔离材料包括：
在所述沟槽内和所述第二介质层上沉积所述隔离材料；
刻蚀以去除所述第二介质层上的隔离材料。
13.如权利要求4所述的浮栅的制备方法，其特征在于，采用化学气相沉积或原子层沉积的方法形成所述第一介质层和所述第二介质层。
14.一种闪存的制备方法，其特征在于，包括如权利要求1～13中任一项所述的浮栅的制备方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710885046.XA CN107731820A (zh) | 2017-09-26 | 2017-09-26 | 浮栅的制备方法及闪存的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710885046.XA CN107731820A (zh) | 2017-09-26 | 2017-09-26 | 浮栅的制备方法及闪存的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107731820A true CN107731820A (zh) | 2018-02-23 |
Family
ID=61207421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710885046.XA Pending CN107731820A (zh) | 2017-09-26 | 2017-09-26 | 浮栅的制备方法及闪存的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107731820A (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103441075A (zh) * | 2013-08-02 | 2013-12-11 | 上海华力微电子有限公司 | 浮栅mos晶体管的制造方法 |
-
2017
- 2017-09-26 CN CN201710885046.XA patent/CN107731820A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103441075A (zh) * | 2013-08-02 | 2013-12-11 | 上海华力微电子有限公司 | 浮栅mos晶体管的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11355515B2 (en) | Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same | |
| US11094704B2 (en) | Method of forming a three-dimensional memory device and a driver circuit on opposite sides of a substrate | |
| CN107810552B (zh) | 使用含有牺牲填充材料的腔制造的多级存储器堆叠体结构 | |
| US20190139974A1 (en) | Three-dimensional memory device having level-shifted staircases and method of making thereof | |
| CN110581138B (zh) | 半导体元件及其制作方法 | |
| US11387166B2 (en) | Three-dimensional memory device with variable width contact via structures and methods for making the same | |
| US20070264827A1 (en) | Method for achieving uniform chemical mechanical polishing in integrated circuit manufacturing | |
| US11069559B1 (en) | Semiconductor structure and method of forming same | |
| CN108109656B (zh) | 闪存阵列的制作方法及闪存阵列 | |
| US20150295056A1 (en) | Method of manufacturing an embedded split-gate flash memory device | |
| CN108091562B (zh) | Sonos存储器的ono刻蚀方法 | |
| CN110233152A (zh) | 一种形成三维存储器的方法及三维存储器 | |
| JPH11176773A (ja) | 研磨方法 | |
| CN104157616B (zh) | 闪存存储单元及其形成方法 | |
| CN109314137A (zh) | 带有释放的源极和漏极的半导体装置 | |
| CN110634883A (zh) | 三维存储器及其制备方法、电子设备 | |
| CN107591408B (zh) | 一种3d nand闪存结构及其制作方法 | |
| CN102361021A (zh) | 一种嵌入式闪存的制作方法 | |
| CN102361022B (zh) | 一种嵌入式闪存的制作方法 | |
| CN107731820A (zh) | 浮栅的制备方法及闪存的制备方法 | |
| CN104576539B (zh) | 半导体结构形成方法 | |
| WO2015149670A1 (zh) | Nor闪存的制造方法 | |
| US11515326B2 (en) | Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same | |
| CN110783339B (zh) | 闪存器件及其制作方法 | |
| CN113223956A (zh) | Cmp研磨方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180223 |