CN107706146A - 半导体器件的制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制备方法，包括：提供第一衬底，在所述第一衬底中形成沟槽；在所述沟槽中填充金属形成第一插塞，且所述第一插塞的上表面高于所述第一衬底的一表面；提供第二衬底，所述第二衬底中具有第二插塞及与所述第二插塞的一端连接的器件层，所述第二插塞的另一端在所述第二衬底的一表面处暴露；以及将所述第一衬底的一表面与所述第二衬底的一表面键合，且所述第一插塞与所述第二插塞电性连接，所述第一插塞和所述第二插塞形成通孔。本发明中，形成的通孔的深宽比更大，节省通孔占用的器件的面积，降低成本。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
众所周知，集成电路(IC，Integrated Circuit)的实质就是把电路所需的晶体管、二极管、电阻、电容和电感等电子元器件整合到半导体晶圆(wafer)上，形成完整的逻辑电路，以达到控制、计算或记忆等功能。通常，半导体工艺采用沉积工艺、光刻工艺、刻蚀工艺等在硅晶片上形成集成电路的器件。为了连接各个部件构成集成电路，通常使用具有相对高导电率的金属材料例如铜进行互连，硅穿孔(Through Silicon Via，TSV)是实现互连的关键部件之一。
硅通孔工艺是一种新兴的集成电路制作工艺，适合用作多方面性能提升，用于无线局域网与手机中功率放大器，硅通孔工艺将制作在硅片上表面的电路通过硅通孔中填充的金属连接至硅片背面，结合三维封装工艺，使得IC布局从传统二维并排排列发展到更先进三维堆叠，这样元件封装更为紧凑，芯片引线距离更短，从而可以极大的提高电路的频率特性和功率特性。
提高硅通孔的深宽比可以缩小硅通孔所占用的硅片面积，节省的硅片面积随硅通孔深宽比的增大呈指数增长。但是，现有硅通孔的深宽比难以满足实际应用的要求。并且，当深宽比过大时，物理气相沉积(PVD)金属薄膜时会出现不连续，PECVD(Plasma EnhancedChemical Vapor Deposition、等离子体增强化学气相沉积法)、原子层沉积(ALD)等的成本将相当高，且会由此引入很多设计和可靠性的问题。
发明内容
本发明的目的在于，提供一种半导体器件的制备方法，解决现有技术中难以形成高深宽比的通孔。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供第一衬底，在所述第一衬底中形成沟槽；
在所述沟槽中填充金属形成第一插塞，且所述第一插塞的上表面高于所述第一衬底的一表面；
提供第二衬底，所述第二衬底中具有第二插塞及与所述第二插塞的一端连接的器件层，所述第二插塞的另一端在所述第二衬底的一表面处暴露；以及
将所述第一衬底的一表面与所述第二衬底的一表面键合，且所述第一插塞与所述第二插塞电性连接，所述第一插塞和所述第二插塞形成通孔。
可选的，形成所述第一插塞的具体步骤包括：
形成阻挡层，所述阻挡层覆盖所述沟槽的侧壁及所述第一衬底的一表面；
形成连接层，所述连接层覆盖所述阻挡层以及所述沟槽的底壁；
形成籽晶层，所述籽晶层覆盖所述连接层；
以所述籽晶层为种子在所述沟槽及所述第一衬底的一表面形成金属层，所述金属层填充所述沟槽并覆盖所述第一衬底；
化学机械研磨去除所述连接层上的所述金属层，形成所述第一插塞；
去除所述第一衬底的一表面上的所述连接层，且所述第一插塞的上表面高于所述阻挡层。
可选的，所述第一插塞的上表面与所述阻挡层的上表面的距离为0.5μm～1.0μm。
可选的，所述连接层的材料为金属钛、金属钽、氮化钛或氮化钽中的一种，所述连接层的厚度为150nm～1000nm。
可选的，所述籽晶层的材料为金属铜，采用电镀工艺形成所述籽晶层，所述籽晶层的厚度为500nm～2000nm。
可选的，所述阻挡层为氧化硅、氮氧化硅或氮化硅中的一种，所述阻挡层的厚度为200nm～500nm。
可选的，去除所述第一衬底的一表面上的所述连接层时，还去除所述第一衬底的一表面上的所述阻挡层。
可选的，所述第一插塞的宽度小于所述第二插塞的宽度。
可选的，所述第一插塞的宽度比所述第二插塞的宽度窄5％～10％。
可选的，在将第一衬底与第二衬底键合之后，还包括：
减薄所述第一衬底的另一表面，暴露出所述第一插塞，所述第一衬底的一表面与所述第一衬底的另一表面相背；
提供第三衬底，所述第三衬底中具有第三插塞，所述第三插塞的一端在所述第三衬底的一表面处暴露；
将所述第三衬底的一表面与所述第一衬底的另一表面键合，所述第三插塞与所述第一插塞电性连接，所述第一插塞、所述第二插塞及所述第三插塞形成所述通孔。
可选的，所述第三插塞的宽度小于所述第一插塞的宽度，所述第三插塞的宽度比所述第一插塞的宽度窄5％～10％。
可选的，所述沟槽的顶部开口成斜坡状。
可选的，形成所述沟槽时，先采用流量为100sccm～400sccm的C4F6或者C4F8气体及流量为10sccm～50sccm的O2气体刻蚀所述第一衬底，且刻蚀的角度在60°～80°，使得所述沟槽的顶部开口成斜坡状；再采用流量为100sccm～400sccm的C4F6或者C4F8气体及流量为10sccm～50sccm的O2气体刻蚀所述第一衬底，且刻蚀的角度在85°～95°。
可选的，所述沟槽顶部的宽度比所述沟槽底部的宽度宽10％～20％。
可选的，所述第一插塞底部的宽度与所述第二插塞的宽度相同。
可选的，所述第一插塞的高度为50μm～150μm，所述第二插塞的高度为50μm～150μm。
本发明的半导体器件的制备方法中，在第一衬底中形成第一插塞，在第二衬底中形成第二插塞，将第一衬底和第二衬底键合，使得第一插塞与第二插塞电性连接，第一插塞和第二插塞形成通孔，从而形成的通孔的深宽比更大。本发明中能够获得深宽比大于20的通孔，并且，避免现有技术中硅通孔与衬底之间形成分层，节省通孔所占的器件面积，降低形成通孔所需的成本。
附图说明
图1为本发明一实施例中半导体器件的制备方法的流程图；
图2a为本发明一实施例中形成沟槽的结构示意图；
图2b为本发明一实施例中形成阻挡层和连接层的结构示意图；
图2c为本发明一实施例中形成金属层的结构示意图；
图2d为本发明一实施例中化学机械研磨金属层的结构示意图；
图2e为本发明一实施例中去除连接层的结构示意图；
图2f为本发明一实施例中第二衬底的结构示意图；
图2g为本发明一实施例中第一衬底与第二衬底键合的结构示意图；
图3a为本发明另一实施例中形成沟槽的结构示意图；
图3b为本发明另一实施例中形成第一插塞的结构示意图；
图3c为本发明另一实施例中第一衬底与第二衬底键合的结构示意图。。
具体实施方式
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，在第一衬底中形成第一插塞，在第二衬底中形成第二插塞，将第一衬底和第二衬底键合，使得第一插塞与第二插塞电性连接，第一插塞和第二插塞形成通孔，从而形成的通孔的深宽比更大。本发明中能够避免现有技术中硅通孔与衬底之间形成分层，形成高深宽比的通孔，节省通孔所占的器件面积，降低形成通孔所需的成本。
以下结合附图对本发明的半导体器件的制备方法进行详细的描述，其中，图1为本发明的半导体器件制备方法的流程图，图2a-图2g为本发明一实施例中半导体器件的制备方法中各步骤对应的结构的剖面示意图，图3a～图3c为本发明另一实施例中半导体器件制备过程中的结构示意图。参考图1所示，本发明提供一种半导体器件的制备方法具体包括如下步骤：
首先，执行步骤S1，参考图2a，提供第一衬底10，所述第一衬底10可以为硅衬底、锗衬底、锗硅衬底或本领域技术人员公知的其他常用的衬底，在所述第一衬底10上形成图案化的光阻(图中未示出)，以图案化的光阻为掩膜刻蚀所述第一衬底10，在所述第一衬底10中形成沟槽11，所述沟槽11用于后续填充金属形成插塞。之后，去除所述图案化的光阻。
执行步骤S2，在所述沟槽11中填充金属形成第一插塞，且所述第一插塞的上表面位于第一衬底之上。在本实施例中，形成所述第一插塞具体包括如下子步骤：
首先，参考图2b所示，在所述第一衬底10上形成阻挡层12，阻挡层覆盖第一衬底10及所述沟槽11的侧壁和底壁，所述阻挡层12用于将第一插塞的金属与第一衬底进行隔离，放置第一插塞与衬底之间的其他部件连通。并且，刻蚀所述沟槽的底壁的阻挡层，使得所述阻挡层12覆盖所述沟槽11的侧壁及所述第一衬底10的表面。本实施例中，所述阻挡层12为氧化硅、氮氧化硅或氮化硅中的一种，所述阻挡层12的厚度为200nm～500nm。
继续参考图2b所示，为了提高后续填充的金属与所述第一衬底之间的接触性能，在沟槽11中形成连接层13，所述连接层13覆盖所述阻挡层12以及所述沟槽11的底壁，本实施例中，所述连接层13选用的材料为金属钛、金属钽、氮化钛或氮化钽中的一种，所述连接层13的厚度为150nm～1000nm，例如，连接层13的厚度为500nm、600nm、800nm、900nm。
接着，在所述沟槽中形成籽晶层(图中未示出)，所述籽晶层覆盖所述连接层13，所述籽晶层用于后续填充的金属的种子层，所述籽晶层的材料为金属铜，采用电镀工艺形成所述籽晶层，所述籽晶层的厚度为500nm～2000nm，例如，籽晶层的厚度为500nm、600nm、800nm、900nm、1500nm、1800nm。
之后，参考图2c所示，以所述籽晶层为种子在所述沟槽13及所述第一衬底10表面形成金属层14，所述金属层14填充所述沟槽11并覆盖所述第一衬底10。同样的，可以采用电镀工艺形成所述金属层14。
再次，参考图2d所示，采用化学机械研磨工艺去除所述连接层13上的所述金属层14，暴露出连接层13，从而形成第一插塞15。
最终，参考图2e所示，去除所述第一衬底10表面的所述连接层13，并且，使得所述第一插塞的上表面高于所述第一衬底的一表面，即所述第一插塞15的上表面151位于所述阻挡层12之上。例如，所述第一插塞15的上表面与所述阻挡层12的上表面的距离为0.5μm～1.0μm。
执行步骤S3，参考图2f所示，提供第二衬底20，所述第二衬底20中具有第二插塞21及与所述第二插塞21的一端连接的器件层22，所述第二插塞21的另一端在所述第二衬底20的一表面处暴露。所述第二插塞21与第二衬底20之间具有另一阻挡层24，所述另一阻挡层24为氧化硅、氮氧化硅或氮化硅中的一种，所述另一阻挡层24的厚度为200nm～500nm，另一阻挡层24覆盖第二衬底20的表面。
最后，参考图2g所示，将所述第一衬底10的一表面与所述第二衬底20的一表面键合，所述第一插塞15与所述第二插塞21电性连接，形成通孔40，阻挡层12与另一阻挡层24形成绝缘层30。由于第一插塞的上表面位于第一衬底之上，从而使得第一插塞与第二插塞的键合更稳定。需要说明的是，所述第一衬底10中形成有第一标记(图中未示出)，所述第二衬底20中形成有与所述第一标记相对的第二标记(图中未示出)，通过所述第一标记和所述第二标记将所述第一衬底10与所述第二衬底20键合。此外，本发明中在去除第一衬底10的一表面上的连接层之后，还可以继续研磨去除第一衬底10的一表面上的阻挡层。此时第二衬底20表面也不具备另一阻挡层，使得第一衬底10与第二衬底20直接键合，而不通过阻挡层及另一阻挡层进行键合。
本实施例中，所述第一插塞15的高度为50μm～150μm，所述第二插塞21的高度为50μm～150μm，第二插塞的宽度为5μm～10μm。第一插塞的宽度为5μm～10μm，可以理解的是，由于在第一插塞15和第二插塞21在进行对位连接时，第一插塞15或第二插塞21之间的对位位置会存在一定的偏差，因此，所述第一插塞15的宽度小于所述第二插塞21的宽度，使得第一插塞15完全与第二插塞21对位。具体的，所述第一插塞15的宽度比所述第二插塞21的宽度窄5％～10％，本发明中形成的通孔40的深度为第一插塞15和第二插塞21的总高度，从而形成高深宽比的通孔40，例如，第一插塞15和第二插塞21的高度均为100μm，第二插塞的宽度为6μm。第一插塞的宽度为5μm，第一插塞15和第二插塞21形成的通孔的总深度为2000μm，宽度为5μm，形成的通孔的深宽比为20。本发明中，分别形成第一插塞和第二插塞，第一插塞和第二插塞的深宽比较小，可以采用现有的工艺制备。之后，再通过将第一插塞与第二插塞进行键合，使得第一插塞与第二插塞形成通孔，形成深宽比的通孔，工艺简单。
本发明的其他实施例中，还可以根据通孔深宽比的需要，分别形成多个插塞，例如，三个、四个、五个等，再将多个插塞依次键合形成通孔，进一步的形成深宽比更高的通孔。例如，本发明中，在将第一衬底与第二衬底键合之后还包括如下步骤：减薄所述第一衬底11的另一表面，暴露出所述第一插塞15，所述第一衬底的一表面与所述第一衬底的另一表面相背；提供第三衬底，所述第三衬底中具有第三插塞，所述第三插塞的一端在所述第三衬底的表面处暴露；将所述第三衬底与所述第一衬底键合，所述第三插塞与所述第一插塞电性连接，所述第一插塞、所述第二插塞及所述第三插塞形成所述通孔，形成的通孔的深宽比进一步提高。同样的，为了解决第三插塞与第一插塞之间对位偏差的问题，所述第三插塞的宽度小于所述第一插塞的宽度，所述第三插塞的宽度比所述第一插塞的宽度窄5％～10％。
在本发明的另一实施例中，参考图3a所示，在所述第一衬底10’中形成的所述沟槽11’顶部的宽度大于所述沟槽11’底部的宽度，使得所述沟槽11’的顶部开口成为斜坡状，使得所述沟槽的顶部宽度比所述沟槽的底部宽度大10％～20％。本实施例中，形成所述沟槽11’时，采用等离子体刻蚀所述第一衬底10，刻蚀过程中，先使得刻蚀气体与第一衬底之间成一定的倾角，例如，60°～80°，使得刻蚀的沟槽的宽度逐渐减小，之后，刻蚀气体与第一衬底之间近似垂直，例如，85°～95°，使得形成的沟槽的宽度不变。本实施例中，先采用流量为100sccm～400sccm的C4F6或者C4F8气体，以及流量为10sccm～50sccm的O2气体刻蚀所述第一衬底10，且刻蚀的角度在60°～80°，接着，再采用流量为100sccm～400sccm的C4F6或者C4F8气体，以及流量为10sccm～50sccm的O2气体刻蚀所述第一衬底，且刻蚀的角度在85°～95°。此外，本实施例中，所述沟槽的开口并不限于为斜坡状，只要所述沟槽的顶部的宽度大于沟槽底部的宽度即可，此亦在本发明保护的思想范围之内。
可以理解的是，由于沟槽11’顶部的宽度成斜坡状，参考图3b所示，本实施例中，采用与上述实施例相同的工艺形成阻挡层12’，并填充金属形成第一插塞，使得所述第一插塞15’的顶部宽度大于所述第一插塞15’的底部宽度。
接着，参考图3c所示，将第一衬底10’与第二衬底20键合，第一插塞15’与第二插塞21电性连接，形成通孔,40’，阻挡层12’与另一阻挡层24形成绝缘层30’。需要说明的是，在本实施例中，由于第一插塞15’的顶部宽度大，可以避免第一插塞15’与第二插塞21之间对位的偏差，从而第一插塞15’与第二插塞21的宽度可以相同，而不必要使得第一插塞的宽度小于第二插塞的宽度，保证形成的通孔的深宽比。
综上所述，本发明的半导体器件的制备方法，在第一衬底中形成第一插塞，在第二衬底中形成第二插塞，将第一衬底和第二衬底键合，使得第一插塞与第二插塞电性连接，第一插塞和第二插塞形成通孔，从而形成的通孔的深宽比更大。本发明中能够获得深宽比大于20的通孔，并且，避免现有技术中硅通孔与衬底之间形成分层，节省通孔所占的器件面积，降低形成通孔所需的成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种半导体器件的制备方法，其特征在于，包括：
提供第一衬底，在所述第一衬底中形成沟槽；
在所述沟槽中填充金属形成第一插塞，且所述第一插塞的上表面高于所述第一衬底的一表面；
提供第二衬底，所述第二衬底中具有第二插塞及与所述第二插塞的一端连接的器件层，所述第二插塞的另一端在所述第二衬底的一表面处暴露；以及
将所述第一衬底的一表面与所述第二衬底的一表面键合，且所述第一插塞与所述第二插塞电性连接，所述第一插塞和所述第二插塞形成通孔。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，形成所述第一插塞的具体步骤包括：
形成阻挡层，所述阻挡层覆盖所述沟槽的侧壁及所述第一衬底的一表面；
形成连接层，所述连接层覆盖所述阻挡层以及所述沟槽的底壁；
形成籽晶层，所述籽晶层覆盖所述连接层；
以所述籽晶层为种子在所述沟槽及所述第一衬底的一表面形成金属层，所述金属层填充所述沟槽并覆盖所述第一衬底；
化学机械研磨去除所述连接层上的所述金属层，形成所述第一插塞；
去除所述第一衬底的一表面上的所述连接层，且所述第一插塞的上表面高于所述阻挡层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述第一插塞的上表面与所述阻挡层的上表面的距离为0.5μm～1.0μm。
4.如权利要求2所述的半导体器件的制备方法，其特征在于，所述连接层的材料为金属钛、金属钽、氮化钛或氮化钽中的一种，所述连接层的厚度为150nm～1000nm。
5.如权利要求2所述的半导体器件的制备方法，其特征在于，所述籽晶层的材料为金属铜，采用电镀工艺形成所述籽晶层，所述籽晶层的厚度为500nm～2000nm。
6.如权利要求2所述的半导体器件的制备方法，其特征在于，所述阻挡层为氧化硅、氮氧化硅或氮化硅中的一种，所述阻挡层的厚度为200nm～500nm。
7.如权利要求2所述的半导体器件的制备方法，其特征在于，去除所述第一衬底的一表面上的所述连接层时，还去除所述第一衬底的一表面上的所述阻挡层。
8.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一插塞的宽度小于所述第二插塞的宽度。
9.如权利要求8所述的半导体器件的制备方法，其特征在于，所述第一插塞的宽度比所述第二插塞的宽度窄5％～10％。
10.如权利要求8所述的半导体器件的制备方法，其特征在于，在将第一衬底与第二衬底键合之后，还包括：
减薄所述第一衬底的另一表面，暴露出所述第一插塞，所述第一衬底的一表面与所述第一衬底的另一表面相背；
提供第三衬底，所述第三衬底中具有第三插塞，所述第三插塞的一端在所述第三衬底的一表面处暴露；
将所述第三衬底的一表面与所述第一衬底的另一表面键合，所述第三插塞与所述第一插塞电性连接，所述第一插塞、所述第二插塞及所述第三插塞形成所述通孔。
11.如权利要求10所述的半导体器件的制备方法，其特征在于，所述第三插塞的宽度小于所述第一插塞的宽度，所述第三插塞的宽度比所述第一插塞的宽度窄5％～10％。
12.如权利要求1所述的半导体器件的制备方法，其特征在于，所述沟槽的顶部开口成斜坡状。
13.如权利要求11所述的半导体器件的制备方法，其特征在于，形成所述沟槽时，先采用流量为100sccm～400sccm的C4F6或者C4F8气体及流量为10sccm～50sccm的O2气体刻蚀所述第一衬底，且刻蚀的角度在60°～80°，使得所述沟槽的顶部开口成斜坡状；再采用流量为100sccm～400sccm的C4F6或者C4F8气体及流量为10sccm～50sccm的O2气体刻蚀所述第一衬底，且刻蚀的角度在85°～95°。
14.如权利要求13所述的半导体器件的制备方法，其特征在于，所述沟槽顶部的宽度比所述沟槽底部的宽度宽10％～20％。
15.如权利要求13所述的半导体器件的制备方法，其特征在于，所述第一插塞底部的宽度与所述第二插塞的宽度相同。
16.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一插塞的高度为50μm～150μm，所述第二插塞的高度为50μm～150μm。
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