CN107658302A - 一种存储器结构及其制备方法 - Google Patents

Abstract

本发明提供一种存储器结构及其制备方法，该结构包括：表面具有重掺杂外延层的半导体衬底；位于半导体衬底之上的第一隔离介电层、地选择栅电极层、字线栅电极层、串选择栅电极层、介于地选择栅电极层、字线栅电极层和串选择栅电极层之间的多层第二隔离介电层；向下贯穿串选择栅电极层、字线栅电极层和地选择栅电极层并与所述重掺杂外延层接触的半导体沟道；包裹在所述半导体沟道的侧壁上的栅极介电层。本发明的存储器结构以重掺杂外延层作为公共源极线，采用在重掺杂外延层上外延生长的III‑V族单晶半导体作为垂直沟道，相对于现有的垂直沟道型NAND结构，器件结构得到了进一步简化，制备工艺易于控制，产品良率高。

Description

一种存储器结构及其制备方法

技术领域

本发明涉及集成电路技术领域，特别是涉及一种存储器结构及其制备方法。

背景技术

对于不同架构的NAND存储器来说，按照存储层的材料可以划分为三维浮栅存储器和三维电荷俘获存储器。对于前者三维浮栅存储器由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把***电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。

三星电子推出的垂直沟道型三维电荷俘获闪存以垂直的多晶硅圆柱体作为沟道，多层栅极环绕在该多晶硅圆柱体周围，每层栅极作为一层字线，这样字线就成了水平层，位线连接在垂直的多晶硅圆柱体的顶部。公共源极线通过在衬底制作重掺杂区域再逐个引出。栅极采用电荷俘获的方式存储，在多晶硅沟道和栅极金属之间设有隧穿层、电荷俘获层和阻挡层。具体的器件结构描述可参考专利公开号为CN104425511A的专利文献。

这种垂直沟道型三维电荷俘获闪存的关键技术是超深孔刻蚀和高质量薄膜工艺。32层的超深孔深宽比接近30:1，上下孔的直径差异要求小于10-20nm。栅介质多层薄膜不仅要求顶层和底层的厚度基本一致，对组份均匀性也提出了很高的要求。沟道材料一般为多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时还需要与栅介质之间有低缺陷密度的界面。作为一种电荷俘获存储器，存储单元之间几乎没有耦合效应。编程和擦除操作分别使用了电子和空穴的FN隧穿。为了提高擦除速度，隧穿层通常会使用基于氧化硅和氮氧化硅材料的叠层结构。存储层则一般是氮化硅为主的高陷阱密度材料。为了降低栅反向注入，阻挡层则会使用氧化硅或氧化铝等材料。

然而，现有的垂直沟道型三维电荷俘获存储器，器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜沟道的厚度要尽量薄，工艺很难兼顾，影响产品良率。

发明内容

鉴于以上所述现有技术，本发明的目的在于提供一种存储器结构及其制备方法，用于解决现有技术中的种种问题。

为实现上述目的及其他相关目的，本发明提供一种存储器结构，包括：

半导体衬底，所述半导体衬底表面具有重掺杂外延层；

第一隔离介电层，位于所述半导体衬底之上；

地选择栅电极层，位于所述第一隔离介电层之上；

字线栅电极层，位于所述地选择栅电极层之上；

串选择栅电极层，位于所述字线栅电极层之上；

多层第二隔离介电层，介于所述地选择栅电极层、字线栅电极层和串选择栅电极层之间；

半导体沟道，所述半导体沟道向下贯穿所述串选择栅电极层、字线栅电极层和地选择栅电极层，并且所述半导体沟道的底部与所述重掺杂外延层接触；

栅极介电层，包裹在所述半导体沟道的侧壁上，介于所述半导体沟道与所述串选择栅电极层、字线栅电极层和地选择栅电极层之间，在由所述半导体沟道中心向外的方向上依次包括隧道层、电荷俘获层和阻挡层；

其中，所述半导体沟道为III-V族单晶半导体。

可选地，所述半导体衬底包括具有第二导电类型的掺杂衬底和生长于所述掺杂衬底表面的第一导电类型的所述重掺杂外延层。

可选地，所述重掺杂外延层的掺杂浓度为10¹⁸-5×10¹⁹/cm³。

可选地，所述重掺杂外延层的厚度为1-5μm。

可选地，所述半导体沟道与所述重掺杂外延层的导电类型相同。

可选地，所述半导体沟道的平行于所述半导体衬底的横截面的最大宽度为2-50nm。

可选地，在所述半导体沟道的顶部设有位线接触和与所述位线接触连接的位线电极层。

进一步可选地，所述存储器结构包括第三隔离介电层，所述第三隔离介电层位于所述位线电极层与所述串选择栅电极层之间，并将所述半导体沟道的顶部包裹，所述位线接触穿过所述第三隔离介电层与所述半导体沟道的顶部接触。

进一步可选地，所述位线接触的材料包括Ti、Al、Ni、Au中的一种或多种。

可选地，所述存储器结构包括多层所述字线栅电极层，多层所述字线栅电极层之间设有所述第二隔离介电层。

可选地，在所述栅极介电层中，所述隧道层的材料为硅氧化物，所述电荷俘获层的材料为硅氮化物，所述阻挡层的材料为硅氧化物。

可选地，所述栅极介电层的厚度为2-50nm。

为实现上述目的及其他相关目的，本发明还提供一种存储器结构，包括：作为公共源极线的重掺杂外延层；依次设置在所述重掺杂外延层上的地选择线、多层字线和串选择线；以及多个与所述重掺杂外延层接触并贯穿所述地选择线、多层字线和串选择线的半导体沟道，每个所述半导体沟道上设有对应的位线接触，和与对应的所述位线接触连接的位线，其中，所述半导体沟道为III-V族单晶半导体。

为实现上述目的及其他相关目的，本发明还提供一种存储器结构的制备方法，包括如下步骤：

提供表面具有重掺杂外延层的半导体衬底；

在所述重掺杂外延层上形成第一隔离介电层，在所述第一隔离介电层上形成地选择栅电极层、字线栅电极层、串选择栅电极层以及介于所述地选择栅电极层、字线栅电极层、串选择栅电极层之间的第二隔离介电层；

通过光刻和刻蚀形成通孔，所述通孔向下贯穿所述串选择栅电极层、字线栅电极层、地选择栅电极层、介于所述地选择栅电极层、字线栅电极层、串选择栅电极层之间的第二隔离介电层、以及第一隔离介电层，并使所述重掺杂外延层露出；

在所述通孔中形成栅极介电层，使所述栅极介电层覆盖所述通孔的底面和侧面，所述栅极介电层在由所述通孔中心向外的方向上依次包括隧道层、电荷俘获层和阻挡层；

刻蚀所述栅极介电层在所述通孔底部形成开口露出所述重掺杂外延层，通过所述开口腐蚀部分所述重掺杂外延层；

在所述开口下方被腐蚀的所述重掺杂外延层表面进行外延生长形成填充所述通孔的半导体沟道。

可选地，提供表面具有重掺杂外延层的半导体衬底包括以下步骤：提供具有第二导电类型的掺杂衬底；在所述第二导电类型的掺杂衬底上外延生长形成第一导电类型的重掺杂外延层。

进一步可选地，在第一导电类型的所述重掺杂外延层上外延生长形成第一导电类型的所述半导体沟道。

可选地，形成多层所述字线栅电极层，多层所述字线栅电极层之间形成所述第二隔离介电层。

可选地，形成所述第一隔离介电层、地选择栅电极层、字线栅电极层、串选择栅电极层、第二隔离介电层的方法选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种。

可选地，所述通孔开口的最大宽度为2-50nm。

可选地，形成所述栅极介电层的方法选自化学气相沉积、金属有机化合物化学气相沉积、原子层沉积、分子束外延中的一种或多种。

可选地，刻蚀所述栅极介电层在所述通孔底部形成开口的方法为干法刻蚀或原子层沉积。

可选地，通过所述开口腐蚀部分所述重掺杂外延层的方法为采用碱性溶液的湿法腐蚀。

可选地，外延生长所述半导体沟道的方法为金属有机化合物化学气相沉积或分子束外延。

可选地，外延生长所述半导体沟道的材料为III-V族单晶半导体。

可选地，在形成所述半导体沟道之后还包括以下步骤：形成覆盖在所述半导体沟道顶部的第三隔离介电层，在所述第三隔离介电层中形成接触通孔露出所述半导体沟道的顶部，在所述接触通孔中形成位线接触，在形成有所述位线接触的第三隔离介电层上形成位线电极层，使所述位线电极层通过所述位线接触与所述半导体沟道实现电连接。

进一步可选地，形成所述第三隔离介电层的方法选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种。

如上所述，本发明的存储器结构及其制备方法，具有以下有益效果：

本发明的技术方案以重掺杂外延层作为公共源极线，并在其上设置地选择线、多层字线和串选择线，贯穿地选择线、多层字线和串选择线的垂直沟道采用在所述重掺杂外延层上外延生长的III-V族单晶半导体，存储单元采用栅极电荷俘获的方式存储，相对于现有的垂直沟道型NAND结构，器件结构得到了进一步简化，制备工艺易于控制，产品良率高。

附图说明

图1显示为本发明实施例提供的存储器结构的示意图。

图2a-2f显示为本发明实施例提供的存储器结构的制备流程示意图。

元件标号说明

100 半导体衬底

101 重掺杂外延层

102 掺杂衬底

201 第一隔离介电层

202 第二隔离介电层

203 第三隔离介电层

301 地选择栅电极层

401 字线栅电极层

501 串选择栅电极层

600 栅极介电层

601 隧道层

602 电荷俘获层

603 阻挡层

700 半导体沟道

801 位线电极层

802 位线接触

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本实施例提供一种可以应用于垂直沟道型三维电荷俘获NAND存储器中的存储单元串的结构及制备方法。多个存储单元串可以组成存储阵列。存储单元串采用多个栅极无结型开关晶体管共用垂直沟道的形式，多个栅极无结型开关晶体管，即栅极连接入地选择线(GSL)的地选择晶体管，栅极分别连接入多条字线(WL)的多个栅极控制的电荷俘获存储单元，以及栅极连接入串选择线(SSL)的串选择晶体管。

请参阅图1，本实施例提供一种存储器结构可作为存储单元串，其包括：

半导体衬底100，所述半导体衬底100表面具有重掺杂外延层101；第一隔离介电层201，位于所述半导体衬底100之上；地选择栅电极层301，位于所述第一隔离介电层201之上；字线栅电极层401，位于所述地选择栅电极层301之上；串选择栅电极层501，位于所述字线栅电极层401之上；多层第二隔离介电层202，介于所述地选择栅电极层301、字线栅电极层401和串选择栅电极层501之间；半导体沟道700，所述半导体沟道700向下贯穿所述串选择栅电极层501、字线栅电极层401和地选择栅电极层301，并且所述半导体沟道700的底部与所述重掺杂外延层101接触；栅极介电层600，包裹在所述半导体沟道700的侧壁上，介于所述半导体沟道700与所述串选择栅电极层501、字线栅电极层401和地选择栅电极层301之间，在由所述半导体沟道700中心向外的方向上依次包括隧道层601、电荷俘获层602和阻挡层603；其中，所述半导体沟道700为III-V族单晶半导体。

在本实施例中，所述半导体衬底100可以是双层材料结构、多层材料结构或其他适合的结构，优选地，所述半导体衬底100可以包括具有第二导电类型的掺杂衬底102和生长于所述掺杂衬底102表面的第一导电类型的所述重掺杂外延层101。掺杂衬底102可以是硅衬底、锗衬底、硅-锗衬底、绝缘体上硅(SOI)衬底或其他适合表面生长外延层的衬底。所述半导体沟道700与所述重掺杂外延层101的导电类型相同，也为第一导电类型。第一导电类型与第二导电类型相反。例如，第一导电类型为N型，第二导电类型为P型。所述重掺杂外延层101的掺杂浓度可以为10¹⁸-5×10¹⁹/cm³。所述重掺杂外延层101的厚度可以为1-5μm。

本实施例中，所述存储单元串结构可以包括多层所述字线栅电极层401，多层所述字线栅电极层401之间设有所述第二隔离介电层202实现隔离。本发明对字线栅电极层401的层数没有限制，例如，可以是24层、32层、48层或更多层。

本实施例中，所述半导体沟道700的平行于所述半导体衬底100的横截面形状为圆形、多边形或其他适合的形状。所述半导体沟道700的平行于所述半导体衬底100的横截面的最大宽度为2-50nm。

在所述半导体沟道700的顶部可以设置位线接触802和与所述位线接触802连接的位线电极层801。位线电极层801可以是图形化的位线。在所述位线电极层801与所述串选择栅电极层501之间可以设置第三隔离介电层203进行隔离，第三隔离介电层203可以将所述半导体沟道700的顶部包裹，所述位线接触802穿过所述第三隔离介电层203与所述半导体沟道700的顶部接触。

具体地，第一隔离介电层201、第二隔离介电层202和第三隔离介电层203的材料可以是诸如硅氧化物、硅氮化物或硅氮氧化物等绝缘材料。第一隔离介电层201、第二隔离介电层202和第三隔离介电层203的厚度可以各不相同。

具体地，地选择栅电极层301可以包括导电材料诸如金属或金属硅化物。例如，地选择栅电极层301可以包括钛、钽、钨、钴、钛氮化物、钽氮化物、钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物、或类似物。字线栅电极层401可以包括金属硅化物材料。例如，字线栅电极层401可以包括钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物、或类似物。串选择栅电极层501可以包括导电材料诸如金属或金属硅化物。例如，串选择栅电极层501可以包括钛、钽、钨、钴、钛氮化物、钽氮化物、钛硅化物、钽硅化物、钨硅化物、钴硅化物、镍硅化物或类似物。位线电极层801可以包括导电材料，例如可以包括Ti、Al、Ni、Au、Cu等。位线接触802可以包括Ti、Al、Ni、Au中的一种或多种材料，或为其他适合的金属接触材料和结构。

具体地，栅极介电层600为绝缘材料，例如可以是ONO介电材料，即硅氧化物、硅氮化物、硅氧化物。隧道层601可以包括硅氧化物，电荷俘获层602可以包括硅氮化物，阻挡层603可以包括硅氧化物或者具有高介电常数的高k介电材料。栅极介电层600的厚度可以为2-50nm。

上述结构中，重掺杂外延层101可作为存储器的公共源极线(CSL)，地选择栅电极层301可作为地选择线(GSL)、多层字线栅电极层401可作为多条字线(WL)，串选择栅电极层501可作为串选择线(SSL)。这样公共源极线、地选择线和多层字线均为水平层，设置多个垂直的半导体沟道阵列排布的穿插在这些水平层中，在这些半导体沟道的顶部连接位线(BL)，即可组成三维存储阵列。

本实施例还提供一种存储器结构，可作为基于上述存储单元串的存储阵列，包括：作为公共源极线的重掺杂外延层，依次设置在所述重掺杂外延层上的地选择线、多层字线和串选择线，以及与所述重掺杂外延层接触并贯穿所述地选择线、多层字线和串选择线的半导体沟道，其中，所述半导体沟道为III-V族单晶半导体。所述存储器结构可以包括多个所述半导体沟道，每个半导体沟道上设有对应的位线接触，和与对应的所述位线接触连接的位线。

本实施例提供的存储器结构与现有技术中的垂直沟道型NAND结构的不同之处主要在于，本实施例存储器结构的公共源极线是位于半导体沟道下的重掺杂外延层，而现有技术的公共源极线通常需要在衬底上形成多个掺杂区再额外引出；另外本实施例存储器结构的半导体沟道采用在重掺杂外延层上生长的III-V族单晶半导体，而现有技术的垂直沟道结构采用多晶硅薄膜，结构也较为复杂，通常包括多层薄膜，在沟道结构中间还可能设有绝缘埋层等。垂直沟道采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜沟道的厚度要尽量薄，工艺很难兼顾。因此，相较于现有的垂直沟道型NAND，本实施例提供的存储单元串和存储阵列具有更加简单的结构，对应制作工艺也相对简单，易于控制。

下面结合附图进一步详细说明本实施例提供的存储器结构的制备方法。请参阅图2a-2f，本实施例提供一种存储器结构的制备方法，包括如下步骤：

首先，如图2a所示，提供表面具有重掺杂外延层101的半导体衬底100。具体地，可以先提供具有第二导电类型的掺杂衬底102；然后在所述第二导电类型的掺杂衬底102上外延生长形成第一导电类型的重掺杂外延层101。其中，重掺杂外延层101的厚度可以为1-5μm，掺杂浓度可以为10¹⁸-5×10¹⁹/cm³。

如图2b所示，在所述重掺杂外延层101上形成第一隔离介电层201，在所述第一隔离介电层201上形成地选择栅电极层301、字线栅电极层401、串选择栅电极层501以及介于所述地选择栅电极层301、字线栅电极层401、串选择栅电极层501之间的第二隔离介电层202。本实施例优选地，可以在地选择栅电极层301和串选择栅电极层501之间形成多层字线栅电极层401，多层字线栅电极层401之间形成第二隔离介电层202作为隔离。具体地，形成所述第一隔离介电层201、地选择栅电极层301、字线栅电极层401、串选择栅电极层501、第二隔离介电层202的方法可以选自化学气相沉积(CVD)、物理气相沉积(PVD)、金属有机化合物化学气相沉积(MOCVD)、原子层沉积(ALD)中的一种或多种，或其他适合的工艺。

如图2c所示，通过光刻和刻蚀形成通孔，所述通孔向下贯穿所述串选择栅电极层501、字线栅电极层401、地选择栅电极层301、介于所述地选择栅电极层301、字线栅电极层401、串选择栅电极层501之间的第二隔离介电层202、以及第一隔离介电层201，并使所述重掺杂外延层101露出。具体地，所述通孔横截面形状可以为圆形、多边形或其他适合的现状。所述通孔开口的最大宽度可以为2-50nm。

如图2d所示，在所述通孔中形成栅极介电层600，使所述栅极介电层600覆盖所述通孔的底面和侧面，所述栅极介电层600在由所述通孔中心向外的方向上依次包括隧道层601、电荷俘获层602和阻挡层603。具体地，隧道层601可以为硅氧化物，电荷俘获层602可以为硅氮化物，阻挡层603可以为硅氧化物。形成所述栅极介电层600的方法可以选自CVD、MOCVD、ALD、分子束外延(MBE)中的一种或多种，或其他适合的工艺。形成的栅极介电层600的厚度可以为2-50nm。

如图2e所示，刻蚀所述栅极介电层600在所述通孔底部形成开口露出所述重掺杂外延层101，再通过所述开口腐蚀部分所述重掺杂外延层101至预定深度。具体地，刻蚀所述栅极介电层600在所述通孔底部形成开口的方法可以为干法刻蚀或原子层刻蚀(ALE)。通过所述开口腐蚀部分所述重掺杂外延层101的方法为采用碱性溶液的湿法腐蚀。

然后，如图2f所示，在所述开口下方被腐蚀的所述重掺杂外延层101表面进行外延生长形成填充所述通孔的半导体沟道700。具体地，在第一导电类型的所述重掺杂外延层101上外延生长形成具有第一导电类型的所述半导体沟道700。外延生长所述半导体沟道700的方法为MOCVD、MBE或其他适合的工艺。本实施例中，外延生长得到的所述半导体沟道700的材料为III-V族单晶半导体，例如，所述半导体沟道700可以是为InAs单晶纳米线。

可选地，如图1所示，在形成所述半导体沟道700之后还包括：形成覆盖在所述半导体沟道700顶部的第三隔离介电层203，在所述第三隔离介电层203中形成接触通孔露出所述半导体沟道700的顶部，在所述接触通孔中形成位线接触802，在形成有所述位线接触802的第三隔离介电层203上形成位线电极层801，使所述位线电极层801通过所述位线接触与所述半导体沟道700实现电连接。位线电极层801可以图形化形成位线。形成所述第三隔离介电层203的方法可以选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种或其他适合的工艺。

此外，还可以利用上述方法同时形成多个通孔，在多个所述通孔中生长多个半导体沟道700和包裹其侧壁的栅极介电层600，从而可形成存储阵列。

综上所述，本发明的存储器结构以重掺杂外延层作为公共源极线，并在其上设置地选择线、多层字线和串选择线，贯穿地选择线、多层字线和串选择线的垂直沟道采用在所述重掺杂外延层上外延生长的III-V族单晶半导体，存储单元采用栅极电荷俘获的方式存储，相对于现有的垂直沟道型NAND结构，器件结构得到了进一步简化，制备工艺易于控制，产品良率高。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (26)

1.一种存储器结构，其特征在于，包括：

半导体衬底，所述半导体衬底表面具有重掺杂外延层；

第一隔离介电层，位于所述半导体衬底之上；

地选择栅电极层，位于所述第一隔离介电层之上；

字线栅电极层，位于所述地选择栅电极层之上；

串选择栅电极层，位于所述字线栅电极层之上；

多层第二隔离介电层，介于所述地选择栅电极层、字线栅电极层和串选择栅电极层之间；

半导体沟道，所述半导体沟道向下贯穿所述串选择栅电极层、字线栅电极层和地选择栅电极层，并且所述半导体沟道的底部与所述重掺杂外延层接触；

栅极介电层，包裹在所述半导体沟道的侧壁上，介于所述半导体沟道与所述串选择栅电极层、字线栅电极层和地选择栅电极层之间，在由所述半导体沟道中心向外的方向上依次包括隧道层、电荷俘获层和阻挡层；

其中，所述半导体沟道为III-V族单晶半导体。

2.根据权利要求1所述的存储器结构，其特征在于：所述半导体衬底包括具有第二导电类型的掺杂衬底和生长于所述掺杂衬底表面的第一导电类型的所述重掺杂外延层。

3.根据权利要求1所述的存储器结构，其特征在于：所述重掺杂外延层的掺杂浓度为10¹⁸-5×10¹⁹/cm³。

4.根据权利要求1所述的存储器结构，其特征在于：所述重掺杂外延层的厚度为1-5μm。

5.根据权利要求1所述的存储器结构，其特征在于：所述半导体沟道与所述重掺杂外延层的导电类型相同。

6.根据权利要求1所述的存储器结构，其特征在于：所述半导体沟道的平行于所述半导体衬底的横截面的最大宽度为2-50nm。

7.根据权利要求1所述的存储器结构，其特征在于：在所述半导体沟道的顶部设有位线接触和与所述位线接触连接的位线电极层。

8.根据权利要求7所述的存储器结构，其特征在于：所述存储器结构包括第三隔离介电层，所述第三隔离介电层位于所述位线电极层与所述串选择栅电极层之间，并将所述半导体沟道的顶部包裹，所述位线接触穿过所述第三隔离介电层与所述半导体沟道的顶部接触。

9.根据权利要求7所述的存储器结构，其特征在于：所述位线接触的材料包括Ti、Al、Ni、Au中的一种或多种。

10.根据权利要求1所述的存储器结构，其特征在于：所述存储器结构包括多层所述字线栅电极层，多层所述字线栅电极层之间设有所述第二隔离介电层。

11.根据权利要求1所述的存储器结构，其特征在于：在所述栅极介电层中，所述隧道层的材料为硅氧化物，所述电荷俘获层的材料为硅氮化物，所述阻挡层的材料为硅氧化物。

12.根据权利要求1所述的存储器结构，其特征在于：所述栅极介电层的厚度为2-50nm。

13.一种存储器结构，其特征在于，包括：作为公共源极线的重掺杂外延层；依次设置在所述重掺杂外延层上的地选择线、多层字线和串选择线；以及多个与所述重掺杂外延层接触并贯穿所述地选择线、多层字线和串选择线的半导体沟道，每个所述半导体沟道上设有对应的位线接触，和与对应的所述位线接触连接的位线，其中，所述半导体沟道为III-V族单晶半导体。

14.一种存储器结构的制备方法，其特征在于，所述方法包括以下步骤：

提供表面具有重掺杂外延层的半导体衬底；

在所述重掺杂外延层上形成第一隔离介电层，在所述第一隔离介电层上形成地选择栅电极层、字线栅电极层、串选择栅电极层以及介于所述地选择栅电极层、字线栅电极层、串选择栅电极层之间的第二隔离介电层；

通过光刻和刻蚀形成通孔，所述通孔向下贯穿所述串选择栅电极层、字线栅电极层、地选择栅电极层、介于所述地选择栅电极层、字线栅电极层、串选择栅电极层之间的第二隔离介电层、以及第一隔离介电层，并使所述重掺杂外延层露出；

在所述通孔中形成栅极介电层，使所述栅极介电层覆盖所述通孔的底面和侧面，所述栅极介电层在由所述通孔中心向外的方向上依次包括隧道层、电荷俘获层和阻挡层；

刻蚀所述栅极介电层在所述通孔底部形成开口露出所述重掺杂外延层，通过所述开口腐蚀部分所述重掺杂外延层；

在所述开口下方被腐蚀的所述重掺杂外延层表面进行外延生长形成填充所述通孔的半导体沟道。

15.根据权利要求14所述的存储器结构的制备方法，其特征在于：提供表面具有重掺杂外延层的半导体衬底包括以下步骤：提供具有第二导电类型的掺杂衬底；在所述第二导电类型的掺杂衬底上外延生长形成第一导电类型的重掺杂外延层。

16.根据权利要求15所述的存储器结构的制备方法，其特征在于：在第一导电类型的所述重掺杂外延层上外延生长形成第一导电类型的所述半导体沟道。

17.根据权利要求14所述的存储器结构的制备方法，其特征在于：形成多层所述字线栅电极层，多层所述字线栅电极层之间形成所述第二隔离介电层。

18.根据权利要求14所述的存储器结构的制备方法，其特征在于：形成所述第一隔离介电层、地选择栅电极层、字线栅电极层、串选择栅电极层、第二隔离介电层的方法选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种。

19.根据权利要求14所述的存储器结构的制备方法，其特征在于：所述通孔开口的最大宽度为2-50nm。

20.根据权利要求14所述的存储器结构的制备方法，其特征在于：形成所述栅极介电层的方法选自化学气相沉积、金属有机化合物化学气相沉积、原子层沉积、分子束外延中的一种或多种。

21.根据权利要求14所述的存储器结构的制备方法，其特征在于：刻蚀所述栅极介电层在所述通孔底部形成开口的方法为干法刻蚀或原子层沉积。

22.根据权利要求14所述的存储器结构的制备方法，其特征在于：通过所述开口腐蚀部分所述重掺杂外延层的方法为采用碱性溶液的湿法腐蚀。

23.根据权利要求14所述的存储器结构的制备方法，其特征在于：外延生长所述半导体沟道的方法为金属有机化合物化学气相沉积或分子束外延。

24.根据权利要求14所述的存储器结构的制备方法，其特征在于：外延生长所述半导体沟道的材料为III-V族单晶半导体。

25.根据权利要求14所述的存储器结构的制备方法，其特征在于：在形成所述半导体沟道之后还包括以下步骤：形成覆盖在所述半导体沟道顶部的第三隔离介电层，在所述第三隔离介电层中形成接触通孔露出所述半导体沟道的顶部，在所述接触通孔中形成位线接触，在形成有所述位线接触的第三隔离介电层上形成位线电极层，使所述位线电极层通过所述位线接触与所述半导体沟道实现电连接。

26.根据权利要求25所述的存储器结构的制备方法，其特征在于：形成所述第三隔离介电层的方法选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种。