TWI630706B - 一種記憶體結構及其製備方法 - Google Patents

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Abstract

本發明提供一種記憶體結構及其製備方法，該結構包括：表面具有重摻雜磊晶層的半導體基板；位於半導體基板之上的第一隔離介電層、地選擇閘電極層、字線閘電極層、串選擇閘電極層、介於地選擇閘電極層、字線閘電極層和串選擇閘電極層之間的多層第二隔離介電層；向下貫穿串選擇閘電極層、字線閘電極層和地選擇閘電極層並與所述重摻雜磊晶層接觸的半導體通道；包裹在所述半導體通道的側壁上的閘極介電層。本發明的記憶體結構以重摻雜磊晶層作為共源極線，採用在重摻雜磊晶層上磊晶生長的三五(III-V)族單晶半導體作為垂直通道，相對于現有的垂直通道型NAND結構，元件結構得到了進一步簡化，製備工藝易於控制，產品良率高。

Description

一種記憶體結構及其製備方法
本發明涉及積體電路技術領域，特別是涉及一種記憶體結構及其製備方法。
對於不同架構的NAND型記憶體來說，按照存儲層的材料可以劃分為三維浮閘(floating gate)記憶體和三維電荷俘獲(charge trapping)記憶體。對於前者三維浮閘記憶體由於採用多晶矽浮閘作為存儲層，存儲單元面積更大，在實現更多層存儲單元層疊時工藝難度較大，因此主要是通過把週邊電路置於存儲陣列下面來實現面積的縮減。對於後者三維電荷俘獲記憶體，又可以劃分為垂直閘型和垂直通道型。基於垂直閘結構的三維電荷俘獲快閃記憶體結構，工藝上要難於垂直通道型，一直未見其宣告量產。垂直通道型三維電荷俘獲記憶體是最早實現大規模量產的快閃記憶體產品，2013年8月，三星電子推出了第一代24層的三維垂直通道型電荷俘獲三維記憶體，2014年7月推出了第二代32層128Gb產品，2015年推出了48層256Gb的產品。
三星電子推出的垂直通道型三維電荷俘獲快閃記憶體以垂直的多晶矽圓柱體作為通道，多層閘極環繞在該多晶矽圓柱體周圍，每層閘極作為一層字線，這樣字線就成了水平層，位線連接在垂直的多晶矽圓柱體的頂部。共源極線通過在基板製作重摻雜區域再逐個引出。閘極採用電荷俘獲的方式存儲，在多晶矽通道和閘極金屬之間設有隧穿層、電荷俘獲層和阻擋層。具體的元件結構描述可參考專利公開號為CN104425511A的 專利文獻。
這種垂直通道型三維電荷俘獲快閃記憶體的關鍵技術是超深孔蝕刻和高品質薄膜工藝。32層的超深孔深寬比接近30：1，上下孔的直徑差異要求小於10-20nm。閘介質多層薄膜不僅要求頂層和底層的厚度基本一致，對組份均勻性也提出了很高的要求。通道材料一般為多晶矽薄膜，要求具有很好的結晶度和較大的晶粒，同時還需要與閘介質之間有低缺陷密度的介面。作為一種電荷俘獲記憶體，存儲單元之間幾乎沒有耦合效應。程式設計和擦除操作分別使用了電子和空穴的FN隧穿。為了提高擦除速度，隧穿層通常會使用基於氧化矽和氮氧化矽材料的疊層結構。存儲層則一般是氮化矽為主的高陷阱密度材料。為了降低閘反向注入，阻擋層則會使用氧化矽或氧化鋁等材料。
然而，現有的垂直通道型三維電荷俘獲記憶體，元件通道材料採用多晶矽薄膜，要求具有很好的結晶度和較大的晶粒，同時又要求多晶矽薄膜通道的厚度要儘量薄，工藝很難兼顧，影響產品良率。
鑒於以上所述現有技術，本發明的目的在於提供一種記憶體結構及其製備方法，用於解決現有技術中的種種問題。
為實現上述目的及其他相關目的，本發明提供一種記憶體結構，包括：半導體基板，所述半導體基板表面具有重摻雜磊晶層；第一隔離介電層，位於所述半導體基板之上；地選擇閘電極層，位於所述第一隔離介電層之上；字線閘電極層，位於所述地選擇閘電極層之上；串選擇閘電極層，位於所述字線閘電極層之上；多層第二隔離介電層，介於所述地選擇閘電極層、字線閘電極層和串選擇閘電極層之間；半導體通道，所述半導體通道向下貫穿所述串選擇閘電極層、字線閘電極層和地選擇閘電極層，並且所述半導體通道的底部與所述重摻雜磊晶層接觸；閘極介電層， 包裹在所述半導體通道的側壁上，介於所述半導體通道與所述串選擇閘電極層、字線閘電極層和地選擇閘電極層之間，在由所述半導體通道中心向外的方向上依次包括隧道層、電荷俘獲層和阻擋層；其中，所述半導體通道為III-V族單晶半導體。
可選地，所述半導體基板包括具有第二導電類型的摻雜基板和生長於所述摻雜基板表面的第一導電類型的所述重摻雜磊晶層。
可選地，所述重摻雜磊晶層的摻雜濃度為1018-5×1019/cm3。
可選地，所述重摻雜磊晶層的厚度為1-5μm。
可選地，所述半導體通道與所述重摻雜磊晶層的導電類型相同。
可選地，所述半導體通道的平行於所述半導體基板的橫截面的最大寬度為2-50nm。
可選地，在所述半導體通道的頂部設有位線接觸和與所述位線接觸連接的位線電極層。
進一步可選地，所述記憶體結構包括第三隔離介電層，所述第三隔離介電層位於所述位線電極層與所述串選擇閘電極層之間，並將所述半導體通道的頂部包裹，所述位線接觸穿過所述第三隔離介電層與所述半導體通道的頂部接觸。
進一步可選地，所述位線接觸的材料包括Ti、Al、Ni、Au中的一種或多種。
可選地，所述記憶體結構包括多層所述字線閘電極層，多層所述字線閘電極層之間設有所述第二隔離介電層。
可選地，在所述閘極介電層中，所述隧道層的材料為矽氧化物，所述電荷俘獲層的材料為矽氮化物，所述阻擋層的材料為矽氧化物。
可選地，所述閘極介電層的厚度為2-50nm。
為實現上述目的及其他相關目的，本發明還提供一種記憶體結構，包括：作為共源極線的重摻雜磊晶層；依次設置在所述重摻雜磊晶 層上的地選擇線、多層字線和串選擇線；以及多個與所述重摻雜磊晶層接觸並貫穿所述地選擇線、多層字線和串選擇線的半導體通道，每個所述半導體通道上設有對應的位線接觸，和與對應的所述位線接觸連接的位線，其中，所述半導體通道為三五(III-V)族單晶半導體。
為實現上述目的及其他相關目的，本發明還提供一種記憶體結構的製備方法，包括如下步驟：提供表面具有重摻雜磊晶層的半導體基板；在所述重摻雜磊晶層上形成第一隔離介電層，在所述第一隔離介電層上形成地選擇閘電極層、字線閘電極層、串選擇閘電極層以及介於所述地選擇閘電極層、字線閘電極層、串選擇閘電極層之間的第二隔離介電層；通過光顯影和蝕刻形成通孔，所述通孔向下貫穿所述串選擇閘電極層、字線閘電極層、地選擇閘電極層、介於所述地選擇閘電極層、字線閘電極層、串選擇閘電極層之間的第二隔離介電層、以及第一隔離介電層，並使所述重摻雜磊晶層露出；在所述通孔中形成閘極介電層，使所述閘極介電層覆蓋所述通孔的底面和側面，所述閘極介電層在由所述通孔中心向外的方向上依次包括隧道層、電荷俘獲層和阻擋層；蝕刻所述閘極介電層在所述通孔底部形成開口露出所述重摻雜磊晶層，通過所述開口侵蝕部分所述重摻雜磊晶層；在所述開口下方被侵蝕的所述重摻雜磊晶層表面進行磊晶生長形成填充所述通孔的半導體通道。
可選地，提供表面具有重摻雜磊晶層的半導體基板包括以下步驟：提供具有第二導電類型的摻雜基板；在所述第二導電類型的摻雜基板上磊晶生長形成第一導電類型的重摻雜磊晶層。
進一步可選地，在第一導電類型的所述重摻雜磊晶層上磊晶生長形成第一導電類型的所述半導體通道。
可選地，形成多層所述字線閘電極層，多層所述字線閘電極層之間形成所述第二隔離介電層。
可選地，形成所述第一隔離介電層、地選擇閘電極層、字線閘電極層、串選擇閘電極層、第二隔離介電層的方法選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種。
可選地，所述通孔開口的最大寬度為2-50nm。
可選地，形成所述閘極介電層的方法選自化學氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積、分子束磊晶中的一種或多種。
可選地，蝕刻所述閘極介電層在所述通孔底部形成開口的方法為乾式蝕刻或原子層沉積。
可選地，通過所述開口侵蝕部分所述重摻雜磊晶層的方法為採用鹼性溶液的濕式蝕刻。
可選地，磊晶生長所述半導體通道的方法為金屬有機化合物化學氣相沉積或分子束磊晶。
可選地，磊晶生長所述半導體通道的材料為三五族單晶半導體。
可選地，在形成所述半導體通道之後還包括以下步驟：形成覆蓋在所述半導體通道頂部的第三隔離介電層，在所述第三隔離介電層中形成接觸通孔露出所述半導體通道的頂部，在所述接觸通孔中形成位線接觸，在形成有所述位線接觸的第三隔離介電層上形成位線電極層，使所述位線電極層通過所述位線接觸與所述半導體通道實現電連接。
進一步可選地，形成所述第三隔離介電層的方法選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種。
如上所述，本發明的記憶體結構及其製備方法，具有以下有益效果： 本發明的技術方案以重摻雜磊晶層作為共源極線，並在其上設置地選擇線、多層字線和串選擇線，貫穿地選擇線、多層字線和串選擇線的垂直通道採用在所述重摻雜磊晶層上磊晶生長的三五族單晶半導體，存儲單元採用閘極電荷俘獲的方式存儲，相對于現有的垂直通道型記憶體結構，元件結構得到了進一步簡化，製備工藝易於控制，產品良率高。
100‧‧‧半導體基板
101‧‧‧重摻雜磊晶層
102‧‧‧摻雜基板
201‧‧‧第一隔離介電層
202‧‧‧第二隔離介電層
203‧‧‧第三隔離介電層
301‧‧‧地選擇閘電極層
401‧‧‧字線閘電極層
501‧‧‧串選擇閘電極層
600‧‧‧閘極介電層
601‧‧‧隧道層
602‧‧‧電荷俘獲層
603‧‧‧阻擋層
700‧‧‧半導體通道
801‧‧‧位線電極層
802‧‧‧位線接觸
圖1顯示為本發明實施例提供的記憶體結構的示意圖。
圖2a-2f顯示為本發明實施例提供的記憶體結構的製備流程示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。需說明的是，在不衝突的情況下，以下實施例及實施例中的特徵可以相互組合。
需要說明的是，以下實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
本實施例提供一種可以應用於垂直通道型三維電荷俘獲NAND記憶體中的存儲單元串的結構及製備方法。多個存儲單元串可以組成存儲陣列。存儲單元串採用多個閘極無結型開關電晶體共用垂直通道的形式，多個閘極無結型開關電晶體，即閘極連接入地選擇線(GSL)的地選 擇電晶體，閘極分別連接入多條字線(WL)的多個閘極控制的電荷俘獲存儲單元，以及閘極連接入串選擇線(SSL)的串選擇電晶體。
請參閱圖1，本實施例提供一種記憶體結構可作為存儲單元串，其包括：半導體基板100，所述半導體基板100表面具有重摻雜磊晶層101；第一隔離介電層201，位於所述半導體基板100之上；地選擇閘電極層301，位於所述第一隔離介電層201之上；字線閘電極層401，位於所述地選擇閘電極層301之上；串選擇閘電極層501，位於所述字線閘電極層401之上；多層第二隔離介電層202，介於所述地選擇閘電極層301、字線閘電極層401和串選擇閘電極層501之間；半導體通道700，所述半導體通道700向下貫穿所述串選擇閘電極層501、字線閘電極層401和地選擇閘電極層301，並且所述半導體通道700的底部與所述重摻雜磊晶層101接觸；閘極介電層600，包裹在所述半導體通道700的側壁上，介於所述半導體通道700與所述串選擇閘電極層501、字線閘電極層401和地選擇閘電極層301之間，在由所述半導體通道700中心向外的方向上依次包括隧道層601、電荷俘獲層602和阻擋層603；其中，所述半導體通道700為三五(III-V)族單晶半導體。
在本實施例中，所述半導體基板100可以是雙層材料結構、多層材料結構或其他適合的結構，優選地，所述半導體基板100可以包括具有第二導電類型的摻雜基板102和生長於所述摻雜基板102表面的第一導電類型的所述重摻雜磊晶層101。摻雜基板102可以是矽基板、鍺基板、矽-鍺基板、絕緣體上矽(SOI)基板或其他適合表面生長磊晶層的基板。所述半導體通道700與所述重摻雜磊晶層101的導電類型相同，也為第一導電類型。第一導電類型與第二導電類型相反。例如，第一導電類型為N型，第二導電類型為P型。所述重摻雜磊晶層101的摻雜濃度可以為1018-5×1019/cm3。所述重摻雜磊晶層101的厚度可以為1-5μm。
本實施例中，所述存儲單元串結構可以包括多層所述字線閘 電極層401，多層所述字線閘電極層401之間設有所述第二隔離介電層202實現隔離。本發明對字線閘電極層401的層數沒有限制，例如，可以是24層、32層、48層或更多層。
本實施例中，所述半導體通道700的平行於所述半導體基板100的橫截面形狀為圓形、多邊形或其他適合的形狀。所述半導體通道700的平行於所述半導體基板100的橫截面的最大寬度為2-50nm。
在所述半導體通道700的頂部可以設置位線接觸802和與所述位線接觸802連接的位線電極層801。位元線電極層801可以是圖形化的位元線。在所述位線電極層801與所述串選擇閘電極層501之間可以設置第三隔離介電層203進行隔離，第三隔離介電層203可以將所述半導體通道700的頂部包裹，所述位線接觸802穿過所述第三隔離介電層203與所述半導體通道700的頂部接觸。
具體地，第一隔離介電層201、第二隔離介電層202和第三隔離介電層203的材料可以是諸如矽氧化物、矽氮化物或矽氮氧化物等絕緣材料。第一隔離介電層201、第二隔離介電層202和第三隔離介電層203的厚度可以各不相同。
具體地，地選擇閘電極層301可以包括導電材料諸如金屬或金屬矽化物。例如，地選擇閘電極層301可以包括鈦、鉭、鎢、鈷、鈦氮化物、鉭氮化物、鈦矽化物、鉭矽化物、鎢矽化物、鈷矽化物、鎳矽化物、或類似物。字線閘電極層401可以包括金屬矽化物材料。例如，字線閘電極層401可以包括鈦矽化物、鉭矽化物、鎢矽化物、鈷矽化物、鎳矽化物、或類似物。串選擇閘電極層501可以包括導電材料諸如金屬或金屬矽化物。例如，串選擇閘電極層501可以包括鈦、鉭、鎢、鈷、鈦氮化物、鉭氮化物、鈦矽化物、鉭矽化物、鎢矽化物、鈷矽化物、鎳矽化物或類似物。位線電極層801可以包括導電材料，例如可以包括Ti、Al、Ni、Au、Cu等。位線接觸802可以包括Ti、Al、Ni、Au中的一種或多種材料，或為其他適合的金屬接觸材料和結構。
具體地，閘極介電層600為絕緣材料，例如可以是ONO介電材料，即矽氧化物、矽氮化物、矽氧化物。隧道層601可以包括矽氧化物，電荷俘獲層602可以包括矽氮化物，阻擋層603可以包括矽氧化物或者具有高介電常數的高k介電材料。閘極介電層600的厚度可以為2-50nm。
上述結構中，重摻雜磊晶層101可作為記憶體的共源極線(CSL)，地選擇閘電極層301可作為地選擇線(GSL)、多層字線閘電極層401可作為多條字線(WL)，串選擇閘電極層501可作為串選擇線(SSL)。這樣共源極線、地選擇線和多層字線均為水準層，設置多個垂直的半導體通道陣列排布的穿插在這些水準層中，在這些半導體通道的頂部連接位線(BL)，即可組成三維存儲陣列。
本實施例還提供一種記憶體結構，可作為基於上述存儲單元串的存儲陣列，包括：作為共源極線的重摻雜磊晶層，依次設置在所述重摻雜磊晶層上的地選擇線、多層字線和串選擇線，以及與所述重摻雜磊晶層接觸並貫穿所述地選擇線、多層字線和串選擇線的半導體通道，其中，所述半導體通道為III-V族單晶半導體。所述記憶體結構可以包括多個所述半導體通道，每個半導體通道上設有對應的位線接觸，和與對應的所述位線接觸連接的位線。
本實施例提供的記憶體結構與現有技術中的垂直通道型NAND結構的不同之處主要在於，本實施例記憶體結構的共源極線是位於半導體通道下的重摻雜磊晶層，而現有技術的共源極線通常需要在基板上形成多個摻雜區再額外引出；另外本實施例記憶體結構的半導體通道採用在重摻雜磊晶層上生長的三五族單晶半導體，而現有技術的垂直通道結構採用多晶矽薄膜，結構也較為複雜，通常包括多層薄膜，在通道結構中間還可能設有絕緣埋層等。垂直通道採用多晶矽薄膜，要求具有很好的結晶度和較大的晶粒，同時又要求多晶矽薄膜通道的厚度要儘量薄，工藝很難兼顧。因此，相較于現有的垂直通道型NAND記憶體，本實施例提供的存儲單元串和存儲陣列具有更加簡單的結構，對應製作工藝也相對簡單，易 於控制。
下面結合附圖進一步詳細說明本實施例提供的記憶體結構的製備方法。請參閱圖2a-2f，本實施例提供一種記憶體結構的製備方法，包括如下步驟：首先，如圖2a所示，提供表面具有重摻雜磊晶層101的半導體基板100。具體地，可以先提供具有第二導電類型的摻雜基板102；然後在所述第二導電類型的摻雜基板102上磊晶生長形成第一導電類型的重摻雜磊晶層101。其中，重摻雜磊晶層101的厚度可以為1-5μm，摻雜濃度可以為1018-5×1019/cm3。
如圖2b所示，在所述重摻雜磊晶層101上形成第一隔離介電層201，在所述第一隔離介電層201上形成地選擇閘電極層301、字線閘電極層401、串選擇閘電極層501以及介於所述地選擇閘電極層301、字線閘電極層401、串選擇閘電極層501之間的第二隔離介電層202。本實施例優選地，可以在地選擇閘電極層301和串選擇閘電極層501之間形成多層字線閘電極層401，多層字線閘電極層401之間形成第二隔離介電層202作為隔離。具體地，形成所述第一隔離介電層201、地選擇閘電極層301、字線閘電極層401、串選擇閘電極層501、第二隔離介電層202的方法可以選自化學氣相沉積(CVD)、物理氣相沉積(PVD)、金屬有機化合物化學氣相沉積(MOCVD)、原子層沉積(ALD)中的一種或多種，或其他適合的工藝。
如圖2c所示，通過光顯影和蝕刻形成通孔，所述通孔向下貫穿所述串選擇閘電極層501、字線閘電極層401、地選擇閘電極層301、介於所述地選擇閘電極層301、字線閘電極層401、串選擇閘電極層501之間的第二隔離介電層202、以及第一隔離介電層201，並使所述重摻雜磊晶層101露出。具體地，所述通孔橫截面形狀可以為圓形、多邊形或其他適合的現狀。所述通孔開口的最大寬度可以為2-50nm。
如圖2d所示，在所述通孔中形成閘極介電層600，使所述 閘極介電層600覆蓋所述通孔的底面和側面，所述閘極介電層600在由所述通孔中心向外的方向上依次包括隧道層601、電荷俘獲層602和阻擋層603。具體地，隧道層601可以為矽氧化物，電荷俘獲層602可以為矽氮化物，阻擋層603可以為矽氧化物。形成所述閘極介電層600的方法可以選自CVD、MOCVD、ALD、分子束磊晶(MBE)中的一種或多種，或其他適合的工藝。形成的閘極介電層600的厚度可以為2-50nm。
如圖2e所示，蝕刻所述閘極介電層600在所述通孔底部形成開口露出所述重摻雜磊晶層101，再通過所述開口侵蝕部分所述重摻雜磊晶層101至預定深度。具體地，蝕刻所述閘極介電層600在所述通孔底部形成開口的方法可以為乾式蝕刻或原子層蝕刻(ALE)。通過所述開口侵蝕部分所述重摻雜磊晶層101的方法為採用鹼性溶液的濕式侵蝕。
然後，如圖2f所示，在所述開口下方被侵蝕的所述重摻雜磊晶層101表面進行磊晶生長形成填充所述通孔的半導體通道700。具體地，在第一導電類型的所述重摻雜磊晶層101上磊晶生長形成具有第一導電類型的所述半導體通道700。磊晶生長所述半導體通道700的方法為MOCVD、MBE或其他適合的工藝。本實施例中，磊晶生長得到的所述半導體通道700的材料為三五族單晶半導體，例如，所述半導體通道700可以是為InAs單晶納米線。
可選地，如圖1所示，在形成所述半導體通道700之後還包括：形成覆蓋在所述半導體通道700頂部的第三隔離介電層203，在所述第三隔離介電層203中形成接觸通孔露出所述半導體通道700的頂部，在所述接觸通孔中形成位線接觸802，在形成有所述位線接觸802的第三隔離介電層203上形成位線電極層801，使所述位線電極層801通過所述位線接觸與所述半導體通道700實現電連接。位元線電極層801可以圖形化形成位元線。形成所述第三隔離介電層203的方法可以選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種或其他適合的工藝。
此外，還可以利用上述方法同時形成多個通孔，在多個所述通孔中生長多個半導體通道700和包裹其側壁的閘極介電層600，從而可形成存儲陣列。
綜上所述，本發明的記憶體結構以重摻雜磊晶層作為共源極線，並在其上設置地選擇線、多層字線和串選擇線，貫穿地選擇線、多層字線和串選擇線的垂直通道採用在所述重摻雜磊晶層上磊晶生長的III-V族單晶半導體，存儲單元採用閘極電荷俘獲的方式存儲，相對于現有的垂直通道型NAND結構，元件結構得到了進一步簡化，製備工藝易於控制，產品良率高。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。

Claims (25)

  1. 一種記憶體結構，包括：一半導體基板，所述半導體基板表面具有重摻雜磊晶層；一第一隔離介電層，位於該半導體基板之上；一地選擇閘電極層，位於該第一隔離介電層之上；一字線閘電極層，位於該地選擇閘電極層之上；一串選擇閘電極層，位於該字線閘電極層之上；多層第二隔離介電層，介於該地選擇閘電極層、字線閘電極層和串選擇閘電極層之間；一半導體通道，該半導體通道向下貫穿該串選擇閘電極層、字線閘電極層和地選擇閘電極層，並且該半導體通道的底部與該重摻雜磊晶層接觸；一閘極介電層，包裹在該半導體通道的側壁上，介於該半導體通道與該串選擇閘電極層、字線閘電極層和地選擇閘電極層之間，在由該半導體通道中心向外的方向上依次包括隧道層、電荷俘獲層和阻擋層；其中，該半導體通道為三五族單晶半導體。
  2. 如申請專利範圍第1項所述的記憶體結構，其中，該半導體基板包括具有第二導電類型的摻雜基板和生長於該摻雜基板表面的第一導電類型的該重摻雜磊晶層。
  3. 如申請專利範圍第1項所述的記憶體結構，其中，該重摻雜磊晶層的摻雜濃度為1018-5×1019/cm3。
  4. 如申請專利範圍第1項所述的記憶體結構，其中，該重摻雜磊晶層的厚度為1-5μm。
  5. 如申請專利範圍第1項所述的記憶體結構，其中，該半導體通道與該重摻雜磊晶層的導電類型相同。
  6. 如申請專利範圍第1項所述的記憶體結構，其中，該半導體通道的平行於該半導體基板的橫截面的最大寬度為2-50nm。
  7. 如申請專利範圍第1項所述的記憶體結構，其中，在該半導體通道的頂部設有位線接觸和與該位線接觸連接的位線電極層。
  8. 如申請專利範圍第7項所述的記憶體結構，其中，該記憶體結構包括第三隔離介電層，該第三隔離介電層位於該位線電極層與該串選擇閘電極層之間，並將該半導體通道的頂部包裹，該位線接觸穿過該第三隔離介電層與該半導體通道的頂部接觸。
  9. 如申請專利範圍第7項所述的記憶體結構，其中，該位線接觸的材料包括Ti、Al、Ni、Au中的一種或多種。
  10. 如申請專利範圍第1項所述的記憶體結構，其中，該記憶體結構包括多層該字線閘電極層，多層該字線閘電極層之間設有該第二隔離介電層。
  11. 如申請專利範圍第1項所述的記憶體結構，其中，在該閘極介電層中，該隧道層的材料為矽氧化物，該電荷俘獲層的材料為矽氮化物，該阻擋層的材料為矽氧化物。
  12. 如申請專利範圍第1項所述的記憶體結構，其中，該閘極介電層的厚度為2-50nm。
  13. 一種記憶體結構的製備方法，包括以下步驟：提供表面具有重摻雜磊晶層的一半導體基板；在該重摻雜磊晶層上形成一第一隔離介電層，在該第一隔離介電層上形成一地選擇閘電極層、一字線閘電極層、一串選擇閘電極層以及一介於該地選擇閘電極層、字線閘電極層、串選擇閘電極層之間的第二隔離介電層；通過光顯影和蝕刻形成一通孔，該通孔向下貫穿該串選擇閘電極層、字線閘電極層、地選擇閘電極層、介於該地選擇閘電極層、字線閘電極層、串選擇閘電極層之間的第二隔離介電層、以及該第一隔離介電層，並使該重摻雜磊晶層露出；在該通孔中形成一閘極介電層，使該閘極介電層覆蓋該通孔的底面和側面，該閘極介電層在由該通孔中心向外的方向上依次包括一隧道層、一電荷俘獲層和一阻擋層；蝕刻該閘極介電層在該通孔底部形成開口露出該重摻雜磊晶層，通過該開口侵蝕部分該重摻雜磊晶層；以及在該開口下方被侵蝕的該重摻雜磊晶層表面進行磊晶生長形成填充該通孔的一半導體通道。
  14. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，提供表面具有重摻雜磊晶層的半導體基板包括以下步驟：提供具有第二導電類型的摻雜基板；在該第二導電類型的摻雜基板上磊晶生長形成第一導電類型的重摻雜磊晶層。
  15. 如申請專利範圍第14項所述的記憶體結構的製備方法，其中，在第一導電類型的該重摻雜磊晶層上磊晶生長形成第一導電類型的該半導體通道。
  16. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，形成多層該字線閘電極層，多層該字線閘電極層之間形成該第二隔離介電層。
  17. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，形成該第一隔離介電層、地選擇閘電極層、字線閘電極層、串選擇閘電極層、第二隔離介電層的方法選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種。
  18. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，該通孔開口的最大寬度為2-50nm。
  19. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，形成該閘極介電層的方法選自化學氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積、分子束磊晶中的一種或多種。
  20. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，蝕刻該閘極介電層在該通孔底部形成開口的方法為乾式蝕刻或原子層沉積。
  21. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，通過該開口侵蝕部分該重摻雜磊晶層的方法為採用鹼性溶液的濕式侵蝕。
  22. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，磊晶生長該半導體通道的方法為金屬有機化合物化學氣相沉積或分子束磊晶。
  23. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，磊晶生長該半導體通道的材料為三五族單晶半導體。
  24. 如申請專利範圍第13項所述的記憶體結構的製備方法，其中，在形成該半導體通道之後還包括以下步驟：形成覆蓋在該半導體通道頂部的一第三隔離介電層，在該第三隔離介電層中形成接觸通孔露出該半導體通道的頂部，在該接觸通孔中形成位線接觸，在形成有該位線接觸的第三隔離介電層上形成一位線電極層，使該位線電極層通過該位線接觸與該半導體通道實現電連接。
  25. 如申請專利範圍第24項所述的記憶體結構的製備方法，其中，形成該第三隔離介電層的方法選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種。
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