CN107564566A

CN107564566A - 存储***及写入方法

Info

Publication number: CN107564566A
Application number: CN201710058817.8A
Authority: CN
Inventors: 原德正; 柴田升
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2016-06-30
Filing date: 2017-01-23
Publication date: 2018-01-09
Anticipated expiration: 2037-01-23
Also published as: US9830983B1; CN107564566B; TWI647699B; JP2018005959A; CN112837734A; CN112837734B; TW201802819A

Abstract

本发明的实施方式提供能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储***及写入方法。实施方式的存储***具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能存储三位的数据。所述多个存储单元分别使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二及第三页写入的数据的第二编程。

Description

存储***及写入方法

本申请要求以日本专利申请2016-131025号(申请日：2016年6月30日)为在先申请的优先权。本申请通过参照该在先申请而包括该在先申请的全部内容。

技术领域

本发明的实施方式涉及存储***及写入方法。

背景技术

近年来的微细化得到了发展的三位(bit)/单元(cell)的NAND存储器中，一般地，为了避免单元之间相互干扰，而采取下述方法：在同时写入要在第一存储单元中存储的所有位之后，在相邻单元同样地同时写入所有位，然后，再在第一存储单元再写入(编程)所有位。但是，在使用该方法时，为了再写入而需要在控制器侧保持数据。

作为同时编程所有位的方法，已知有1-3-3编码。该方法是将三位/单元的8个阈值电压的区域间的7个对三个位分别一个、三个、三个地进行分配的编码。

但是，近年来的NAND存储器被三维化，所需的写入缓冲量增大，因此存储控制器的成本增大。因此，在三维的非易失性存储器中，也期望既抑制单元间相互干扰和各页间的位错误率的不均衡又减小存储控制器的写入缓冲量的对策。

发明内容

本发明的实施方式提供：能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储***及写入方法。

根据实施方式，能提供一种存储***。所述存储***具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能以页为单位进行数据的写入。此外，所述多个存储单元的每个利用表示数据已被擦除的擦除状态的阈值区域和是比表示所述擦除状态的阈值电压区域高的阈值电压的、表示数据已被写入的写入状态的七个阈值区域，而能存储三位的数据。此外，所述多个存储单元分别地使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二页及第三页写入的数据的第二编程。

附图说明

图1是表示第一实施方式涉及的存储装置的构成例的框图。

图2是表示第一实施方式的非易失性存储器的构成例的框图。

图3是表示三维结构的存储单元阵列的区块(block)的构成例的图。

图4是三维结构的NAND存储器的存储单元阵列的部分区域的剖视图。

图5是表示第一实施方式的阈值区域的一例的图。

图6是表示第一实施方式的数据编码的图。

图7是表示第一实施方式的编程之后的阈值分布的图。

图8A是表示第一实施方式的编程顺序的第一例的图。

图8B是表示第一实施方式的编程顺序的第二例的图。

图8C是表示第一实施方式的编程顺序的第三例的图。

图9A是表示第一实施方式涉及的一个区块的量的整体的写入次序的示例的流程图。

图9B是表示第一实施方式所涉及的第一阶段(stage)中的写入次序的子流程图。

图9C是表示第一实施方式所涉及的第二阶段的写入次序的子流程图。

图9D是表示第一实施方式所涉及的第二阶段的写入次序的变形例的子流程图。

图9E是用于说明多次读出结果的择多处理的说明图。

图10A是用于说明采用1-3-3编码的LM-Foggy-Fine编程中的缓冲数据量的图。

图10B是用于说明第一实施方式的编程中的缓冲数据量的图。

图11是表示第一实施方式所涉及的外部编程命令的序列的示例的图。

图12A是表示在第一实施方式所涉及的存储装置中编程完成至第一阶段为止的字线中的页读出的处理次序的流程图。

图12B是表示在第一实施方式所涉及的存储装置中编程完成至第二阶段为止的字线中的页读出的处理次序的流程图。

图13是表示第一实施方式所涉及的外部读出命令的序列的示例的图。

图14A是表示第二实施方式所涉及的一个区块的量的整体的写入次序的流程图。

图14B是表示第二实施方式所涉及的第一阶段和第二阶段的写入次序的子流程图。

图15是表示第二实施方式所涉及的外部编程命令的序列的示例的图。

图16是用于说明电源切断引起的数据损坏的图。

图17是用于说明第三实施方式所涉及的第二阶段的编程的图。

图18是表示第三实施方式所涉及的第二阶段的写入次序的流程图。

图19是用于说明第三实施方式所涉及的第二阶段的编程变形例的图。

图20是表示1-3-3数据编码的其他示例的图。

图21是表示第四实施方式中的编程之后的阈值分布的图。

图22A是表示第四实施方式所涉及的第一阶段中的写入次序的子流程图。

图22B是表示第四实施方式所涉及的第二阶段的写入次序的子流程图。

图22C是表示第四实施方式所涉及的第二阶段的写入次序的变形例的子流程图。

图23是表示第四实施方式所涉及的外部编程命令的序列的示例的图。

图24A是表示在第四实施方式所涉及的存储装置中编程完成至第一阶段为止的字线中的页读出的处理次序的流程图。

图24B是表示在第四实施方式所涉及的存储装置中编程完成至第二阶段为止的字线中的页读出的处理次序的流程图。

图25是表示第四实施方式所涉及的外部读出命令的序列的示例的图。

图26是用于说明标志单元的构成的图。

图27A是用于说明第五实施方式所涉及的对标志(flag)单元的编程的图。

图27B是用于说明第五实施方式所涉及的对虚设单元的编程的图。

图28是表示第五实施方式所涉及的第二阶段的写入次序的流程图。

图29是表示第五实施方式所涉及的页读出的处理次序的流程图。

图30是表示第五实施方式所涉及的外部读出命令的序列的示例的图。

图31是表示第六实施方式的阈值区域的一例的图。

图32是表示第六实施方式中的编程之后的阈值分布的第一例的图。

图33是表示与图32所示的阈值分布对应的数据编码的图。

图34是表示第六实施方式中的编程之后的阈值分布的第二例的图。

图35是表示与图34所示的阈值分布对应的数据编码的图。

图36是表示第六实施方式中的编程之后的阈值分布的第三例的图。

图37是表示与图35所示的阈值分布对应的数据编码的图。

附图标记说明

1存储控制器 2非易失性存储器 11 RAM 12处理器

22控制部 23 NAND存储单元阵列 FC标志单元

MT存储单元晶体管

具体实施方式

以下将参照附图对实施方式所涉及的存储***和写入方法进行详细说明。此外，本发明不由这些实施方式进行限定。

(第一实施方式)

图1是表示第一实施方式所涉及的存储装置的构成例的框图。本实施方式的存储装置具备存储控制器1和非易失性存储器2。存储装置可与主机连接。主机例如是个人计算机、便携终端等电子设备。

非易失性存储器2是非易失性地存储数据的存储器，例如，具备NAND存储器(NAND闪速存储器)。在本实施方式中，设非易失性存储器2是具有每个存储单元能存储三位的存储单元的NAND存储器、即、是三位/单元(TLC：Triple Level Cell(三层单元))的NAND存储器，来进行说明。非易失性存储器2被三维化。

存储控制器1根据来自主机的写入命令而控制数据向非易失性存储器2的写入。另外，存储控制器1根据来自主机的读出命令而控制数据从非易失性存储器2的读出。存储控制器1具备RAM(随机存取存储器)11、处理器12、主机接口13、ECC(错误校验修正(校正))电路14和存储器接口15。RAM11、处理器12、主机接口13、ECC电路14和存储器接口15由内部总线16相互连接。

主机接口13将从主机接收到的命令和用户数据(写入数据)等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等向主机发送。

存储器接口15基于处理器12的指示来控制将用户数据等向非易失性存储器2写入的处理和从非易失性存储器2读出的处理。

处理器12综合控制存储控制器1。处理器12是例如CPU(中央处理单元)、MPU(微处理单元)等。处理器12在从主机经由主机接口13接收到命令的情况下进行依照该命令的控制。例如，处理器12根据来自主机的命令而向存储器接口15指示对非易失性存储器2写入用户数据和奇偶校验。另外，处理器12根据来自主机的命令而向存储器接口15指示从非易失性存储器2读出用户数据和奇偶校验。

处理器12对在RAM11中蓄积的用户数据确定非易失性存储器2上的储存区域(存储区域)。用户数据经由内部总线16而在RAM11中储存。处理器12对以作为写入单位的页为单位的数据(页数据)实施存储区域的确定。在本说明书中，将在非易失性存储器2的1页中储存的用户数据定义为单元(unit)数据。单元数据通常被编码并作为码字(codeword)而在非易失性存储器2中储存。在本实施方式中，编码不是必须的。虽然存储控制器1可不编码地将单元数据储存在非易失性存储器2中，但是，在图1中，表示了进行编码的构成来作为一个构成例。在存储控制器1不进行编码的情况下，页数据与单元数据一致。另外，可基于一个单元数据来生成一个码字，也可基于将单元数据进行分割得到的分割数据来生成一个码字。另外，可使用多个单元数据来生成一个码字。

处理器12按每个单元数据确定写入目的地的非易失性存储器2的存储区域。对非易失性存储器2的存储区域分配有物理地址。处理器12使用物理地址来管理单元数据的写入目的地的存储区域。处理器12向存储器接口15指示，以指定所确定的存储区域(物理地址)来将用户数据向非易失性存储器2写入。处理器12对用户数据的逻辑地址(主机所管理的逻辑地址)和物理地址之间的对应关系进行管理。处理器12在接收到来自主机的包括逻辑地址的读出命令的情况下特定与逻辑地址相对应的物理地址，并指定物理地址以向存储器接口15指示用户数据的读出。

在本说明书中，将与一个字线共同连接的存储单元定义为存储单元组MG。在本实施方式中，非易失性存储器2是三位/单元的NAND存储器，一个存储单元组MG与三页对应。每个存储单元的三位分别与该三页对应。在本实施方式中，将该三页称为下(Lower)页(第一页)、中(Middle)页(第二页)、上(Upper)页(第三页)。

ECC电路14对储存在RAM11中的用户数据进行编码，而生成码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。

RAM11将从主机接收到的用户数据临时储存直到向非易失性存储器2存储、将从非易失性存储器2读出的数据临时储存直到向主机发送。RAM11是例如SRAM(静态随机存取存储器)和/或DRAM(动态随机存取存储器)之类的通用存储器。

在图1中，表示了存储控制器1分别具备ECC电路14和存储器接口15的构成例。然而，ECC电路14也可在存储器接口15中内置。另外，ECC电路14可内置在非易失性存储器2中。

在从主机接收到写入请求的情况下，存储装置(存储***)的工作如下。处理器12使写入数据临时存储到RAM11。处理器12读取在RAM11中保存(store)的数据，并输入到ECC电路14。ECC电路14对输入的数据进行编码，并将码字输入至存储器接口15。存储器接口15将输入的码字写入到非易失性存储器2中。

在从主机接收到读取请求的情况下，存储装置的工作如下。存储器接口15将从非易失性存储器2读出的码字输入到ECC电路14。ECC电路14对输入的码字进行解码，并将解码后的数据保存至RAM11。处理器12将在RAM11中保存的数据经由主机接口13发送到主机。再有，在非易失性存储器2中，有时连接多个芯片，并且非易失性存储器2和存储器接口15也可通过贯通孔(TSV)来连接。

图2是表示本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备NAND I/O接口21、控制部22、NAND存储单元阵列(存储单元部)23、和页缓冲器24。非易失性存储器2例如包括一芯片的半导体基板(例如硅基板)。

控制部22基于经由NAND I/O接口21而从存储控制器1输入的命令等来控制非易失性存储器2的工作。具体而言，控制部22在写入请求被输入的情况下进行控制，以将被请求写入的数据向NAND存储单元阵列23上的指定的地址写入。另外，控制部22在读出请求被输入的情况下进行控制，以将被请求读出的数据从NAND存储单元阵列23中读出并经由NANDI/O接口21而向存储控制器1输出。页缓冲器24是临时储存在NAND存储单元阵列23的写入时从存储控制器1输入的数据、临时储存从NAND存储单元阵列23读出的数据的缓冲器。

图3是表示三维结构的存储单元阵列的区块的构成例的图。图3表示构成三维结构的存储单元阵列的多个区块中的一个区块BLK。存储单元阵列的其它区块也具有与图3相同的构成。另外，本实施方式也能适用于二维结构的存储单元。

如图所示，区块BLK包括例如四个指部(finger)FNG(FNG0～FNG3)。另外，各个指部FNG包括多个NAND串NS。NAND串NS的每一个都包括例如八个存储单元晶体管MT(MT0至MT7)和选择晶体管ST1、ST2。另外，存储单元晶体管MT的个数不限于八个。存储单元晶体管MT在选择晶体管ST1、ST2间配置为：使其电流路径串联连接。该串联连接的一端侧的存储单元晶体管MT7的电流路径与选择晶体管ST1的电流路径的一端连接，另一端侧的存储单元晶体管MT0的电流路径与选择晶体管ST2的电流路径的一端连接。

指部FNG0～FNG3的各自的选择晶体管ST1的栅分别与选择栅线SGD0～SGD3同样地连接。另一方面，选择晶体管ST2的栅在多个指部FNG之间与同一选择栅线SGS共同地连接。此外，位于同一区块BLK内的存储单元晶体管MT0～MT7的控制栅分别与字线WL0～WL7共同地连接。即，字线WL0～WL7和选择栅线SGS在同一区块BLK内的多个指部FNG0～FNG3之间共同连接，相对于此，选择栅线SGD即使在同一区块BLK内也按指部FNG0～FNG3的每一个而独立。

在构成NAND串NS的存储单元晶体管MT0～MT7的控制栅电极，分别连接有字线WL0～WL7，并且各NAND串NS中的存储单元晶体管MTi(i＝0～n)之间由同一字线WLi(i＝0～n)共同连接。即，在区块BLK内位于同一行的存储单元晶体管MTi的控制栅电极与同一字线WLi连接。另外，在以下的说明中，有时将NAND串NS称为串。

各存储单元与字线WLi连接，并且也与位线连接。各存储单元能通过识别字线WLi以及选择栅线SGD0～SGD3的地址和识别位线的地址来进行识别。如上所述，将位于同一区块BLK内的存储单元(存储单元晶体管MT)的数据一并擦除。另一方面，数据的读出和写入以物理扇区MS为单位来进行。一个物理扇区MS包括与一个字线WLi连接、并且属于一个指部FNG的多个存储单元。

在进行读取工作和编程工作时，根据物理地址来选择一个字线WLi和一个选择栅线SGD，选择物理扇区MS。

图4是三维结构的NAND存储器的存储单元阵列的部分区域的剖视图。如图4所示，在p型阱区(P-well)上形成有多个NAND串NS。即，在p型阱区上形成有作为选择栅线SGS发挥功能的多个布线层333、作为字线WLi发挥功能的多个布线层332和作为选择栅线SGD发挥功能的多个布线层331。

并且，形成有贯穿这些布线层333、332、331而到达p型阱区的存储孔334。在存储孔334的侧面，依次形成区块绝缘膜335、电荷蓄积层336和栅绝缘膜337，进而在存储孔334内埋入了导电膜338。导电膜338作为NAND串NS的电流路径发挥功能，且该导电膜是在存储单元晶体管MT以及选择晶体管ST1和ST2工作时形成沟道的区域。

在各NAND串NS中，在p型阱区上依次重叠有选择晶体管ST2、多个存储单元晶体管MT和选择晶体管ST1。在导电膜338的上端，形成作为位线BL发挥功能的布线层。

此外，在p型阱区的表面内，形成有n+型杂质扩散层和p+型杂质扩散层。在n+型杂质扩散层上形成接触插塞340，且在接触栓塞340上形成作为源线SL发挥功能的布线层。另外，在p+型杂质扩散层上形成有接触插塞339，且在接触插塞339上形成作为阱布线CPWELL发挥功能的布线层。

以上的图4所示的构成在图4的纸面的进深方向上排列有多列，且通过在进深方向上排成一列的多个NAND串的集合而形成一个指部FNG。

图5是表示第一实施方式的阈值区域的一例的图。在图5中，表示三位/单元的非易失性存储器2的阈值分布例。在非易失性存储器2中，利用在存储单元的浮置栅中蓄积的电荷量来存储信息。各存储单元具有相应于电荷量的阈值电压。而且，使在存储单元中存储的多个数据值与阈值电压的多个区域(阈值区域)分别对应。

图5中记载为Er、A、B、C、D、E、F、G的八个分布(山形)表示在八个阈值区域内的各自的阈值分布。这样地，各存储单元具有由七个边界隔开所得的阈值分布。图5的横轴表示阈值电压，纵轴表示存储单元数(单元数)的分布。

在本实施方式中，将阈值电压为Vr1以下的区域称为区域Er，将阈值电压比Vr1大且为Vr2以下的区域称为区域A，将阈值电压比Vr2大且为Vr3以下的区域称为区域B，将阈值电压比Vr3大且为Vr4以下的区域称为区域C。此外，在本实施方式中，将阈值电压比Vr4大且为Vr5以下的区域称为区域D，将阈值电压比Vr5大且为Vr6以下的区域称为区域E，将阈值电压比Vr6大且为Vr7以下的区域称为区域F，将阈值电压比Vr7大的区域称为区域G。

此外，将与区域Er、A、B、C、D、E、F、G相对应的阈值分布分别称为分布Er、A、B、C、D、E、F、G(第一～第八分布)。Vr1～Vr7是成为各区域的边界的阈值电压。

在非易失性存储器2中，使多个数据值与存储单元的多个阈值区域(即阈值分布)分别对应。将该对应称为数据编码。预先确定该数据编码，在数据的写入(编程)时向存储单元注入电荷以成为与按照数据编码而存储的数据值相对应的阈值区域内。然后，在读出时，向存储单元施加读出电压，根据存储单元的阈值比读出电压低还是高，来确定数据。在阈值电压比读出电压低的情况下，作为“擦除”状态的数据值定义为“1”。在阈值电压为读出电压以上的情况下，为“已编程”的状态，将数据定义为“0”。

在数据的读出时，通过阈值比读出对象的边界的读出等级(level)低还是高，来确定数据。在阈值为最低的情况下，为“擦除”状态，所有的位的数据定义为“1”。在阈值比“擦除”状态高的情况下，为“已编程”的状态，按照编码来将数据定义为“1”或“0”。

图6是表示第一实施方式的数据编码的图。在本实施方式中，使如图5所示的八个阈值分布(阈值区域)与三位的八个数据值分别对应。阈值电压与对应于上页、中页、下页的位的数据值之间的关系如下所示。

·阈值电压位于Er区域内的存储单元是存储了“111”的状态。

·阈值电压位于A区域内的存储单元是存储了“101”的状态。

·阈值电压位于B区域内的存储单元是存储了“001”的状态。

·阈值电压位于C区域内的存储单元是存储了“011”的状态。

·阈值电压位于D区域内的存储单元是存储了“010”的状态。

·阈值电压位于E区域内的存储单元是存储了“110”的状态。

·阈值电压位于F区域内的存储单元是存储了“100”的状态。

·阈值电压位于G区域内的存储单元是存储了“000”的状态。

这样，在阈值电压的每个区域，都能表示各存储单元的三位的数据的状态。再有，在存储单元为未写入的状态(“擦除”的状态)下，存储单元的阈值电压位于Er区域内。另外，在此所示的符号中，在Er(擦除)状态下存储“111”这一数据，在A状态下存储“101”这一数据，如此地，在任意两个相邻的状态之间仅1位数据发生变化。这样，图6所示的编码为在任意两个相邻的区域之间仅1位数据发生变化的格雷码。

在图6所示的本实施方式的编码中，成为用于判定各页的位值的边界的阈值电压如下所示。

·成为用于判定上页的位值的边界的阈值电压为Vr4。

·成为用于判定中页的位值的边界的阈值电压为Vr2、Vr5、Vr7。

·成为用于判定下页的位值的边界的阈值电压为Vr1、Vr3、Vr6。

如上所述，成为用于判定位值的边界的阈值电压的数量(以下称为边界数量)在下页、中页、上页分别为1、3、3。以下，使用下页、中页、上页的各自的边界数量而将这样的编码称为1-3-3编码。在此，应当注意的事项是，各页的与相邻数据变化的边界的最大数量为3。边界数量的最大数量为3，在将八个状态用三位进行表示的情况下，最大边界数量为最小，位错误率的不均衡变小。

非易失性存储器2的控制部22基于图6所示的编码来控制对NAND存储单元阵列23的编程和从NAND存储单元阵列23的读出。

三维存储单元中，存储单元的大小相对于近年来细微化发展的世代的二维NAND存储器较大，且单元间相互干扰较小。在这种情况下，通常采用将所有位同时编程(如果将各位向不同的页分配，则将全部页同时编程)的方法。

在对所有位同时进行编程的情况下，作为数据编码，可使用1-2-4编码或2-3-2编码。在1-2-4编码中，在将八个阈值分布之间的七个边界分配到三个页时，分配边界以便在下页分配一个边界、在中页分配两个边界、在上页分配四个边界。另外，在2-3-2编码中，在将八个阈值分布之间的七个边界分配到三个页时，分配边界以便在上页分配两个边界、在中页分配三个边界、在下页分配两个边界。

然而，在1-2-4编码的情况下，边界数量在各页明显不均衡，因此，结果是，页间的位错误率的不均衡增大。这是因为，位错误的原因几乎都由向相邻分布的阈值移动引起，具有越多边界数量的页，位错误数越多。该情况，即使作为存储单元的错误率相同，由于导致不能不对修正(校正)页数据的错误所需的ECC的修正能力进行强化，因此使存储装置的速度、成本及消耗电力恶化。此外，边界数量的不均衡也导致读出速度的不均衡。

此外，在三位/单元的NAND存储器中，单元间相互干涉比1位/单元和/或2位/单元的NAND存储器大。因此，在近年来的微细化得到了发展的世代的NAND存储器中，一般地，为了抑制单元间相互干扰，而有下述编程方法：使用三个或两个阶段，在存储单元的浮置栅中一点点地注入电荷(LM-Foggy-Fine编程或Foggy-Fine编程)。在该LM-Foggy-Fine编程中，在第一个阶段(LM阶段)的写入后进行相邻单元的写入，并回到刚才的单元，且在第二个阶段(Foggy阶段)的写入之后，进一步再次在相邻单元写入，然后再次返回刚才的存储单元并利用第三个阶段(Fine阶段)这三个编程阶段来实施写入。

另外，在Foggy-Fine编程中，在第一个阶段(Foggy阶段)的写入后，进行相邻单元的写入，然后返回刚才的存储单元并利用第二个阶段(Fine阶段)这两个编程阶段来实施写入。该情况下的各编程阶段是编程的执行单元，且一个字线WLi的编程通过执行三个编程阶段而完成。

在第一个阶段即LM阶段的编程中，输入数据仅为下页数据即可。在第二个阶段即Foggy阶段的编程中，使用八个阈值分布来执行编程。此时的阈值分布(阈值区域)具有比最终的数据编码中的阈值分布大的宽度。即，在Foggy阶段中，进行Foggy(粗略)写入。在该Foggy阶段的编程中，输入数据需要三页全部。Foggy阶段的编程之后的阈值分布为相邻的分布相互重合的中间状态，因此不能进行数据的读出。在第三个阶段即Fine阶段的编程中，使Foggy阶段的编程之后的阈值分布移动为最终的数据编码中的阈值分布。即，在Fine阶段，进行Fine写入。该Fine阶段的编程中，输入数据也需要三页全部。Fine阶段的编程之后的阈值分布是将相邻的分布分离后的最终状态，因此在Fine阶段的编程后，能进行数据的读出。

在2-3-2编码的情况下，边界数量的不均衡少，但是，在LM-Foggy-Fine编程的数据输入中，在所有阶段都需要三页量的数据输入。此外，在Foggy-Fine编程的数据输入中，在所有阶段都需要两页量的数据输入。这会导致：数据输入所需的时间增加，并使存储装置的速度恶化。另外，在存储装置内，使为了向NAND存储器输入而保持数据所用的写入缓冲器的缓冲量(写入缓冲量)增大。该写入缓冲器一般为被分配了存储装置所具备的RAM11的一部分的区域的缓冲器。

作为应对这些问题的对策，而有采用1-3-3编码并进行LM-Foggy-Fine编程的方法。在该方法中，采用了LM-Foggy-Fine编程，因此可抑制单元间相互干扰。此外，LM阶段的输入可以是一页量的数据，因此能兼顾写入缓冲量的减小和各页之间的边界数量的不均衡所引起的位错误率的不均衡的抑制。

但是，在非易失性存储器2的NAND存储器具有三维结构的情况下，即使使用采用了1-3-3编码的LM-Foggy-Fine编程或Foggy-Fine编程，由于写入缓冲量增大，因而存储控制器1的成本也会增加。

于是，在本实施方式中，相对于具有三维结构的非易失性存储器2，存储装置采用1-3-3编码，并且以两阶段来实施以页为单位(page by page，逐页)的写入。由此，在本实施方式中，在具有3维结构的非易失性存储器2中，也可既抑制单元间相互干扰和各页间的位错误率的不均衡又减小存储控制器1的写入缓冲量。

这里，对相邻存储单元间干扰进行说明。在某一个存储单元的浮置栅蓄积的电荷扰乱相邻的存储单元的电场，结果，施加使相邻的存储单元的读出的阈值变动的噪声。在某一电场条件下实施编程和验证，在编程完成后，相邻的存储单元被编程为不同电荷，这一情况使读出精度劣化。该相邻存储单元间干扰随着存储器件的制造技术被微细化、存储单元间隔减小而变得显著。而且，该相邻存储单元间干扰大多由同一字线WLi上不同位线的相邻存储单元和同一位线上不同字线WLi的相邻存储单元所导致。

相邻存储单元间干扰能通过减小编程及验证时与相邻的存储单元被编程后的读出时之间的、存储单元的电场条件的差异来缓和。作为减小与同一字线WLi上不同位线的相邻存储单元之间的相邻存储单元间干扰的一个方法，有下述方法：将编程分为多个阶段、执行避免各阶段之间的电荷的大的变化的多阶段编程。

在本实施方式中的编程序列中，一个字线WLi上的三位由两个编程阶段即第一阶段和第二阶段来编程。各编程阶段是编程的执行单位，本实施方式的存储装置通过执行两个编程阶段来完成字线WLi的编程。另外，在本实施方式中，在两个编程阶段的每个分配三位的某页。具体地，在第一阶段的编程中，分配下页数据，在第二阶段的编程中，分配中页和上页的数据。

图7是表示第一实施方式中的编程之后的阈值分布的图。在图7中，表示了对存储单元的各编程阶段之后的阈值分布。图7的(T1)表示编程前的初始状态即擦除状态的阈值分布。图7的(T2)表示第一阶段的编程后的阈值分布。图7的(T3)表示第二阶段的编程后的阈值分布。

如图7的(T1)所示，NAND存储单元阵列23的所有存储单元在未写入的状态(“擦除”的状态)下都是分布Er的状态。如图7的(T2)所示，非易失性存储器2的控制部22在第一阶段的编程中根据在下页写入(存储)的位值而在每个存储单元使得成为分布Er不变或者注入电荷而使得向分布Er之上的分布移动。具体而言，控制部22进行编程，以便在向下页写入的位值为“1”的情况下不注入电荷、在向下页写入的位值为“0”的情况下注入电荷而使阈值电压向较高方移动。

由此，存储单元利用下页数据而编程为二值的等级(level)。这里应注意的事项是，第一阶段的编程(第一编程)中的功能是仅下页数据的功能。该执行所需的页数据仅为下页即可。再有，该第一阶段的编程后的阈值分布由后面的第二阶段的编程(第二编程)最终重新编程，因此不需要将分布细致地整形，能够进行高速的编程。而且，该第一阶段的编程后的数据能以二进制的方式观察，因此能进行下页数据的读出。因此，在第一阶段编程时的阈值的等级，考虑在第二阶段的编程中转变到D以上地进行分配这一状况，而被控制为使其位于Vr1与Vr4之间。

另外，如图7的(T3)所示，在第二阶段的编程中，在数据的写入时需要中页和上页这两页。而且，非易失性存储器2的控制部22进行编程以使第二阶段的编程后的阈值分布在使各相邻的分布分离了的最终状态下成为8值的等级。在这种情况下，所有的页数据都能读出。

另外，典型地，编程通过施加一次或多次的编程电压脉冲来执行。在各编程电压脉冲之后，为了确认存储单元是否已经超过阈值边界等级而移动，而进行读出。通过反复进行该施加和读出，而能使存储单元的阈值移到预定的阈值分布的范围中。

另外，控制部22可针对一个字线WLi连续实施第一阶段的编程和第二阶段的编程，但是，为了减小相邻存储单元间干扰的影响，也可跨多个字线WLi地以非连续的顺序来实施编程。

图8A是表示第一实施方式的编程顺序的第一例的图。图8B是表示第一实施方式的编程顺序的第二例的图。图8C是表示第一实施方式的编程顺序的第三例的图。在图8A至图8C中，表示了相邻存储单元间干扰的影响变小的序列(两阶段的编程的方法)。图8A表示在区块内的串为一个NAND存储器的情况下的编程顺序的一例。此外，图8B和图8C表示在区块内的串为四个NAND存储器的情况下的编程顺序的一例。

在开始写入时，控制部22一边以预定的非连续的顺序跨字线WLi一边进行各编程阶段。即，两个不同的编程阶段不会由相同的字线WLi来连续地执行。

例如，在字线WLi编程完成至第二阶段后，在相邻字线WLi中，如果进行第一阶段和第二阶段的编程，则阈值的变动量增大。而且，在相邻字线WLi的阈值的变动量大时，字线WLi之间的相邻存储单元间干扰变大。因此，为了减小字线WLi之间的相邻存储单元间干扰，在字线WLi编程完成至第二阶段后减小相邻字线WLi的阈值的变动量，是有效的。如果是这种序列，则字线WLi编程完成至第二阶段后的相邻字线WLi的编程阶段仅为第二阶段。

在图8A所示的NAND存储器的情况下(非易失性存储器2的NAND存储器为三维结构的情况下)，当开始写入时，控制部22基于处理器12的指示而以下面的(1)～(9)所示的次序来实施编程。另外，在以下的处理中，控制部22的编程工作基于来自处理器12的指示，但是，为了简化说明，而省略基于来自处理器12的指示这一记载。

(1)首先，控制部22实施字线WL0的第一阶段的编程ST₁1。

(2)接着，控制部22实施字线WL1的第一阶段的编程ST₁2。

(3)接着，控制部22实施字线WL0的第二阶段的编程ST₁3。

(4)接着，控制部22实施字线WL2的第一阶段的编程ST₁4。

(5)接着，控制部22实施字线WL1的第二阶段的编程ST₁5。

(6)接着，控制部22实施字线WL3的第一阶段的编程ST₁6。

(7)接着，控制部22实施字线WL2的第二阶段的编程ST₁7。

(8)接着，控制部22实施字线WL4的第一阶段的编程ST18。

(9)接着，控制部22实施字线WL3的第二阶段的编程ST19。

以下同样地，控制部22以图8A所示的表的朝向右斜上的箭头的顺序进行处理。

在图8B所示的NAND存储器的情况下(非易失性存储器2的NAND存储器为三维结构的情况下)，当开始写入时，控制部22以下面的(11)～(24)所示的次序来实施编程。

(11)首先，控制部22实施串St0_字线WL0的第一阶段的编程ST₂1。

(12)接着，控制部22实施串St1_字线WL0的第一阶段的编程ST₂2。

(13)接着，控制部22实施串St2_字线WL0的第一阶段的编程ST₂3。

(14)接着，控制部22实施串St3_字线WL0的第一阶段的编程ST₂4。

(15)接着，控制部22实施串St0_字线WL1的第一阶段的编程ST₂5。

(16)接着，控制部22实施串St0_字线WL0的第二阶段的编程ST₂6。

(17)接着，控制部22实施串St1_字线WL1的第一阶段的编程ST₂7。

(18)接着，控制部22实施串St1_字线WL0的第二阶段的编程ST₂8。

(19)接着，控制部22实施串St2_字线WL1的第一阶段的编程ST₂9。

(20)接着，控制部22实施串St2_字线WL0的第二阶段的编程ST₂10。

(21)接着，控制部22实施串St3_字线WL1的第一阶段的编程ST₂11。

(22)接着，控制部22实施串St3_字线WL0的第二阶段的编程ST₂12。

(23)接着，控制部22实施串St0_字线WL2的第一阶段的编程ST₂13。

(24)接着，控制部22实施串St0_字线WL1的第二阶段的编程ST₂14。

以下同样地，控制部22以图8B所示的表的朝向右斜上的箭头的顺序进行处理。另外，在图8B中，对区块内的串为四个的情况进行了说明，但是，区块内的串可以是三个以下，也可以是五个以上。

在图8(C)所示的NAND存储器的情况下(非易失性存储器2的NAND存储器为三维结构的情况下)，在开始写入时，控制部22以下面的(31)～(50)所示的次序来实施编程。

(31)首先，控制部22实施串St0_字线WL0的第一阶段的编程ST₃1。

(32)接着，控制部22实施串St1_字线WL0的第一阶段的编程ST₃2。

(33)接着，控制部22实施串St2_字线WL0的第一阶段的编程ST₃3。

(34)接着，控制部22实施串St3_字线WL0的第一阶段的编程ST₃4。

(35)首先，控制部22实施串St0_字线WL1的第一阶段的编程ST₃5。

(36)接着，控制部22实施串St1_字线WL1的第一阶段的编程ST₃6。

(37)接着，控制部22实施串St2_字线WL1的第一阶段的编程ST₃7。

(38)接着，控制部22实施串St3_字线WL1的第一阶段的编程ST₃8。

(39)接着，控制部22实施串St0_字线WL0的第二阶段的编程ST₃9。

(40)接着，控制部22实施串St1_字线WL0的第二阶段的编程ST₃10。

(41)接着，控制部22实施串St2_字线WL0的第二阶段的编程ST₃11。

(42)接着，控制部22实施串St3_字线WL0的第二阶段的编程ST₃12。

(43)接着，控制部22实施串St0_字线WL2的第一阶段的编程ST₃13。

(44)接着，控制部22实施串St1_字线WL2的第一阶段的编程ST₃14。

(45)接着，控制部22实施串St2_字线WL2的第一阶段的编程ST₃15。

(46)接着，控制部22实施串St3_字线WL2的第一阶段的编程ST₃16。

(47)接着，控制部22实施串St0_字线WL1的第二阶段的编程ST₃17。

(48)接着，控制部22实施串St1_字线WL1的第二阶段的编程ST₃18。

(49)接着，控制部22实施串St2_字线WL1的第二阶段的编程ST₃19。

(50)接着，控制部22实施串St3_字线WL1的第二阶段的编程ST₃20。

另外，在图8C中，对区块内的串为四个的情况进行了说明，但是，区块内的串可以是三个以下，也可以是五个以上。

这样，即使串为多个，一个串内的字线WLi的各编程阶段的编程的次序也与串为一个的情况相同。在区块内存在多个串的三维结构的非易失性存储器2的情况下，字线WLi和串的组合位置的编程通常是首先将不同的串内的同一字线序号进行编程，然后前进到接下来的字线序号。在按照这种次序的情况下，在将图8A按串数的量结合时，例如，成为图8B或图8C那样的次序。

这里，使用图9A～图9C来说明按照第一实施方式所涉及的编程顺序的写入次序的示例。在图9A～图9C中，表示了按照图8B或图8C所示的编程顺序的情况下的写入次序。如前所述，存储控制器1一边以非连续的顺序跨字线WLi一边进行编程阶段，因此，将某字线WLi的集合(这里为区块)作为编程序列的集合来执行编程。

图9A是表示第一实施方式所涉及的一个区块的量的整体的写入次序的第一例的流程图。这里的一个区块具有字线WL0～WLn(n为自然数)这n+1条字线WLi。图9B是表示第一实施方式所涉及的第一阶段中的写入次序的子流程图，图9C是表示第一实施方式所涉及的第二阶段中的写入次序的子流程图。另外，在图9A的各步骤的右部所示的(1st)与图9B所示的第一阶段相对应，(2nd)与图9C所示的第二阶段对应。

如图9A所示，在开始写入时，控制部22实施串St0_字线WL0的第一阶段的编程(步骤S10)。接着，控制部22实施串St1_字线WL0的第一阶段的编程(步骤S20)。此后，控制部22对各串实施与步骤S10、S20同样的处理。而且，控制部22实施串St3_字线WL0的第一阶段的编程(步骤S30)。

进而，控制部22实施串St0_字线WL1的第一阶段的编程(步骤S40)。接着，控制部22实施串St0_字线WL0的第二阶段的编程(步骤S50)。接着，控制部22实施串St1_字线WL1的第一阶段的编程(步骤S60)。然后，控制部22对各串的各字线WLi反复进行步骤S40、S50、S60那样的处理。

而且，控制部22实施串St0_字线WLn的第一阶段的编程(步骤S70)。接着，控制部22实施串St0_字线WLn-1的第二阶段的编程(步骤S80)。然后，控制部22对各串的各字线WLi反复进行步骤S70、S80那样的处理。

而且，控制部22实施串St3_字线WLn-1的第二阶段的编程(步骤S90)。接着，控制部22实施串St0_字线WLn的第二阶段的编程(步骤S100)。接着，控制部22实施串St1_字线WLn的第二阶段的编程(步骤S110)。然后，控制部22对各串实施与步骤S100、S110同样的处理。并且，控制部22实施串St3_字线WLn的第二阶段的编程(步骤S120)。

如图9B所示，在第一阶段的编程中，首先，从存储控制器1向非易失性存储器2输入下页数据的输入开始命令(步骤S210)。然后，从存储控制器1向非易失性存储器2输入下页数据(步骤S220)。进而，从存储控制器1向非易失性存储器2输入第一阶段的编程执行命令(步骤S230)，由此芯片成为繁忙(步骤S240)。

在数据写入时，施加一次～多次的编程电压脉冲(步骤S250)。而且，为了确认存储单元是否已经超过阈值边界水平地移动，而进行数据读出(步骤S260)。

进而，确认下页中的数据的失效位数是否小于标准(判定基准)(步骤S270)。在数据的失效位数为标准以上的情况下(步骤S270，否)，反复进行步骤S250～S270的处理。而且，在数据的失效位数比标准小时(步骤S270，是)，芯片成为就绪(步骤S280)。这样，通过反复进行施加、读出、确认，而能使存储单元的阈值移动到预定的阈值分布的范围中。

如图9C所示，在第二阶段的编程中，首先，从存储控制器1向非易失性存储器2输入中页的数据的输入开始命令(步骤S310)。然后，从存储控制器1向非易失性存储器2输入中页的数据(步骤S320)。

接着，从存储控制器1向非易失性存储器2输入上页的数据的输入开始命令(步骤S330)。然后，从存储控制器1向非易失性存储器2输入上页的数据(步骤S340)。接着，从存储控制器1向非易失性存储器2输入第二阶段的编程执行命令(步骤S350)，由此芯片成为繁忙(步骤S360)。

此后，控制部22进行IDL(内部数据加载)即下页数据的读出(步骤S370)。而且，基于下页数据，来确定中页和上页的编程目的地的Vth(阈值电压)(步骤S380)。然后，使用所确定的Vth来进行向中页和上页的数据写入。

再有，控制部22为了提高IDL的读出数据的可靠性也可以如下地工作：进行多次读出，在芯片内的页缓冲器24中采用该读出结果的择多，作为下一写入数据而使用。当然，控制部22在通常的读出工作时也可以：进行多次读出，在芯片内采用该读出结果的择多，作为向外部的读出数据而使用。

图9E是用于说明多次的读出结果的择多处理的图。在图9E中，用圆圈标记(○)表示正确的位，用叉形标记(×)表示错误的位。另外，在图9E中，表示进行三次读出的情况下的择多的结果。

在各位中，择多的结果被判断为错误的是(a)三次都错误的情况、(b)两次都错误的情况。在将各位为错误的概率设为p时，在p＝0.2的情况下，(a)三次错误的概率为p×p×p＝0.2×0.2×0.2，(b)两次错误的概率为(1-p)×p×p＝(1-0.2)×0.2×0.2。因此，三次的择多结果被判断为错误的是(p×p×p)+3×(1-p)×p×p＝0.104。这样，控制部22通过用芯片内的页缓冲器24进行多次的读出结果的择多处理，可以提高读取数据的可靠性。

在向中页和上页写入数据时，施加一次～多次的编程电压脉冲(步骤S390)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而进行中页和上页的数据读出(步骤S400)。

进而，确认中页和上页中的数据的失效位数是否比标准小(步骤S410)。在中页和上页中的数据的失效位数为标准以上的情况下(步骤S410，否)，反复进行步骤S390～S410的处理。而且，在数据的失效位数比标准小时(步骤S410，是)，芯片成为就绪(步骤S420)。

这里，对图9C所示的写入次序的变形例进行说明。图9D是表示第一实施方式所涉及的第二阶段中的写入次序的变形例的子流程图。再有，在图9D所示的处理次序中，除了不进行在图9C中说明的步骤S370的处理之外，步骤S310～S420的处理次序与图9C相同。

在图9D所示的处理次序的情况下，在步骤S310之前进行步骤S301～S309的处理。具体而言，首先，从存储控制器1向非易失性存储器2输入下页的读出命令(步骤S301)，由此，芯片成为繁忙(步骤S302)。

此后，控制部22以Vr4的阈值电压进行作为IDL的下页数据的读出。而且，控制部22基于以Vr4的阈值电压的读出结果而将读出的数据的值确定为“0”或者“1”(步骤S303)。随后，芯片成为就绪(步骤S304)。

在控制部22将已读出的下页数据输出时(步骤S305)，该下页数据被发送到ECC电路14(步骤S306)。由此，ECC电路14对下页数据进行ECC修正(步骤S307)。

而且，从存储控制器1向非易失性存储器2输入下页的数据的输入开始命令(步骤S308)。由此，ECC电路14向非易失性存储器2输入下页的数据(步骤S309)。

然后，进行步骤S310～S420的处理。另外，在步骤S380中，基于来自ECC电路14的下页数据，而确定中页和上页的编程目的地的Vth。

在上述第二阶段的编程中，向非易失性存储器2的数据输入仅是中页和上页这两页而已。但是，在该第二阶段中，在存储单元的编程的目的地即Vth，需要也包括下页(开始第二阶段之前的Vth)在内的三页量的数据。因此，在该阶段的编程中，作为前处理，控制部22进行：首先读出下页数据，并且将该数据在已输入的中页和上页合成以确定编程目的地的Vth的工作。

能读出下页数据是由于采用了下页的边界数量为1的1-3-3编码。通过在第二阶段中读出下页数据，而在第二阶段中不需要下页数据输入。即，采用1-3-3编码，并基于下页数据来确定编程目的地的Vth，因此能减小字线WLi间的相邻存储单元间干扰，并且一个页数据用一次数据输入即可。

由此，在采用1-3-3编码来以三阶段执行LM-Foggy-Fine编程的情况下，存储控制器1的写入缓冲器所需的存储量为多个字线的量(最大7页)，相对于此，在本实施方式中，存储控制器1的写入缓冲器所需的存储量最大为两页量即可。

这里，对采用1-3-3编码的LM-Foggy-Fine编程的处理次序和本实施方式的编程处理次序之间的比较进行说明。图10A为用于说明采用了1-3-3编码的LM-Foggy-Fine编程中的写入缓冲数据量的图。

在图10A及后述的图10B中，在上段侧表示区块写入的数据输入和编程执行的时序图，在下段侧表示将数据在写入缓冲器中保持所需的期间的时序图。再有，在图10A和后述的图10B中，为了使说明简化，而表示了一个区块中的串数量为1的情况。在串为多个的情况下，需要串数量的倍数的量的存储量。

在1-3-3编码的LM-Foggy-Fine编程的情况下，在第一阶段即LM阶段中，进行1页量的数据输入和该1页量的编程(LM阶段的编程)。另外，在1-3-3编码的LM-Foggy-Fine编程的情况下，在第二阶段即Foggy阶段中，进行三页量的数据输入和该三页量的编程(Foggy阶段的编程)。另外，在1-3-3编码的LM-Foggy-Fine编程的情况下，在第三阶段即Fine阶段中，进行三页量的数据输入和该三页量的编程(Fine阶段的编程)。

而且，在各字线WL0、WL1、WL2、…，直到在Fine阶段中开始编程为止，需要将在LM阶段中写入的1页量的数据和在Foggy阶段中写入的三页量的数据储存于写入缓冲器中。

在LM-Foggy-Fine编程中，为了减小相邻存储单元间干扰，也不连续写入下/中/上这三页量的数据。例如，在执行对字线WL0实施的LM阶段后且执行向字线WL0实施的Foggy阶段之前，执行向与字线WL0相邻的字线WL1实施的LM阶段。另外，在执行向字线WL0实施的Foggy阶段后且执行向字线WL0实施的Fine阶段前，执行向与字线WL0相邻的字线WL1实施的Foggy阶段。同样地，在执行向字线WL1实施的LM阶段后且执行向字线WL1实施的Foggy阶段前，执行向与字线WL1相邻的字线WL2实施的LM阶段。另外，在执行向字线WL1实施的Foggy阶段后且执行向字线WL1实施的Fine阶段前，执行向与字线WL1相邻的字线WL2实施的Foggy阶段。

这样，在LM-Foggy-Fine编程中，在各字线WLi中，从LM阶段到Fine阶段需要很长时间。例如，在从字线WL1中的LM阶段到Fine阶段之间，执行下面的(P1)～(P5)的阶段的编程。

(P1)对于字线WL2进行的LM阶段

(P2)对于字线WL1进行的Foggy阶段

(P3)对于字线WL0进行的Fine阶段

(P4)对于字线WL3进行的LM阶段

(P5)对于字线WL2进行的Foggy阶段

这样，在1-3-3编码的LM-Foggy-Fine编程的情况下，在作为第一个的LM阶段中，输入数据仅是下页。但是，在本方法的情况下，直到作为最终的第三个的Fine阶段的数据输入完成为止，需要将下/中/上这三页量的数据保持在写入缓冲器中。另外，为了减小相邻存储单元间干扰，而需要将多个字线WLi中的数据保持在写入缓冲器中。例如，在对字线WL2执行Foggy阶段时，需要将对字线WL1的三页量的数据、对字线WL2的三页量的数据和对字线WL3的1页量的数据保持在写入缓冲器内。这样，在1-3-3编码的LM-Foggy-Fine编程的情况下，需要将最大7页量的数据保持在写入缓冲器中。

图10B是用于说明第一实施方式的编程中的写入缓冲量(缓冲数据量)的图。在本实施方式的编程中，在1-3-3编码中使用二阶段的编程。在本实施方式的编程中，在第一阶段，进行1页量(下页)的数据输入和该1页量的编程(第一编程)。另外，在本实施方式的编程的情况下，在第二阶段，进行两页量(中页和上页)的数据输入和该两页量的编程(第二编程)。

而且，在各字线WL0、WL1、WL2、…中，在各阶段的数据输入时将数据储存于写入缓冲器内即可，当开始编程时，可从写入缓冲器内将数据删除。例如，在第一阶段中输入数据时，该数据被储存在写入缓冲器内。然后，在第一阶段中开始编程时，在写入缓冲器内储存的数据可被删除。同样地，在第二阶段中输入数据时，该数据被储存在写入缓冲器内。然后，在第二阶段中开始编程时，在写入缓冲器内储存的数据可被删除。

在本实施方式的编程中，为了减小相邻存储单元间干扰，下/中/上这三页量的数据也不连续写入。例如，在执行向字线WL0实施的第一阶段后且执行向字线WL0实施的第二阶段前，执行向与字线WL0相邻的字线WL1实施的第一阶段。同样，在执行向字线WL1实施的第一阶段后且执行向字线WL1实施的第二阶段前，执行向与字线WL1相邻的字线WL2实施的第一阶段。

这样，本实施方式的编程为二阶段，因此，在各字线WLi中，从第一阶段到第二阶段的处理成为短时间。例如，在从字线WL1的第一阶段到第二阶段之间，执行下面的(P11)的阶段的编程。

(P11)对于字线WL2的第一阶段

另外，在本实施方式的编程的情况下，仅在从数据输入的开始到数据输入的结束为止的期间将数据保持在写入缓冲器内即可，当开始编程时，可从写入缓冲器内将数据删除。因此，在本实施方式的编程的情况下，需要在写入缓冲器内保持的数据最大是两页量的数据。

这样，在本实施方式中，全部的页数据仅在一次的阶段的编程中需要，因此，如果该数据输入完毕，则写入缓冲器内的数据能被废弃。因此，在本实施方式中，需要在写入缓冲器内同时保持的页数可以较少。

向非易失性存储器2编程的页数据由RAM11内的写入缓冲器构成并被临时保持后，在编程时被向非易失性存储器2进行数据输入。在本实施方式中，能使该RAM11的所需容量较小，因此可以削减成本。

此外，在使用LM-Foggy-Fine编程或Foggy-Fine编程时，必须进行两次或三次所有页数据的数据传输，因此，需要花费传输时间，且还额外需要传输时的消耗电力。在本实施方式中，所有的页数据通过各页各自的一次数据传输来完成，因此能将传输时间和电力消耗减小到1/2～1/3左右。

图11是表示第一实施方式所涉及的外部编程命令的序列的示例的图。在图11的(A)中，表示第一实施方式所涉及的第一阶段中的外部编程命令的序列，在图11的(B)中，表示第一实施方式所涉及的第二阶段中的外部编程命令的序列。

如图11的(A)所示，在第一阶段中，在输入编程开始命令(80h)后，输入编程对象区块、页的地址(下页的地址)，然后，输入下页的编程数据。而且，在最后输入编程执行命令(10h)时，芯片成为繁忙，在存储芯片内部开始编程的工作。利用这种编程命令的输入，而将下页编程。

如图11的(B)所示，在第二阶段中，在输入编程开始命令(80h)后，输入编程对象区块、页的地址(中页的地址)，然后，输入中页的编程数据。然后，输入编程命令的连接命令(1Ah)，且此次按同样的序列输入上页的编程数据。而且，在最后输入编程执行命令(10h)时，芯片成为繁忙，在存储芯片内部开始编程的工作。利用这种编程命令的输入，而进行下页的读出，进而将中页和上页编程。另外，中页的编程数据和上页的编程数据中的哪个先输入均可。

这里，对页读出处理进行说明。页读出的方法中，对于包括读出对象页的字线WLi的编程在第二阶段的写入前和写入后不同。

在第二阶段写入前的情况下，所记录的数据仅下页有效。因此，控制部22仅在读出页为下页时从存储单元读出数据。而且，控制部22在其他页的情况下不进行存储单元读出工作，而进行强制地全部输出“1”来作为读出数据的控制。

另一方面，在已完成至第二阶段的字线WLi的情况下，无论读出页为上/中/下页中的哪一个，控制部22都对存储单元进行读出。在这种情况下，根据要读出的页为哪一个页而所需的读出电压不同，因此，控制部22根据所选择的页来仅执行所需的读出。

根据图6所示的编码，下页数据变化的阈值状态间的边界仅为一个，因此，控制部22通过阈值位于由该边界分离出的两个范围中的哪个来确定数据。例如，在阈值电压小于Vr4的情况下，控制部22进行输出“1”来作为存储单元的数据的控制。另一方面，在阈值电压比Vr4大的情况下，控制部22进行输出“0”来作为存储单元的数据的控制。

另外，中页或上页的数据变化的阈值状态间的边界为三个，因此，控制部22通过阈值位于由这些边界分离出的四个范围中的哪个中来确定数据。

下面对页读出的具体的处理次序进行说明。图12A是表示在第一实施方式所涉及的存储装置中第二阶段写入前的情况下的字线中的页读出的处理次序的流程图。图12B是表示在第一实施方式所涉及的存储装置中编程完成至第二阶段的字线中的页读出的处理次序的流程图。

如图12A所示，在第二阶段写入前的字线WLi的情况下，控制部22选择读出页(步骤S510)。在读出页为下页的情况下(步骤S510，下)，控制部22以Vr4的阈值电压来进行读出(步骤S520)。然后，控制部22基于Vr4的阈值电压下的读出结果来将所读出的数据的值确定为“0”或者“1”(步骤S530)。

另外，在读出页为中页的情况下(步骤S510，中)，控制部22进行全部强制地输出“1”来作为存储单元的输出数据的控制(步骤S540)。

另外，在读出页为上页的情况下(步骤S510，上)，控制部22进行全部强制地输出“1”来作为存储单元的输出数据的控制(步骤S550)。

另外，如图12B所示，在编程已完成至第二阶段的字线WLi的情况下，控制部22选择读出页(步骤S610)。在读出页为下页的情况下(步骤S610，下)，控制部22以Vr4的阈值电压来进行读出(步骤S620)。然后，控制部22基于Vr4的阈值电压下的读出结果来将所读出的数据的值确定为“0”或“1”(步骤S630)。

另外，在读出页为中页的情况下(步骤S610，中)，控制部22以Vr1、Vr3和Vr6的阈值电压来进行读出(步骤S640、S650、S660)。而且，控制部22基于Vr1、Vr3和Vr6的阈值电压下的读出结果来将所读出的数据的值确定为“0”或“1”(步骤S670)。

另外，在读出页为上页的情况下(步骤S610，上)，控制部22以Vr2、Vr5和Vr7的阈值电压来进行读出(步骤S680、S690、S700)。而且，控制部22基于Vr2、Vr5和Vr7的阈值电压下的读出结果来将所读出的数据的值确定为“0”或者“1”(步骤S710)。

此外，能由存储控制器1管理、识别：对字线WLi的编程是在第二阶段写入完成前还是完成后。存储控制器1进行编程控制，因此，如果存储控制器1记录其进展状况，则存储控制器1能容易地参照非易失性存储器2的哪个地址是哪种编程状态。在这种情况下，存储控制器1在从非易失性存储器2进行读出时识别包括对象页地址的字线WLi是哪种编程状态，并发出与所识别的状态相对应的读出命令。

图13是表示第一实施方式所涉及的外部读出命令的序列的示例的图。在图13的(A)中，表示在第一实施方式所涉及的存储装置中编程完成至第一阶段的字线WLi中的外部读出命令的序列，在图13的(B)中，表示在第一实施方式所涉及的存储装置中编程完成至第二阶段的字线WLi中的外部读出命令的序列。

如图13的(A)所示，在第二阶段写入前的字线WLi的情况下，最初输入表示第二阶段写入前的状态的命令(2Dh)来作为执行读出工作的命令。然后，输入读出开始命令(00h)，随后，输入读出对象区块、页的地址(下页或中页或上页的地址)。而且，在最后输入读出执行命令(30h)时，芯片成为繁忙，在存储芯片内部开始读出的工作。通过该编程命令的输入，而从下页或中页或上页读出数据。然后，芯片成为就绪状态，并输出已读出的数据。

另一方面，如图13的(B)所示，在编程完成至第二阶段的字线WLi的情况下，最初输入表示直到第二阶段为止的完成状态的命令(25h)来作为执行读出工作的命令。然后，输入读出开始命令(00h)，随后，输入读出对象区块、页的地址(下页或中页或上页的地址)。而且，在最后输入读出执行命令(30h)时，芯片成为繁忙，在存储芯片内部开始读出的工作。通过该编程命令的输入，而从下页或中页或上页的地址读出数据。然后，芯片成为就绪状态，并输出已读出的数据。

这样，在第一实施方式中，在对非易失性存储器2(具有三维结构或二维结构的三位/单元的NAND存储器)进行编程时，采用1-3-3数据编码，并使编程的阶段为二阶段制。这样，由于用二阶段制编程，因此在数据编程时输入的数据量减少，能抑制存储控制器1所需的写入缓冲量。另外，能减少非易失性存储器2的页间的位错误率的不均衡，并且能降低ECC所花费的成本。另外，数据传输在各页仅一次，因此，可抑制传输时间和消耗电力。

另外，由于一边跨字线WLi一边执行各编程阶段，因此能减小与相邻字线WLi之间的相邻单元间干扰的量。另外，由于使用1-3-3数据编码，因此能扩大第二阶段之前的IDL裕量，能提高写入序列的可靠性。另外，由于使用1-3-3数据编码，因此，通过使下页的阈值边界为一个，能使第一阶段的编程即下页的编程高速化。此外，第一阶段的编程的高速化在写入和写入验证的反复时，能使得使写入电压一点点地上升来写入时的阶跃(step)电压成为比第二阶段的编程时大的值等，从而实现高速化。

(第二实施方式)

接着，使用图14A、14B及图15来对第二实施方式进行说明。在第二实施方式中，集中进行字线WLn-1的第二阶段的编程和字线WLn的第一阶段的编程。另外，在本实施方式中，也对使用与在第一实施方式的图6中说明的内容相同的数据编码的情况进行说明。

在图9A中所示的编程的流程图中，第一阶段的编程和第二阶段的编程皆一个个地分离，且在各自的编程时进行各自的编程命令和编程数据输入。在本实施方式中，将该编程命令和编程数据输入尽量集中。

例如，如图8B所示，除了区块的开头和结尾的端部以外，字线WLn的第一阶段和字线WLn-1的第二阶段的编程必定连续。因此，在本实施方式中，使该部分成为集中在一起的命令输入。即，在一次的命令输入中，集中输入字线WLn的下页和字线WLn-1的中/上页的编程数据。在采用LM-Foggy-Fine的情况下，这也是与用一次的编程命令将下/中/上页的数据集中(但是，在这种情况下，是相同的字线WLi内的页)而输入三页的量的情况相同的数据量的输入。

这样，通过将编程命令和编程数据的输入集中，而使存储控制器1执行的控制的命令输入和/或轮询(是否从芯片繁忙返回就绪的定期性检查(check))的频率减小，能实现作为存储装置的高速化、简易化。

这里，使用图14A和图14B对按照第二实施方式所涉及的编程顺序的写入次序的一例进行说明。在图14A和图14B中，表示了按照图8B所示的编程顺序的情况下的写入次序。再有，在图14A或图14B所示的处理中，对于与图9A～图9C中说明的处理相同的处理，省略其说明。

图14A是表示第二实施方式所涉及的一个区块的量的整体的写入次序的流程图。这里的一个区块具有字线WL0～WLn(n为自然数)这n+1条字线WLi。另外，图14B是表示第二实施方式所涉及的第一阶段和第二阶段中的写入次序的子流程图。另外，图14A的各步骤的右部所示的(1st(第一))与图9B所示的第一阶段相对应，(2nd(第二))与图9C所示的第二阶段相对应，(1，2)与图14B所示的第一阶段和第二阶段相对应。

如图14A所示，在开始写入时，控制部22执行与步骤S10～S30相同的处理即步骤S810～S830的处理。由此，实施串St0～St3的字线WL0的第一阶段的编程。

再有，控制部22实施串St0_字线WL1的第一阶段的编程和串St0_字线WL0的第二阶段的编程(步骤S840)。接着，控制部22实施串St1_字线WL1的第一阶段的编程和串St1_字线WL0的第二阶段的编程(步骤S850)。接着，控制部22实施串St2_字线WL1的第一阶段的编程和串St2_字线WL0的第二阶段的编程(步骤S860)。然后，控制部22对各串的各字线WLi反复执行步骤S840、S850、S860那样的处理。

然后，控制部22实施串St0_字线WLn的第一阶段的编程和串St0_字线WLn-1的第二阶段的编程(步骤S870)。接着，控制部22实施串St1_字线WLn的第一阶段的编程和串St1_字线WLn-1的第二阶段的编程(步骤S880)。然后，控制部22对各串的各字线WLi反复执行步骤S870、S880那样的处理。

而且，控制部22实施串St3_字线WLn的第一阶段的编程和串St3_字线WLn-1的第二阶段的编程(步骤S890)。接着，控制部22执行与步骤S100～S120相同的处理即步骤S900～S920的处理。由此，实施串St0～St3的字线WLn的第二阶段的编程。

这样，在区块的开头与第一实施方式同样地实施仅第一阶段的编程，在区块的最后，与第一实施方式同样地实施仅第二阶段的编程。在该情况下，仅第一阶段的编程按照图9B所示的次序来执行，仅第二阶段的编程按照图9C所示的次序来执行。

如图14B所示，在第一阶段和第二阶段的编程中，在执行第二阶段的编程后，接着执行第一阶段的编程。具体而言，首先，从存储控制器1向非易失性存储器2输入字线WLn-1的中页的数据的输入开始命令(步骤S1010)。然后，从存储控制器1向非易失性存储器2输入字线WLn-1的中页的数据(步骤S1020)。

接着，从存储控制器1向非易失性存储器2输入字线WLn-1的上页的数据的输入开始命令(步骤S1030)。然后，从存储控制器1向非易失性存储器2输入字线WLn-1的上页的数据(步骤S1040)。

接着，从存储控制器1向非易失性存储器2输入字线WLn的下页的数据的输入开始命令(步骤S1050)。然后，从存储控制器1向非易失性存储器2输入字线WLn的下页的数据(步骤S1060)。

接着，从存储控制器1向非易失性存储器2输入第一阶段和第二阶段的编程执行命令(步骤S1070)，由此，芯片成为繁忙(步骤S1080)。

然后，对字线WLn的下页施加一次～多次的编程电压脉冲(步骤S1090)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而进行字线WLn的下页的数据读出(步骤S1100)。

再有，确认下页中的数据的失效位数是否比标准小(步骤S1110)。在下页中的数据的失效位数为标准以上的情况下(步骤S1110，否)，反复进行步骤S1140～S1160的处理。而且，在数据的失效位数比标准小时(步骤S1110，是)，读出字线WLn-1的下页数据(步骤S1120)。

而且，基于字线WLn-1的下页数据，来确定中页和上页的编程目的地的Vth(阈值电压)(步骤S1130)。然后，使用所确定的Vth来进行对字线WLn-1的中页和上页的数据写入。

在向中页和上页的数据写入时，对字线WLn-1的中页和上页施加一次～多次的编程电压脉冲(步骤S1140)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而进行字线WLn-1的中页和上页的数据读出(步骤S1150)。

再有，确认中页和上页中的数据的失效位数是否比标准小(步骤S1160)。在中页和上页中的数据的失效位数为标准以上的情况下(步骤S1160，否)，反复进行步骤S1140～S1160的处理。而且，在数据的失效位数比标准小时(步骤S1160，是)，芯片成为就绪(步骤S1170)。

另外，步骤S1010、S1030、S1050的处理中的任何一个均可先进行。另外，步骤S1020、S1040、S1060的处理中的任何一个均可先进行。但是，步骤S1020的处理在步骤S1010的处理之后进行，步骤S1040的处理在步骤S1030的处理之后进行，步骤S1060的处理在步骤S1050的处理之后进行。

另外，在图14B所示的步骤S1120～S1160为止的处理，与字线WLn-1的第二阶段的编程相对应，步骤S1090～S1110为止的处理，与字线WLn的第一阶段的编程相对应。

这样，在图14B中，对字线WLn的第一阶段的编程在字线WLn-1的第二阶段的编程之前被执行的情况进行说明。这是因为，通过字线WLn的第一阶段的编程先进行，从而被写入八值的Vth的字线WLn-1的单元不会受到相邻单元的影响。

这样，在本实施方式中，字线WLn-1的中页及上页的数据和字线WLn的下页的数据这三页量的数据被连续输入。

图15是表示第二实施方式所涉及的外部编程命令的序列的示例的图。此外，第一阶段中的外部编程命令的序列与图11的(A)所示的相同。另外，第二阶段中的外部编程命令的序列与图11的(B)所示的相同。因此，此处，对将第二阶段与第一阶段连续编程时的外部编程命令的序列进行说明。在将第一阶段和第二阶段连续编程的情况下，连续输入第二阶段的命令和第一阶段的命令。

具体而言，如图15所示，在输入编程开始命令(80h)后，输入编程对象区块、页的地址(字线WLn-1的中页的地址)，然后，输入字线WLn-1的中页的编程数据。然后，输入编程命令的连接命令(1Ah)，并以同样的序列在此次输入字线WLn-1的上页的编程数据。而且，输入编程命令的连接命令(1Ah)，并以同样的序列在此次输入字线WLn的下页的编程数据。而且，在最后输入编程执行命令(10h)时，芯片成为繁忙，在存储芯片内部开始编程的工作。

通过这种编程命令的输入将字线WLn的下页编程。另外，作为IDL，进行字线WLn-1的下页数据的读出。然后，基于下页数据来确定中页和上页的编程目的地的Vth，并用所确定的Vth来将字线WLn-1的中页和上页编程。

此外，作为其他变形例，也可以：在编程命令的输入后，作为IDL，先进行字线WLn-1的下页数据的读出，然后，字线WLn的下页进行编程，接着，确定中页和上页的编程目的地的Vth，并用所确定的Vth来进行字线WLn的中页和上页的编程。这样，在受到字线WLn的写入所导致的相邻单元间干扰前，能进行IDL的字线WLn-1的下页数据的读出。

再有，本实施方式中的字线WLn的第一阶段和字线WLn-1的第二阶段的集中为一起的命令所进行的编程的实际的执行顺序可以改变。即，图15所示的字线WLn的下页的编程和作为IDL的字线WLn-1的下页数据的读出，哪个在前均可，且可进行调换。通过在字线WLn的下页的编程之前进行IDL(字线WLn-1的下页数据的读出)，而能不受字线WLn的下页的编程所产生的影响地进行IDL。

这样，第二实施方式中，由于将字线WLn-1的第二阶段的编程和字线WLn的第一阶段的编程集中进行，因此能减少命令输入和/或轮询的频率。因而，能实现存储装置的高速化和简易化。

(第三实施方式)

接着，使用图16～图19来对第三实施方式进行说明。在第三实施方式中，在执行第二阶段的编程时，对使Vth分布状态为区域D以上的预定的存储单元首先执行编程，然后，对使Vth分布状态为区域C以下的预定的存储单元执行编程。另外，在本实施方式中，也对使用与第一实施方式的图6中说明的部分相同的数据编码的情况进行说明。

在多位/单元的编程中，在编程执行中发生突然的电源切断时，数据被损坏。在这种情况下，在电源切断发生时已执行的编程的对象的编程数据的信息从存储单元丢失。在这种情况下，存在编程已经完成而使数据从存储控制器1的写入缓冲器废弃那样的过去的编程数据也丢失的情况。其结果，不能进行数据恢复。

这样的情况在第二阶段的中/上页的编程的中途当出现电源切断时产生。对该状况进行说明。图16是用于说明电源切断所引起的数据损坏的图。图16的(T11)表示第一阶段的编程完成之后的Vth分布状态(数据状态)。另外，图16的(T12)表示第二阶段的编程中途的Vth分布状态。另外，图16的(T13)表示电源切断后的Vth分布状态。

图16的(T11)所示那样的第一阶段的编程完成之后，开始第二阶段的编程，并成为图16的(T12)所示那样的Vth分布状态。而且，在图16的(T12)所示那样的写入中途的Vth分布状态时，当发生电源切断时，成为图16的(T13)所示那样的Vth分布状态。

这里，可以考虑从第一阶段完成后的状态开始第二阶段的编程。一般，在NAND存储器的内部中，从低Vth向高Vth依次执行编程。因此，如图16的(T12)所示，在第二阶段的编程进行到中途时，当发生电源切断时，成为图16的(T13)所示那样的Vth分布状态。

此处，正向的分布中包含的存储单元是下页数据为“1”的存储单元和为“0”的存储单元混合存在的状态。因此，即使在该状态下读出编程已经完成的下页数据，也不能得到正确的读出数据。此外，即使使用第二阶段的编程完成后的读出电压，也不能得到正确的下页数据。

因此，在本实施方式中，改变第二阶段的中/上页的编程的Vth的顺序。图17是用于说明第三实施方式所涉及的第二阶段的编程的图。在图17中，表示了第二阶段中的Vth状态的转变方法。图17的(T21)表示第一阶段的编程完成之后的Vth分布状态。另外，图17的(T22)表示第二阶段的前半的编程完成了的时间点的Vth分布状态。另外，图17的(T23)表示第二阶段的后半的编程完成了的时间点的Vth分布状态。

本实施方式的控制部22在图17的(T21)所示的第一阶段完成时，如图17的(T22)所示，最初对写入目的地的Vth分布状态为区域D以上的存储单元进行编程(D-First编程)。而且，控制部22在完成区域D到G为止的Vth分布状态的编程之后，如图17的(T23)所示，执行区域A～C的Vth分布状态的编程。

这样，本实施方式的控制部22使得：对使写入目的地的Vth分布状态成为区域D以上的存储单元进行的编程比对使之成为区域C以下的存储单元的编程先开始。而且，在完成对使写入目的地的Vth分布状态成为区域D以上的存储单元进行的编程后，完成对使之成为区域C以下的存储单元进行的编程。

由此，成为下页数据为“1”的存储单元和为“0”的存储单元混合存在的状态的定时，不会产生。因此，即使在第二阶段发生了电源切断，通过使用Vr1或Vr4中任一个的读出电压，控制部22也能读出下页数据。

图18是表示第三实施方式所涉及的第二阶段中的写入次序的流程图。另外，对于与在图9C中说明的处理相同的处理，省略其说明。第三实施方式所涉及的第二阶段的步骤S1210～S1280与图9C所示的第一实施方式所涉及的第二阶段的步骤S310～S380相同。

在确定中页和上页的编程目的地的Vth之后(步骤S1280)，使用已确定的Vth来进行向中页和上页进行的数据写入。

在第三实施方式所涉及的第二阶段中，在向中页和上页进行数据写入时，对成为区域D～G的存储单元施加一次～多次的编程电压脉冲(步骤S1290)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而对中页和上页的区域D～G进行数据读出(步骤S1300)。

再有，确认中页和上页中的区域D～G中的数据的失效位数是否比标准小(步骤S1310)。在中页和上页中的区域D～G中的数据的失效位数为标准以上的情况下(步骤S1310，否)，反复进行步骤S1290～S1310的处理。

而且，在中页和上页中的区域D～G中的数据的失效位数比标准小时(步骤S1310，是)，进行向中页和上页中的区域A～C的写入。具体而言，在向中页和上页进行数据写入时，对成为区域A～C的存储单元施加一次～多次的编程电压脉冲(步骤S1320)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而对中页和上页的区域A～C进行数据读出(步骤S1330)。

再有，确认中页和上页中的区域A～C中的数据的失效位数是否比标准小(步骤S1340)。在中页和上页中的区域A～C中的数据的失效位数为标准以上的情况下(步骤S1340，否)，反复进行步骤S1320～S1340。

而且，在中页和上页中的区域A～C中的数据的失效位数比标准小时(步骤S1350，是)，芯片成为就绪(步骤S1350)。

另外，在本实施方式中，在第二阶段的编程的前半，完成区域D～G为止的Vth分布状态的编程，但是，不需要使目的地为区域D～G为止的Vth分布状态的存储单元完全结束。在这种情况下，控制部22暂时停留在区域D程度的Vth分布状态为止的编程。然后，控制部22依次执行区域A～C的编程和作为编程中途的区域D～G的编程。

图19是用于说明第三实施方式所涉及的第二阶段的编程变形例的图。在图19中，表示第二阶段中的Vth状态的转变方法(变形例)。图19的(T31)表示第一阶段的编程完成之后的Vth分布状态。另外，图19的(T32)表示第二阶段的前半的编程完成了的时间点的Vth分布状态。另外，图19的(T33)表示第二阶段的后半的编程完成了的时间点的Vth分布状态。

本实施方式的控制部22在图19的(T31)所示的第一阶段完成时，控制部22如图19的(T32)所示那样执行编程至区域D程度的Vth分布状态。然后，控制部22使用区域Er的Vth分布状态来执行区域A～C的编程。进而，控制部22使用区域D程度的Vth分布状态(编程中途的Vth分布状态)来执行区域D～G的编程。

在该图19所示的方法的情况下，也与图17所示的方法的情况相同，成为下页数据为“1”的存储单元和为“0”的存储单元混合存在的状态的定时，不会产生。因此，即使在第二阶段中发生了电源切断，通过使用Vr1或Vr4中任一个的读出电压，控制部22也能读出下页数据。

这样，控制部22在使得向使写入目的地的Vth分布状态成为区域D以上的存储单元的阈值分布移动至不与区域Er～C的阈值区域重叠的位置之后，完成对成为区域Er～G的存储单元进行的编程。

这样，在第三实施方式中，在第二阶段的编程时，将上位的Vth分布先进行编程，因此能防止不正常电源切断引起的写入完毕数据的牵连损坏，其结果，能提高存储装置的可靠性。

另外，在第一～第三实施方式中，对使用与如图6中说明的内容相同的1-3-3数据编码的情况进行了说明，但是，也可使用其他的1-3-3数据编码。其中，在1-3-3数据编码中，存在下页数据的边界为一处这一条件。

图20为表示1-3-3数据编码的另一示例的图。在图20的(A)所示的1-3-3数据编码的变形例1中，阈值电压和数据值之间的关系如下所示。

·阈值电压位于Er区域内的存储单元为存储了“111”的状态。

·阈值电压位于A区域内的存储单元为存储了“011”的状态。

·阈值电压位于B区域内的存储单元为存储了“001”的状态。

·阈值电压位于C区域内的存储单元为存储了“101”的状态。

·阈值电压位于D区域内的存储单元为存储了“100”的状态。

·阈值电压位于E区域内的存储单元为存储了“110”的状态。

·阈值电压位于F区域内的存储单元为存储了“010”的状态。

·阈值电压位于G区域内的存储单元为存储了“000”的状态。

在图20的(B)所示的1-3-3数据编码的变形例2中，阈值电压和数据值之间的关系如下所示。

·阈值电压位于Er区域内的存储单元为存储了“110”的状态。

·阈值电压位于A区域内的存储单元为存储了“100”的状态。

·阈值电压位于B区域内的存储单元为存储了“000”的状态。

·阈值电压位于C区域内的存储单元为存储了“010”的状态。

·阈值电压位于D区域内的存储单元为存储了“011”的状态。

·阈值电压位于E区域内的存储单元为存储了“111”的状态。

·阈值电压位于F区域内的存储单元为存储了“101”的状态。

·阈值电压位于G区域内的存储单元为存储了“001”的状态。

图20的(C)所示的1-3-3数据编码的变形例3中，阈值电压和数据值之间的关系如下所示。

·阈值电压位于Er区域内的存储单元为存储了“110”的状态。

·阈值电压位于A区域内的存储单元为存储了“010”的状态。

·阈值电压位于B区域内的存储单元为存储了“000”的状态。

·阈值电压位于C区域内的存储单元为存储了“100”的状态。

·阈值电压位于D区域内的存储单元为存储了“101”的状态。

·阈值电压位于E区域内的存储单元为存储了“111”的状态。

·阈值电压位于F区域内的存储单元为存储了“011”的状态。

·阈值电压位于G区域内的存储单元为存储了“001”的状态。

(第四实施方式)

接着，使用图21对第四实施方式进行说明。在第四实施方式中，将第一阶段设为下/中页的编程，将第二阶段设为上页的编程。

图21是表示第四实施方式中的编程后的阈值分布的图。在图21中，表示了对存储单元进行的各编程阶段后的阈值分布。图21的(T41)表示在编程前的初始状态即擦除状态下的阈值分布。图21的(T42)表示第一阶段的编程后的阈值分布。图21的(T43)表示第二阶段的编程后的阈值分布。

如图21的(T41)所示，NAND存储单元阵列23的所有存储单元在未写入的状态下皆为分布Er的状态。如图21的(T42)所示，非易失性存储器2的控制部22在第一阶段的编程中根据要在下/中页写入的位值，按每个存储单元成为分布Er原样不变或注入电荷而移动到分布Er之上的分布。由此，存储单元利用下/中页数据而被编程为四值的等级。

另外，如图21的(T43)所示，在第二阶段的编程中，在数据的写入中需要上页这一页。非易失性存储器2的控制部22对第一阶段的数据增加上页的数据来作为第二阶段。这样，控制部22进行编程，以使第二阶段的编程后的阈值分布在各相邻的分布被分离了的最终状态下成为八值的等级。

作为第一阶段的编程为四值的等级时的阈值的等级，例如如下所示。控制部22鉴于在第二阶段的编程中向区域A和区域B转变地进行分配，而将从下起的第二个阈值等级控制为与区域A相同的分布。另外，控制部22鉴于在第二阶段的编程中向区域D和区域E转变地进行分配，而将从下起的第三个阈值等级控制为进入Vr3与Vr5之间。另外，控制部22鉴于在第二阶段的编程中向区域E和区域F转变地进行分配，而将最上位的阈值等级控制为进入Vr5与Vr7之间。此后，控制部22使用第一阶段的四值来编程为第二阶段的八值的等级。

另外，为了减小相邻存储单元间干扰的影响，而以与图8B所示的顺序相同的顺序来执行编程。即，两个不同的编程阶段不在同一字线WLi中连续地执行。为了减小字线WLi之间的相邻存储单元间干扰，在字线WLi的到第二阶段为止的编程完成之后减小相邻字线WLi的阈值的变动量是有效的。如果是图8B所示的序列，则字线WLi的到第二阶段为止的编程完成后的相邻字线WLi的编程阶段仅为第二阶段，因此能减小相邻存储单元间干扰的影响。

这里，对第四实施方式所涉及的写入次序进行说明。另外，第四实施方式所涉及的一个区块的量整体的写入次序与第一实施方式所涉及的一个区块的量整体的写入次序(图9A)相同，因此省略其说明。在本实施方式中，也与第一实施方式相同，以非连续的顺序一边跨字线WLi一边进行编程阶段，因此将某字线WLi的集合(此处为区块)作为编程序列的集合来执行编程。

图22A是表示第四实施方式所涉及的第一阶段中的写入次序的子流程图，图22B是表示第四实施方式所涉及的第二阶段的写入次序的子流程图。再有，在图22A所示的处理中，对于与图9B所示的处理相同的处理，省略其说明。另外，对于图22B所示的处理中的、与图9C所示的处理相同的处理，省略其说明。

如图22A所示，在第一阶段的编程中，首先，从存储控制器1向非易失性存储器2输入下页数据的输入开始命令(步骤S1410)。然后，从存储控制器1向非易失性存储器2输入下页数据(步骤S1420)。

再有，从存储控制器1向非易失性存储器2输入中页的数据的输入开始命令(步骤S1430)。然后，从存储控制器1向非易失性存储器2输入中页的数据(步骤S1440)。

而且，从存储控制器1向非易失性存储器2输入第一阶段的编程执行命令(步骤S1450)，由此芯片成为繁忙(步骤S1460)。

此后，基于下页数据和中页数据而确定第二阶段的编程目的地的Vth(步骤S1470)。然后，使用所确定的Vth来进行对下页和中页的数据写入。

在向下页和中页进行数据写入时，施加一次～多次的编程电压脉冲(步骤S1480)。而且，为了确认存储单元是否已经超过阈值边界等级地进行了移动，而进行读出(步骤S1490)。进而，确认下页和中页中的数据的失效位数是否比标准(判定基准)小(步骤S1500)。在数据的失效位数为标准以上的情况下(步骤S1500，否)，反复进行步骤S1480～S1500的处理。而且，在数据的失效位数比标准小时(步骤S1500，是)，芯片成为就绪(步骤S1510)。

如图22B所示，在第二阶段的编程中，首先，从存储控制器1向非易失性存储器2输入上页的数据的输入开始命令(步骤S1610)。然后，从存储控制器1向非易失性存储器2输入上页的数据(步骤S1620)。接着，从存储控制器1向非易失性存储器2输入第二阶段的编程执行命令(步骤S1630)，由此芯片成为繁忙(步骤S1640)。

然后，进行作为IDL的下页数据的读出(步骤S1650)。进而，进行作为IDL的中页数据的读出(步骤S1660)。而且，基于下页数据和中页数据，来确定上页的编程目的地的Vth(步骤S1670)。然后，使用所确定的Vth来进行对上页的数据写入。

再有，控制部22为了提高IDL的读出数据的可靠性，也可以：进行多次读出，在芯片内的页缓冲器24中采用该读出结果的择多，来作为下次的写入数据而使用。当然，控制部22在通常的读出工作时也能进行多次读出并在芯片内采用该读出结果的择多，作为向外部的读出数据而使用。

在向上页进行数据写入时，施加一次～多次的编程电压脉冲(步骤S1680)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而进行上页的数据读出(步骤S1690)。

再有，确认上页中的数据的失效位数是否比标准小(步骤S1700)。在上页中的数据的失效位数为标准以上的情况下(步骤S1700，否)，反复进行步骤S1680～S1700的处理。而且，在数据的失效位数比标准小时(步骤S1700，是)，成为芯片就绪(步骤S1710)。

此处，对图22B所示的写入次序的变形例进行说明。图22C是表示第四实施方式所涉及的第二阶段中的写入次序的变形例的子流程图。另外，在图22C所示的处理次序中，除了不进行图22B中说明的步骤S1650、S1670的处理之外，步骤S1610～S1710的处理次序与图22B相同。

在图22C所示的处理次序的情况下，在步骤S1610之前进行步骤S1601～S1609的处理。具体而言，首先，从存储控制器1向非易失性存储器2输入下页和中页的读出命令(步骤S1601)，由此芯片成为繁忙(步骤S1602)。

此后，控制部22以Vr1、Vr3、Vr5、Vr7的阈值电压来进行作为IDL的下页数据及中页数据的读出。而且，控制部22基于Vr1、Vr3、Vr5、Vr7的阈值电压下的读出结果来将读出的数据的值确定为“0”或“1”(步骤S1603)。然后，成为芯片就绪(步骤S1604)。

控制部22输出所读出的下页数据及中页数据时(步骤S1605)，该下页数据及中页数据被发送至ECC电路14(步骤S1606)。由此，ECC电路14对下页数据及中页数据进行ECC修正(步骤S1607)。

而且，从存储控制器1向非易失性存储器2输入下页的数据和中页数据的输入开始命令(步骤S1608)。由此，ECC电路14向非易失性存储器2输入下页和中页的数据(步骤S1609)。

然后，进行步骤S1610～S1710的处理。另外，在步骤S1670中，基于来自ECC电路14的下页数据及中页数据，而确定中页和上页的编程目的地的Vth。

这样，在本实施方式中，第二阶段的编程中的数据输入仅为上页这一页。但是，在该第二阶段中，存储单元的编程目的地即Vth需要也包括下/中页在内的三页量的数据。因此，在该第二阶段的编程中，作为前处理，首先读出下页数据和中页数据。而且，通过将所读出的数据与所输入的上页数据进行合成，从而确定上页的编程目的地的Vth。

图23是表示第四实施方式所涉及的外部编程命令的序列的示例的图。在图23的(A)中，表示第四实施方式所涉及的第一阶段中的外部编程命令的序列，在图24的(B)中，表示第四实施方式所涉及的第二阶段中的外部编程命令的序列。

如图23的(A)所示，在第一阶段中，在输入编程开始命令(80h)后，输入编程对象区块、页的地址(下页的地址)，然后，输入下页的编程数据。然后，输入编程命令的连接命令(1Ah)，并以同样的序列在此次输入中页的编程数据。而且，在最后输入编程执行命令(10h)时，芯片成为繁忙，在存储芯片内部开始编程的工作。通过这种编程命令的输入，而将下页和中页编程。另外，下页的编程数据和中页的编程数据的输入顺序，哪个在先均可。

如图23的(B)所示，在第二阶段中，在输入编程开始命令(80h)后，输入编程对象区块、页的地址(上页的地址)，然后，输入上页的编程数据。而且，在最后输入编程执行命令(10h)时，芯片成为繁忙，在存储芯片内部开始编程的工作。通过这种编程命令的输入，而进行作为IDL的下页和中页的读出，将上页编程。

这里，对页读出处理进行说明。页读出的方法中，对于包括读出对象页的字线WLi的编程，根据第二阶段写入之前的情况和第二阶段完成后而不同。

在第二阶段写入之前的字线WLi的情况下，在记录着的数据中，下页和中页是有效的。因此，控制部22在读出页为下页或中页时，从存储单元读出数据。而且，控制部22在为上页的情况下不进行存储单元读出工作，而进行全部强制地输出“1”来作为读出数据的控制。

另一方面，在完成至第二阶段的字线WLi的情况下，无论读出页为上/中/下页中的哪一个，控制部22都对存储单元进行读出。在这种情况下，根据读出的页为哪页而所需的读出电压不同，因此，控制部22根据所选择的页来仅执行所需的读出。

根据图6所示的编码，下页数据变化的阈值状态间的边界仅为一个，因此，控制部22通过阈值位于由该边界分离出的两个范围中的哪个来确定数据。

另外，中页或上页的数据变化的阈值状态间的边界为三个，因此，控制部22通过阈值位于由这些边界分离出的四个范围中的哪个来确定数据。

下面对页读出的具体的处理次序进行说明。图24A是表示在第四实施方式所涉及的存储装置中第二阶段写入前的情况下的字线中的页读出的处理次序的流程图。图24B是表示在第四实施方式所涉及的存储装置中编程完成至第二阶段的字线中的页读出的处理次序的流程图。再有，对于图24A所示的处理中的、与图12A所示的处理相同的处理，省略其说明。此外，对于图24B所示的处理中的、与图12B所示的处理相同的处理，省略其说明。

如图24A所示，在第二阶段写入前的字线WLi的情况下，控制部22选择读出页(步骤S1810)。在读出页为下页的情况下(步骤S1810，下)，控制部22以Vr3的阈值电压来进行读出(步骤S1820)。而且，控制部22基于Vr3的阈值电压下的读出结果来将读出的数据的值确定为“0”或者“1”(步骤S1830)。

另外，在读出页为中页的情况下(步骤S1810，中)，控制部22以Vr1、Vr3及Vr5的阈值电压进行读出(步骤S1840、S1850、S1860)。而且，控制部22基于Vr1、Vr3及Vr5的阈值电压下的读出结果而将所读出的数据的值确定为“0”或“1”(步骤S1870)。

另外，在读出页为上页的情况下(步骤S1810，上)，控制部22进行全部强制地输出“1”来作为存储单元的输出数据的控制(步骤S1880)。

另外，如图24B所示，在编程完成至第二阶段的字线WLi的情况下，控制部22选择读出页(步骤S1910)。在读出页为下页的情况下(步骤S1910，下)，控制部22以Vr4的阈值电压来进行读出(步骤S1920)。然后，控制部22基于Vr4的阈值电压下的读出结果来将读出的数据的值确定为“0”或“1”(步骤S1930)。

另外，在读出页为中页的情况下(步骤S1910，中)，控制部22以Vr1、Vr3和Vr6的阈值电压来进行读出(步骤S1940、S1950、S1960)。而且，控制部22基于Vr1、Vr3和Vr6的阈值电压下的读出结果来将读出的数据的值确定为“0”或“1”(步骤S1970)。

另外，在读出页为上页的情况下(步骤S1910，上)，控制部22以Vr2、Vr5和Vr7的阈值电压来进行读出(步骤S1980、S1990、S2000)。而且，控制部22基于Vr2、Vr5和Vr7的阈值电压下的读取结果来将所读出的数据的值确定为“0”或者“1”(步骤S2010)。

这样，在图21所示那样的阈值的编程控制下，在下页数据的读出的情况下，使用Vr3来作为能将四等级按上下各分离为二等级的读出等级。此外，在中页数据的读出的情况下，在不特定四等级中的哪一个时变成不能确定数据的数据分配，因此需要Vr1、Vr3和Vr5这三个等级的读出来作为读出等级。

另一方面，在完成至第二阶段的字线WLi的情况下，无论读出页为上/中/下页中的哪一个，都对存储单元进行读出，但是，根据读出哪一页而所需的读出电压不同，因此，仅执行根据所选择的页的所需的读出。

此外，对于字线WLi的编程完成至第一阶段和第二阶段中的哪个阶段这一情况，能由存储控制器1进行管理、识别。存储控制器1进行编程控制，因此，如果存储控制器1记录其进展状况，则存储控制器1能容易地参照非易失性存储器2的哪个地址是哪种编程状态。在这种情况下，存储控制器1在从非易失性存储器2进行读出时识别包括对象页地址的字线WLi是哪种编程状态，并发出与所识别的状态相对应的读出命令。

图25是表示第四实施方式所涉及的外部读出命令的序列的示例的图。在图25的(A)中，表示在第四实施方式所涉及的存储装置中编程完成至第一阶段的字线WLi中的外部读出命令的序列，在图25的(B)中，表示在第四实施方式所涉及的存储装置中编程完成至第二阶段的字线WLi中的外部读出命令的序列。

如图25的(A)所示，在第二阶段写入前的字线WLi的情况下，最初输入表示第二阶段写入前的状态的命令(2Dh)来作为执行读出工作的命令。然后，输入读出开始命令(00h)，随后，输入读出对象区块、页的地址(下页或中页或上页的地址)。而且，在最后输入读出执行命令(30h)时，芯片成为繁忙，在存储芯片内部开始读出的工作。通过该编程命令的输入，而从下页或中页或上页读出数据。然后，芯片成为就绪状态，并输出所读出的数据。

另一方面，如图25的(B)所示，在编程完成至第二阶段的字线WLi的情况下，最初输入表示直到第二阶段为止的完成状态的命令(25h)来作为执行读出工作的命令。然后，输入读出开始命令(00h)，随后，输入读出对象区块、页的地址(下页或中页或上页的地址)。而且，在最后输入读出执行命令(30h)时，芯片成为繁忙，在存储芯片内部开始读出的工作。通过该编程命令的输入，而从下页或中页或上页读出数据。然后，芯片成为就绪状态，并输出所读出的数据。

另外，可将与第二实施方式相对于第一实施方式的变形相同的变形适用于本实施方式。即，在本实施方式中，可集中进行字线WLn-1的第二阶段的编程和字线WLn的第一阶段的编程。

此外，在本实施方式中，1-3-3数据编码的种类不需要下的边界数为1这一限制。因此，可适用在第一～第三实施方式中使用的1-3-3数据编码以外的1-3-3数据编码。本实施方式的1-3-3数据编码的具体状态为特开2015-195071号公报的图5～8、12～15、18、20、22、24、28～30等中所示的状态。

这样，在第四实施方式中，与第一实施方式同样地，在对非易失性存储器2(具有三维结构或二维结构的三位/单元的NAND存储器)进行编程时，采用1-3-3数据编码，并使编程为二阶段制。这样，由于用二阶段制进行编程，因此在数据编程时输入的数据量减少，能抑制存储控制器1所需要的写入缓冲量。另外，能减少非易失性存储器2的页间的位错误率的不均衡，并能使ECC所花费的成本下降。

(第五实施方式)

接着，使用图26～图30来对第五实施方式进行说明。在第五实施方式中，对于字线WLi的编程完成至第一阶段和第二阶段中的哪一个这一情况记录于存储单元(标志单元)中，在数据读出时，基于在标志单元所记录的信息来适当地控制读出序列。

另外，在本实施方式中，也对使用与在第一实施方式的图6中说明的内容相同的数据编码的情况进行说明。另外，在以下的说明中，有时将存储数据的存储单元阵列称为数据存储单元。此外，有时将表示完成至第一阶段和第二阶段中的哪一个的信息称为完成信息。在本实施方式中，在完成至第二阶段的情况下，在标志单元中写入数据，因此，该数据成为表示已完成至第二阶段的完成信息。另一方面，在没有完成至第二阶段的情况下，没有在标志单元写入数据，因此，该未写入的数据成为表示没有完成至第二阶段的完成信息。

图26是用于说明标志单元的构成的图。在本实施方式中，也使用具有与在第一实施方式的图3中说明的存储单元阵列相同的构成的存储单元阵列。另外，在图26中，图示与选择栅线SGD0连接的存储单元晶体管MT等，并省略了与选择栅线SGD1～3连接的存储单元晶体管MT等的图示。

在与位线BL0～BLm-1连接的存储单元晶体管(数据存储单元)MT的横向，配置有虚设单元DC和标志单元FC。虚设单元DC和标志单元FC具有与存储单元晶体管MT同样的构成。具体而言，虚设单元DC与选择栅线SGD0、字线WL0～WL7、选择栅线SGS、源线SL、虚设单元用位线DBL等连接。此外，标志单元FC与选择栅线SGD0、字线WL0～WL7、选择栅线SGS、源线SL、标志单元用位线FBL0～FBLk-1等连接。换言之，区块BLK内的存储单元中的一部分作为数据存储使用，剩余的一部分作为虚设单元DC以及标志单元FC使用。

在第一至第五实施方式中，存储控制器1管理、识别对字线WLi的编程已完成至第一阶段和第二阶段中的哪一个。而且，在数据读出时，存储控制器1发出与编程的完成状态相对应的读出命令。

与此相对，在本实施方式中，控制部22将表示已完成至第一阶段和第二阶段中的哪一个的完成信息记录于非易失性存储器2的标志单元FC中。而且，在数据读出时，控制部22基于在标志单元FC记录的完成信息来控制读出序列。

标志单元FC以字线为单位进行设置。即、将字线WLi内的多个存储单元中的一部分作为标志单元FC使用。标志单元FC可按每个字线WLi设置一个，但是，为了通过复用化来提高数据的可靠性，优选为多个。另外，为了抑制相邻单元间干扰所导致的可靠性恶化的影响，优选使存储数据的数据存储单元和标志单元FC物理上不相邻。例如，优选在数据存储单元与标志单元FC之间配置不使用的虚设单元DC等来作为数据记录区域。

在标志单元FC记录的完成信息为是否进行了第二阶段的编程的二值信息。控制部22在第二阶段的编程时在同一字线WLi内的标志单元FC写入表示第二阶段的编程已完成的完成信息。控制部22将完成信息以例如D等级以上写入标志单元FC中。对此时的阈值分布的变化的情况进行说明。

图27A是用于说明第五实施方式所涉及的对标志单元的编程的图。在图27A中，表示了在第二阶段的编程时进行的标志单元FC中的Vth状态的转变方法。

图27A的(T51)表示编程前的初始状态即擦除状态的标志单元FC中的Vth分布状态。另外，图27A的(T52)表示第一阶段的编程完成了的时间点的Vth分布状态。另外，图27A的(T53)表示第二阶段的编程完成了的时间点的Vth分布状态。本实施方式的控制部22在第二阶段完成时，如图27A的(T53)所示那样在标志单元FC编程，以使写入目的地的Vth分布状态为区域D以上(Vr4以上)。

标志单元FC与数据单元同时在第二阶段时被进行写入，但是，标志单元FC写入的阈值的转变比数据单元大。因此，在与标志单元FC相邻的数据单元的可靠性恶化的情况下，在标志单元FC与数据单元之间设置虚设单元DC。另外，虚设单元DC可如图27B所示那样在第二阶段时从Er向A或B或C被进行写入。

图27B是用于说明第五实施方式所涉及的对虚设单元的编程的图。在图27B中，表示了在第二阶段的编程时进行的虚设单元DC的Vth状态的转变方法。

图27B的(T61)表示了编程前的初始状态即擦除状态的虚设单元DC的Vth分布状态。另外，图27B的(T62)表示第一阶段的编程完成了的时间点的Vth分布状态。另外，图27A的(T53)表示第二阶段的编程完成了的时间点的Vth分布状态。本实施方式的控制部22在第二阶段完成时，如图27B的(T63)所示那样在虚设单元DC编程，以使写入目的地的Vth分布状态为区域C以下(Vr4以下)。

图28是表示第五实施方式所涉及的第二阶段的写入次序的流程图。另外，对与在图9C中说明的处理相同的处理，省略其说明。第五实施方式所涉及的第二阶段的步骤S2110～S2180与图9C所示的第一实施方式所涉及的第二阶段的步骤S310～S380相同。

在本实施方式中，在确定对中页、上页和标志单元FC的编程目的地的Vth后(步骤S2180)，使用所确定的Vth来进行对数据存储单元(中页、上页)和标志单元FC的数据写入。

在第五实施方式的第二阶段中，在对中页、上页和标志单元FC进行数据写入时，施加一次～多次的编程电压脉冲(步骤S2190)。而且，为了确认存储单元是否已经超过阈值边界等级地移动，而对中页、上页和标志单元FC进行数据读出(步骤S2200)。

再有，确认中页和上页中的数据的失效位数是否比标准小(步骤S2210)。在中页和上页中的数据的失效位数为标准以上的情况下(步骤S2210，否)，反复进行步骤S2190～S2210的处理。在这种情况下，省略对标志单元FC的步骤S2190、S2210的处理。

而且，在中页和上页中的数据的失效位数比标准小时(步骤S2210，是)，确认标志单元FC中的数据的失效位数是否比标准小(步骤S2220)。

在标志单元FC中的数据的失效位数为标准以上的情况下(步骤S2220，否)，反复进行步骤S2190～S2220的处理。在这种情况下，省略对中页和上页的步骤S2190～S2210的处理。

而且，在标志单元FC中的数据的失效位数比标准小时(步骤S2220，是)，成为芯片就绪(步骤S2230)。

这样，在本实施方式的步骤S2190(施加编程电压脉冲的步骤)中，除了写入数据的数据存储单元之外，对标志单元FC也同时施加编程电压脉冲。另外，在此后的数据读出时，为了确认是否已经将数据存储单元和标志单元FC进行编程，而读出数据存储单元内的数据和标志单元FC内的数据(完成信息)。

然后，将从数据存储单元及标志单元FC读出的数据与对应于期待值的标准进行比较。此时，计数失效的位的数目，但是，分别计数在数据存储单元内失效了的数据和在标志单元FC内失效了的数据，并与各自的标准进行比较。在任一方都不满足标准的情况下，再次返回到编程电压脉冲的施加次序。在任一比较中都满足标准的情况下，使芯片成为就绪而结束。

在第一实施方式中的页读出中，对包含读出对象页的字线WLi的编程，根据已经完成至第一阶段和第二阶段中的哪一个，而使用不同的处理次序。而且，实施哪个处理次序，基于外部读出命令来确定。但是，在本实施方式中，已经完成至第一阶段和第二阶段中的哪一个，不是由来自存储控制器1的命令来指示，而是根据标志单元FC内的完成信息来进行判断。即，控制部22在从存储控制器1接收读出命令时，首先读出标志单元FC内的数据即完成信息。而且，控制部22根据标志单元FC是否写入完毕，而判定完成至第一阶段和第二阶段中的哪一个。

如上所述，在本实施方式中，使得向标志单元FC的写入等级为D等级以上。因此，标志单元FC的读出能以Vr1、Vr2、Vr3或Vr4中的任意一个读出电压来进行。因此，如果无论读出对象页为下页、中页或上页的哪一个，控制部22都使用在完成至第二阶段的编程的情况下所需的多个读出等级中的最低读出等级来进行读出，则能进行标志单元FC的读出。而且，如果判定为标志单元FC已写入完毕，则控制部22判断为完成至第二阶段的编程，并从标志单元FC以外的存储单元以剩下的读出等级来执行读出。

另一方面，在判定为标志单元FC为未写入的情况下，如果下页为读出对象，则控制部22以Vr1重新读出数据。另外，如果中/上页为读出对象，则控制部22判断为不需要进行此后的读出，且使输出数据强制为“1”。

在从标志单元FC的读出结果(完成信息)判定标志单元FC是否为写入完毕时，如果标志单元FC为1个，则控制部22判定该单元本身是否为写入完毕即可。此外，有时为了提高标志单元FC的数据的可靠性而设置有多个标志单元FC。在这种情况下，控制部22在例如从多个标志单元FC中的某一标志单元FC读出表示标准数以上的单元已经被写入的完成信息的情况下，判断为标志单元FC为写入完毕。

这里，对页读出的具体的处理次序进行说明。图29是表示第五实施方式所涉及的页读出的处理次序的流程图。再有，对图29所示的处理中的、与图12A或图24A所示的处理相同的处理，省略其说明。

如图29所示，控制部22选择读出页(步骤S2310)。在读出页是下页的情况下(步骤S2310，下)，控制部22以Vr4的阈值电压来进行读出(步骤S2320)。

而且，控制部22判定是否在标志单元FC中写入了完成信息(步骤S2330)。在标志单元FC中完成信息不为写入完毕的情况下(步骤S2330，否)，控制部22以Vr1的阈值电压来进行读出(步骤S2340)。而且，控制部22基于以Vr1的阈值电压的读出结果而将所读出的数据的值确定为“0”或者“1”，(步骤S2350)。

另一方面，在标志单元FC中完成信息为写入完毕的情况下(步骤S2330，是)，控制部22基于Vr4的阈值电压下的读出结果而将所读出的数据的值确定为“0”或者“1”(步骤S2360)。

此外，在读出页为中页的情况下(步骤S2310，中)，控制部22以Vr1的阈值电压来进行读出(步骤S2370)。而且，控制部22判定是否在标志单元FC中写入了完成信息(步骤S2380)。在标志单元FC中完成信息为未写入完毕的情况下(步骤S2380，否)，控制部22进行全部强制地输出“1”来作为数据存储单元(中页)的输出数据的控制(步骤S2390)。

另一方面，在标志单元FC中完成信息为写入完毕的情况下(步骤S2380，是)，控制部22以Vr3及Vr6的阈值电压来进行读出(步骤S2400、S2410)。而且，控制部22基于Vr1、Vr3和Vr6的阈值电压下的读出结果而将所读出的数据的值确定为“0”或者“1”(步骤S2420)。

另外，在读出页为上页的情况下(步骤S2430，上)，控制部22以Vr2的阈值电压来进行读出(步骤S2370)。而且，控制部22判定是否在标志单元FC中写入了完成信息(步骤S2440)。在标志单元FC中完成信息为未写入完毕的情况下(步骤S2440，否)，控制部22进行全部强制地输出“1”来作为数据存储单元(上页)的输出数据的控制(步骤S2450)。

另一方面，在标志单元FC中完成信息为写入完毕的情况下(步骤S2440，是)，控制部22以Vr5以及Vr7的阈值电压来进行读出(步骤S2460、S2470)。而且，控制部22基于Vr2、Vr5以及Vr7的阈值电压下的读出结果来将所读出的数据的值确定为“0”或者“1”(步骤S2780)。

图30是表示第五实施方式所涉及的外部读出命令的序列的示例的图。本实施方式中，读出命令仅为一种。如图30所示，作为执行读出工作的命令，输入读出开始命令(00h)，然后，输入读出对象区块、页的地址(下页或中页或上页的地址)。而且，在最后输入读出执行命令(30h)时，芯片成为繁忙，在存储芯片内部开始读出的工作。通过这种编程命令的输入，而从下页或中页或上页读出数据。然后，芯片成为就绪状态，并输出所读出的数据。

这样，在第五实施方式中，在标志单元FC中预先存储完成信息，因此，与完成至第一阶段和第二阶段中的哪一个无关地，能以相同的处理次序读出页数据。

(第六实施方式)

接着，使用图31～图36来对第六实施方式进行说明。在第六实施方式中，对具有三维结构或二维结构的四位/单元(QLC，Quadruple-Level Cel l：四层单元)的非易失性存储器2以两阶段实施以页为单位的写入。

图31是表示第六实施方式的阈值区域的一例的图。在图31中，表示了四位/单元的非易失性存储器2的阈值分布例。图31的记载为Er1、A1、B1、C1、D1、E1、F1、G1、H1、I1、J1、K1、L1、M1、N1、O1这十六个分布，表示十六个阈值区域内的各自的阈值分布。这样，本实施方式的各存储单元具有由十五个边界隔开所得的阈值分布。图31的横轴表示阈值电压，纵轴表示存储单元数(单元数)的分布。

在本实施方式中，将阈值电压为Vr11以下的区域称为区域Er1，将阈值电压比Vr11大且为Vr12以下的区域称为区域A1，将阈值电压比Vr12大且为Vr13以下的区域称为区域B1，将阈值电压比Vr13大且为Vr14以下的区域称为区域C1。此外，在本实施方式中，将阈值电压比Vr14大且为Vr15以下的区域称为区域D1，将阈值电压比Vr15大且为Vr16以下的区域称为区域E1，将阈值电压比Vr16大且为Vr17以下的区域称为区域F1，将阈值电压比Vr17大且为Vr18以下的区域称为区域G1。

此外，在本实施方式中，将阈值电压比Vr18大且为Vr19以下的区域称为区域H1，将阈值电压比Vr19大且为Vr20以下的区域称为区域I1，将阈值电压比Vr20大且为Vr21以下的区域称为区域J1，将阈值电压比Vr21大且为Vr22以下的区域称为区域K1。此外，在本实施方式中，将阈值电压比Vr22大且为Vr23以下的区域称为区域L1，将阈值电压比Vr23大且为Vr24以下的区域称为区域M1，将阈值电压比Vr24大且为Vr25以下的区域称为区域N1，将阈值电压比Vr25大的区域称为区域O1。

另外，将与区域Er1、A1、B1、C1、D1、E1、F1、G1、H1、I1、J1、K1、L1、M1、N1、O1相对应的阈值分布分别称为分布Er1、A1、B1、C1、D1、E1、F1、G1、H1、I1、J1、K1、L1、M1、N1、O1(第一～第十六分布)。Vr11～Vr25是成为各区域的边界的阈值电压。

以下的图32、34、36，表示对于四位/单元的存储单元进行的各编程阶段后的阈值分布。另外，图32所示的阈值分布和图33所示的数据编码，与1-4-5-5编码对应。1-4-5-5编码中，用于判定位值的边界数在下页、中页、上页、高页分别为1、4、5、5。

图32是表示第六实施方式中的编程后的阈值分布的第一例的图。图32的(T71)表示编程前的初始状态即擦除状态的阈值分布。图32的(T72)表示第一阶段的编程后的阈值分布。图32的(T73)表示第二阶段的编程后的阈值分布。

如图32的(T71)所示，NAND存储单元阵列23的所有存储单元在未写入的状态下皆为分布Er。如图32的(T72)所示，非易失性存储器2的控制部22在第一阶段的编程中根据要在下页和中页中写入的位值，而按每一存储单元使得成为分布Er不变或者注入电荷而使得移动到分布Er之上的分布。由此，存储单元利用下页数据和中页数据而被编程为四值的等级。

另外，如图32的(T73)所示，在第二阶段的编程中，在数据的写入中需要上页和高页这两页。而且，非易失性存储器2的控制部22进行编程，以使第二阶段的编程后的阈值分布在各相邻的分布被分离了的最终状态下成为十六值的等级。在该情况下，能进行全部页数据的读出。

图33是表示与图32所示的阈值分布对应的数据编码的图。在图33所示的数据编码中，例如，阈值电压位于Er1区域内的存储单元为存储了“1111”来作为与上、中、下、高页相对应的位的数据值的状态。并且，阈值电压位于A1区域内的存储单元为存储了“1011”的状态。

另外，以下的图34所示的阈值分布和图35所示的数据编码，与1-6-4-4编码相对应。1-6-4-4编码中，用于判定位值的边界数在下页、中页、上页、高页分别为1、6、4、4。

图34是表示第六实施方式中的编程后的阈值分布的第二例的图。图34的(T81)表示编程前的初始状态即擦除状态的阈值分布。图34的(T82)表示第一阶段的编程后的阈值分布。图34的(T83)表示第二阶段的编程后的阈值分布。

如图34的(T81)所示，NAND存储单元阵列23的所有存储单元在未写入的状态下皆为分布Er。如图34的(T82)所示，非易失性存储器2的控制部22在第一阶段的编程中，根据要在下页和中页中写入的位值而按每一存储单元使得成为分布Er不变或者注入电荷而使得移动到分布Er之上的分布。由此，存储单元利用下页数据及中页数据而被编程为四值的等级。

另外，如图34的(T83)所示，在第二阶段的编程中，数据的写入需要上页和高页这两页。而且，非易失性存储器2的控制部22进行编程，以使第二阶段的编程后的阈值分布在各相邻的分布被分离了的最终状态下成为十六值的等级。在该情况下，能进行全部页数据的读出。

图35是表示与图34所示的阈值分布相对应的数据编码的图。在图35所示的数据编码中，例如，阈值电压位于Er1区域内的存储单元，为存储了“1111”来作为与上、中、下、高页相对应的位的数据值的状态。并且，阈值电压位于A1区域内的存储单元为存储了“0111”的状态。

另外，以下的图36所示的阈值分布和图37所示的数据编码，与1-2-6-6编码相对应。1-2-6-6编码中，用于判定位值的边界数在下页、中页、上页、高页分别为1、2、6、6。

图36是表示第六实施方式中的编程后的阈值分布的第三例的图。图36的(T91)表示编程前的初始状态即擦除状态的阈值分布。图36的(T92)表示第一阶段的编程后的阈值分布。图36的(T93)表示第二阶段的编程后的阈值分布。

如图36的(T91)所示，NAND存储单元阵列23的所有存储单元在未写入的状态下皆为分布Er。如图36的(T92)所示，非易失性存储器2的控制部22在第一阶段的编程中，根据要在下页和中页中写入的位值而按每一存储单元使得成为分布Er不变或者注入电荷而使得移动到分布Er之上的分布。由此，存储单元利用下页数据及中页数据而被编程为四值的等级。

另外，如图36的(T93)所示，在第二阶段的编程中，数据的写入需要上页和高页这两页。而且，非易失性存储器2的控制部22进行编程，以使第二阶段的编程后的阈值分布在各相邻的分布被分离了的最终状态下成为十六值的等级。在该情况下，能进行全部页数据的读出。

图37是表示与图35所示的阈值分布相对应的数据编码的图。在图37所示的数据编码中，例如，阈值电压位于Er1区域内的存储单元为存储了“1111”来作为与上、中、下、高页相对应的位的数据值的状态。并且，阈值电压位于B1区域内的存储单元为存储了“0011”的状态。

本实施方式中，也利用与第一～第五实施方式相同的处理来执行编程，进行各页数据的读出。

这样，在第六实施方式中，对具有三维结构或二维结构的四位/单元的非易失性存储器2以两阶段实施以页为单位的写入，因此，能得到与第一～第五实施方式相同的效果。

另外，第一～第六实施方式可进行组合。例如，在第四实施方式和/或第五实施方式中，可组合第二～第四实施方式中的至少一个。

另外，在第一～第六实施方式中，对非易失性存储器2使用NAND存储器而构成的情况进行了说明，但是，也可使用其他类型的存储器。此外，在第一～第五实施方式中，对非易失性存储器2适用1-3-3编码的情况进行了说明，但是，非易失性存储器2适用的编码不限于1-3-3编码。例如，非易失性存储器2也可适用1-2-4编码或2-3-2编码。

另外，在图7、图12、图17、图19、图29中说明的第二阶段写入前和第二阶段写入后的读出等级(Vr1、Vr4)，可与第二阶段写入后(T3)的读出等级(Vr1、Vr4)稍有不同。另外，图21、图24中说明的第二阶段写入前和第二阶段写入后的读出等级(Vr1、Vr3、Vr5、Vr7)可与第二阶段写入后(T3)的读出等级(Vr1、Vr3、Vr5、Vr7)稍有不同。

虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是用于限定发明的范围。这些新实施方式可以以其他各种方式实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式和/或其变形包括于发明的范围和/或要旨中，也包括于技术方案记载的发明及其均等的范围中。

Claims

1.一种存储***，其特征在于，具备：

非易失性存储器，其具有多个存储单元，所述多个存储单元能以页为单位进行数据的写入，且各存储单元能利用表示数据已被擦除的擦除状态的阈值区域和表示数据已被写入的写入状态的七个阈值区域来存储三位的数据，所述七个阈值区域为比表示所述擦除状态的阈值电压区域高的阈值电压，所述多个存储单元分别使得所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应；和

存储控制器，其使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程，并在所述第一编程后使所述非易失性存储器执行基于要在所述第二页及所述第三页写入的数据的第二编程。

2.根据权利要求1所述的存储***，其特征在于，

所述存储单元的数据编码为1-3-3编码，

在该1-3-3编码中，

所述八个阈值区域之间的七个边界中的、所述第一页的位值在相邻的所述阈值区域之间不同的所述边界为一个，

所述七个边界中的、所述第二页的位值在相邻的所述阈值区域之间不同的所述边界为三个，

所述七个边界中的、所述第三页的位值在相邻的所述阈值区域之间不同的所述边界为三个。

3.根据权利要求1或2所述的存储***，其特征在于，

所述非易失性存储器还具有控制部，所述控制部按照来自所述存储控制器的指示而执行所述第一编程及所述第二编程，

所述控制部将写入完毕的利用所述第一编程已编程的数据读出，并使用所述读出的数据来执行所述第二编程。

4.根据权利要求3所述的存储***，其特征在于，

所述存储控制器，

使得在对所述多个存储单元中的电连接于第一字线的第一存储单元组进行所述第一编程后，对所述多个存储单元中的电连接于第二字线的第二存储单元组执行所述第一编程；

使得在对所述第二存储单元组进行所述第一编程后，对所述第一存储单元组执行所述第二编程。

5.根据权利要求4所述的存储***，其特征在于，

所述存储控制器，

使得在对第一串的所述第一字线执行第一编程后，对第二串的所述第一字线执行第一编程；

使得在对第二串的所述第一字线执行第一编程后，对所述第一串的所述第一字线执行第二编程。

6.根据权利要求4所述的存储***，其特征在于，

所述存储控制器，将与对所述第二存储单元组的所述第一编程对应的数据和与对所述第一存储单元组的所述第二编程对应的数据，向所述非易失性存储器输入，

然后，所述控制部执行对所述第二存储单元组的所述第一编程和对所述第一存储单元组的所述第二编程。

7.根据权利要求6所述的存储***，其特征在于，

所述控制部在对所述第二存储单元组执行所述第一编程后，加载通过所述第一编程已对所述第一存储单元组写入的内部数据，来对所述第一存储单元组执行所述第二编程。

8.根据权利要求6所述的存储***，其特征在于，

所述控制部，加载通过所述第一编程已对所述第一存储单元组写入的内部数据，然后，对所述第二存储单元组执行所述第一编程，然后，对所述第一存储单元组执行所述第二编程。

9.根据权利要求3所述的存储***，其特征在于，

所述控制部在所述第二编程中，使对应于所述八个阈值区域中的阈值电压高的四个阈值区域的数据的编程比对应于所述八个阈值区域中的阈值电压低的四个阈值区域的数据的编程先开始。

10.根据权利要求9所述的存储***，其特征在于，

所述控制部在使得对应于所述八个阈值区域中的阈值电压高的四个阈值区域的数据的编程完成后，使得对应于所述八个阈值区域中的阈值电压低的四个阈值区域的数据的编程完成。

11.根据权利要求9所述的存储***，其特征在于，

所述控制部，在使成为对于所述八个阈值区域以阈值电压从低到高的顺序定义了区域的第一阈值区域到第八阈值区域这八个阈值区域中的第五阈值区域～第八阈值区域的存储单元的阈值分布移动到不与第一阈值区域～第四阈值区域重叠的位置后，使得成为所述第一阈值区域至第八阈值区域的编程完成。

12.根据权利要求3所述的存储***，其特征在于，

所述控制部，

在执行所述第二编程时，对连接于与执行所述第二编程的存储单元相同的字线的标志单元执行第三编程；

在执行所述第二编程及所述第三编程后的数据读出时，基于所述标志单元是否被编程来控制读出序列。

13.根据权利要求12所述的存储***，其特征在于，

所述第二编程和所述第三编程同时进行编程工作。

14.根据权利要求12所述的存储***，其特征在于，

所述控制部，使得对所述标志单元的写入阈值为下述区域，该区域是对于所述八个阈值区域以阈值电压从低到高的顺序定义了区域的第一阈值区域到第八阈值区域这八个阈值区域中的第五阈值区域以上的区域。

15.一种存储***，其特征在于，具备：

存储控制器，其使所述非易失性存储器执行基于要在所述第一页及所述第二页写入的数据的第一编程，并在所述第一编程后使所述非易失性存储器执行基于要在所述第三页写入的数据的第二编程。

16.根据权利要求15所述的存储***，其特征在于，

所述存储单元的数据编码为1-3-3编码，

在该1-3-3编码中，

所述七个边界中的、所述第三页的位值在相邻的所述阈值区域之间不同的所述边界为三个，

所述控制部将写入完毕的利用所述第一编程已编程的数据读出，并使用所述读出的数据来执行所述第二编程，

所述存储控制器，

使得在对所述多个存储单元中的电连接于第一字线的第一存储单元组进行所述第一编程后，对所述多个存储单元中的电连接于第二字线的第二存储单元组执行所述第一编程，

使得在对所述第二存储单元组进行所述第一编程后，对所述第一存储单元组执行所述第二编程，

使得在对第一串的所述第一字线执行第一编程后，对第二串的所述第一字线执行第一编程，

17.根据权利要求15所述的存储***，其特征在于，

所述存储单元的数据编码为1-3-3编码，

在该1-3-3编码中，

所述控制部在所述第二编程中，使对应于所述八个阈值区域中的阈值电压高的四个阈值区域的数据的编程比对应于所述八个阈值区域中的阈值电压低的四个阈值区域的数据的编程先开始，

所述控制部，在使对应于所述八个阈值区域中的阈值电压高的四个阈值区域的数据的编程完成后，使对应于所述八个阈值区域中的阈值电压低的四个阈值区域的数据的编程完成。

18.一种写入方法，其特征在于，包括：

第一编程步骤，其使得对非易失性存储器执行基于要在第一页写入的数据的第一编程，所述非易失性存储器具有多个存储单元，所述多个存储单元能以页为单位进行数据的写入，且各存储单元能利用表示数据已被擦除的擦除状态的阈值区域和表示数据已被写入的写入状态的七个阈值区域来存储三位的数据，所述七个阈值区域为比表示所述擦除状态的阈值电压区域高的阈值电压，所述多个存储单元分别使得所述三位中的第一位与所述第一页对应、第二位与第二页对应、第三位与第三页对应；和

第二编程步骤，其使得在所述第一编程后对所述非易失性存储器执行基于要在所述第二页及所述第三页写入的数据的第二编程。

19.根据权利要求18所述的写入方法，其特征在于，

所述存储单元的数据编码为1-3-3编码，

在该1-3-3编码中，

所述第二编程包括：将写入完毕的利用所述第一编程已编程的数据读出和使用所述读出的数据，

所述方法中，

使得在对所述多个存储单元中的电连接于第一字线的第一存储单元组执行所述第一编程后，对所述多个存储单元中的电连接于第二字线的第二存储单元组执行所述第一编程，

使得在对所述第二存储单元组执行所述第一编程后，对所述第一存储单元组执行所述第二编程，

20.根据权利要求18所述的写入方法，其特征在于，

所述存储单元的数据编码为1-3-3编码，

在该1-3-3编码中，

所述方法中，

在所述第二编程中，

使对应于所述八个阈值区域中的阈值电压高的四个阈值区域的数据的编程比对应于所述八个阈值区域中的阈值电压低的四个阈值区域的数据的编程先开始，

在使对应于所述八个阈值区域中的阈值电压高的四个阈值区域的数据的编程完成后，使对应于所述八个阈值区域中的阈值电压低的四个阈值区域的数据的编程完成。