CN107564449A - 栅极驱动电路和显示装置 - Google Patents

Abstract

本申请公开了一种栅极驱动电路，该栅极驱动电路包括延迟模块，用于对至少一个后级启动信号进行延迟以得到对应的延迟启动信号；以及多个级联的栅极驱动单元，位于所述多个级联的栅极驱动单元的末端的至少一级所述栅极驱动单元根据对应的所述延迟启动信号产生本级栅极驱动信号，本发明的栅极驱动电路所解决的技术问题在于，通过后级启动信号进入栅极驱动单元内部之前产生信号延迟的方式，减小静电电流，从而达到减缓电压切换对面板造成冲击的目的。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及一种栅极驱动电路和显示装置。

背景技术

显示装置一般包括显示面板、栅极驱动电路和源极驱动电路。其中，显示面板包括由多个像素单元形成的像素阵列，每个像素单元包含一个薄膜晶体管。在该像素阵列中，位于同一行的像素单元中的薄膜晶体管的栅极通过同一条扫描线与栅极驱动电路相连，栅极驱动电路通过多条扫描线逐行选择像素阵列中的各行像素单元；位于同一列的像素单元中的薄膜晶体管的源极或漏极通过同一条数据线与源极驱动电路相连，源极驱动电路通过多条数据线对各列像素单元施加灰阶电压，从而使显示面板呈现图像。

随着显示装置的发展，集成栅极驱动技术(Gate Driver In Array,GIA)的应用越来越广泛，它是将栅极驱动电路与显示面板集成于同一基板上，这种技术不仅能够减少数以千计的走线、使显示装置更加对称和紧凑，还能降低成本、提高显示面板的分辨率和弯折度。

然而，在现有技术中，对于栅极驱动电路的后级启动信号来说，存在着较为严重的静电释放问题，对比前级启动信号与时钟信号发现，后级启动信号的负载偏小，在电路运行时，后级启动信号出现较严重的静电释放，由于在后级启动信号连接端上积累的静电电荷缺乏有效的静电释放路径，从而导致静电电流过大，容易烧毁后级启动信号连接端，后级启动信号无法加载到相应的栅极驱动单元上，使得栅极线集成的驱动电路不能正常工作，进而影响整个显示面板不能正常显示。

发明内容

本发明针对现有技术中所存在的上述问题提供了一种栅极驱动电路和显示装置，其要解决的技术问题在于，通过后级启动信号进入栅极驱动单元内部之前产生信号延迟的方式，将静电电流减小，从而达到减缓电压切换对面板材料造成的冲击的目的。

根据本发明的一方面，提供了一种栅极驱动电路，该栅极驱动电路包括延迟模块，用于对后级启动信号进行延迟以得到对应的延迟启动信号；以及多个级联的栅极驱动单元，位于所述多个级联的栅极驱动单元的末端的至少一级所述栅极驱动单元根据对应的所述延迟启动信号产生本级栅极驱动信号。

优选地,所述延迟模块包括至少一个延迟单元，各个所述延迟单元用与分别将不同的所述后级启动信号延迟为对应的所述延迟启动信号。

优选地，各个所述延迟单元用包括：输入模块，用于根据所述后级启动信号控制第一节点的电压，所述第一节点提供所述延迟启动信号；第一控制模块，用于根据第一参考信号产生第一控制信号；第二控制模块，其与所述第一控制模块相连于第二节点，当所述后级启动信号有效时，所述第二控制模块根据第二参考信号产生第二控制信号；以及下拉模块，其与所述输入模块相连于所述第一节点，当所述第一控制信号或所述第二控制信号有效时，所述下拉模块根据第二参考信号下拉所述延迟启动信号。

优选地，所述输入模块包括第一晶体管，所述第一晶体管的控制端、第一通路端接收所述后级启动信号，所述第一晶体管的第二通路端与所述第一节点相连以控制所述延迟启动信号。

优选地，所述第一控制模块包括第三晶体管，所述第三晶体管的第一通路端与控制端接收所述第一参考信号，所述第一晶体管的第二通路端与所述第二节点相连以提供所述第一控制信号。

优选地，所述第二控制模块包括第二晶体管和第一电阻，所述第一电阻的一端接收所述后级启动信号，所述第一电阻的另一端与所述第二晶体管的控制端之间，接收所述后级启动信号，所述第二晶体管的第一通路端接收第二参考信号，所述第二晶体管的第二通路端与所述第二节点相连并输出所述第二控制信号。

优选地，所述下拉模块包括第四晶体管，所述第四晶体管的控制端与所述第二节点相连，所述第四晶体管的第一通路端接收所述第二参考信号，所述第四晶体管的第二通路端与所述第一节点相连，当所述第一控制信号或所述第二控制信号有效时下拉所述第一节点的电压。

优选地，所述第一参考信号为栅极高电平电压，所述第二参考信号为栅极低电平电压。

优选地，所述栅极驱动电路中的晶体管由N沟道薄膜晶体管实现。

根据本发明的另一方面，提供一种显示装置，其特征在于，包括至少一个如上面任一项所述的栅极驱动电路。

本发明实施例的栅极驱动电路的有益效果是，通过后级启动信号进入栅极驱动单元内部之前产生信号延迟的方式，将静电电流减小，从而达到减缓电压切换对面板造成冲击的目的。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的特征和优点将更为清楚。

图1示出本发明实施例的显示装置的结构示意图。

图2示出本发明实施例的显示装置中栅极驱动电路的结构示意图。

图3示出本发明实施例的显示装置中延迟单元的示意框图。

图4示出本发明实施例的显示装置中延迟单元的结构示意图。

图5示出本发明实施例的显示装置中延迟单元在工作模式下的时序示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图1示出本发明实施例的显示装置的结构示意图，该显示装置包括时序控制电路1100、源极驱动电路1200、栅极驱动电路1300、显示面板1400，其中栅极驱动电路1300可以与显示面板1400集成于同一基板上以形成集成栅极驱动结构。

时序控制电路1100用于对源极驱动电路1200和栅极驱动电路1300提供多个时钟信号以及启动信号(Start Vertical,STV)等控制信号，其中，启动信号可以是一帧的开启信号。

在以下对本发明实施例的描述中，如无特别说明，i为大于等于1且小于等于n的自然数。

图2示出本发明实施例的显示装置中栅极驱动电路的结构示意图，该栅极驱动电路包括多级栅极驱动单元GIA[1]至GIA[n]和延迟模块1301。其中，各级栅极驱动单元分别输出栅极驱动信号G[1]至G[n]以及传递信号Z[1]至Z[n]。对于每级栅极驱动单元GIA[i]来说，该级的传递信号Z[i]用于替代该级的栅极驱动信号G[i]以实现各级栅极驱动单元之间的信号传递，该级的栅极驱动信号G[i]主要用于驱动像素单元中的晶体管，从而避免了该级栅极驱动信号G[i]的衰减，保证了该行像素单元能够被正常驱动。因此，在通常情况下，每级的传递信号Z[i]与该级栅极驱动单元GIA[i]输出的栅极驱动信号G[i]相等。

每级栅极驱动单元GIA[i]例如具有前级输入端、后级输入端、时钟端、驱动端、传递端、参考电压端。

各级栅极驱动单元的前级输入端接收前级栅极传递信号Z[i-1]，后级输入端接收后级栅极传递信号Z[i+1]，时钟端接收与本级栅极驱动单元对应的时钟信号clk，供电端接收第二参考信号VGL，驱动端输出本级栅极驱动信号G[i]，传递端输出本级栅极传递信号Z[i]。

该栅极驱动电路包括两路时钟信号，分别为第一时钟信号CLKA、第二时钟信号CLKB。

在本发明的栅极驱动电路中，第一级栅极驱动单元GIA[1]的时钟端clk接收第一时钟信号CLKA，前级输入端接收的前级栅极传递信号Z[i-1]是由时序控制电路直接提供或经源极驱动电路提供的第一启动信号STV1，驱动端输出第一级栅极驱动信号G[1]，传递端输出第一级栅极传递信号Z[1]，后级输入端接收的后级栅极传递信号Z[i+1]为第二级栅极驱动单元电路GIA[2]的第二级栅极传递信号Z[2]。

第二级栅极驱动单元GIA[2]的时钟端clk接收第二时钟信号CLKB，前级输入端接收的前级栅极传递信号Z[i-1]是由时序控制电路直接提供或经源极驱动电路提供的第二启动信号STV2，驱动端输出第二级栅极驱动信号G[2]，传递端输出第二级栅极传递信号Z[2]，后级输入端接收的后级栅极传递信号Z[i+1]为第三级栅极驱动单元电路GIA[3]的第三级栅极传递信号Z[3]。

在栅极驱动电路中，第一至第二栅极驱动单元构成一个周期，后续栅极驱动单元循环重复第一至第二级单元电路的连接关系，在此不再赘述。

延迟模块1301用于根据第一参考信号VCOM分别对第三启动信号STV3和第四启动信号STV4进行延时以得到延迟的第三启动信号STV3’和延迟的第四启动信号STV4’，其中第三启动信号STV3和第四启动信号STV4是由时序控制电路直接提供或经源极驱动电路提供的。第n-1栅级驱动单元GIA[n-1]的后级输入端接收的后级传递信号Z[i+1]是由延迟模块1301提供的延迟的第三启动信号STV3’，其中第n栅级驱动单元GIA[n]的后级输入端接收的后级传递信号Z[i+1]是由延迟模块1301提供的延迟的第三启动信号STV4’。

在本栅极驱动电路中，第一参考信号VCOM为栅极高电平电压，第二参考信号VGL为栅极低电平电压，时钟端分别接收由时序控制电路直接提供或经源极驱动电路提供的多个时钟信号中的至少一个。

图3示出本发明实施例的显示装置中延迟单元的示意框图。

该显示装置的延迟模块1301包括至少一个延迟单元1310，如图3所示，每个延迟单元1310用于对一个后级启动信号(第三启动信号STV3或第四启动信号SVT4)实现延迟，在本实施例中，延迟模块1301包括两个延迟单元1310，分别用于将第三启动信号STV3延迟为延迟的第三启动信号STV3’、将第四启动信号STV4延迟为延迟的第四信号STV4’。然而本发明提供的显示装置不限于此，本领域技术人员可以根据实际电路需求设置延迟模块中延迟单元的个数。

每个延迟单元1310包括输入模块1311、第一控制模块1312、第二控制模块1313以及下拉模块1314。下面对延迟单元中各模块的连接关系与信号关系进行具体描述。

输入模块1311用于根据输入端接收到后级启动信号STV(例如第三启动信号STV3或第四启动信号STV4)提供第一节点Q1的电压，其中，输入模块1310的输出端与第一节点Q1相连。

第一控制模块1312的输入端接收第一参考信号VCOM，第一控制模块1321的输出端与第二节点Q2相连，其中第一控制模块1312根据第一参考信号VCOM在输出端产生第一控制信号Vctrl1。

第二控制模块1313的输入端接收后级启动信号STV，第二控制模块1313的输出端与第二节点Q2相连，其中第二控制模块1313根据后级启动信号STV与第二参考信号VGL在输出端产生第二控制信号Vctrl2。

下拉模块1314的输入端与第二节点Q2相连，输出端与第一节点Q1相连，下拉模块1314根据第一控制信号Vctrl1与第二控制信号Vctrl2以及第二参考信号VGL下拉第一节点Q1的电压，并根据第一节点Q1的电压在输出端产生延迟启动信号STV’。

图4示出本发明实施例的显示装置中延迟单元的结构示意图。需要说明的是，在本实施例中提及的晶体管均为N型薄膜晶体管，即栅极驱动电路中的晶体管由N沟道薄膜晶体管实现，且各个晶体管的第一通路端和第二通路端可以互换(即漏极和源极可以互换)。但是本发明的实现不限于此。

输入模块1311包括晶体管T1，晶体管T1的源极与栅极(即控制端)接与用于提供启动信号的输入端相连，用于接收启动信号(例如第三启动信号STV3或第四启动信号STV4)，晶体管T1的漏极与第一节点Q1相连，控制第一节点Q1的电压。

第一控制模块1312包括晶体管T3。晶体管T3的栅极、源极接收第一参考信号VCOM，晶体管T1漏极与第二节点Q2相连，产生第一控制信号Vctrl1。

第二控制模块1313包括晶体管T2和电阻R1。电阻R1串联在晶体管T1与晶体管T2的栅极以接收启动信号STV，晶体管T2的源极接收第二参考信号VGL，晶体管T2的漏极与第二节点Q2相连，产生第二控制信号Vctrl2。

下拉模块1314包括晶体管T4，晶体管T4的栅极与第二节点Q2相连，晶体管T4的源极接收第二参考信号VGL，晶体管T4的漏极与第一节点Q1相连，当第一控制信号Vctrl1或第二控制信号Vctrl2有效时下拉第一节点Q1的电压，并根据第一节点Q1的电压在输出端产生延迟启动信号STV’。

图5示出本发明实施例的显示装置中延迟单元在工作模式下的时序示意图。

如图5所示，当栅极驱动电路处于第一阶段P1时，启动信号STV为低电平，因此晶体管T1、T2关断，第一参考电压VCOM为高电平，此时，晶体管T3导通，第一控制信号Vctrl1有效，第二节点Q2电压为高电平，因此晶体管T4导通，第二参考信号VGL为低电平，因此，第一节点Q1的电压为低电平，延迟启动信号STV’为低电平。

当栅极驱动电路电路处于第二阶段P2时，启动信号STV为高电平，因此晶体管T1、T2导通，第二控制信号Vctrl2有效，第二参考信号VGL为低电平，因此第二节点Q2为低电平，晶体管T4被逐渐关断，因此，第一节点Q1的电压被逐渐抬高，延迟启动信号STV’的电压平缓上升。

对比启动信号STV与延迟启动信号STV’可知，延迟启动信号STV’上升趋势更为平缓，达到了延迟效果。

本发明实施例的有益效果是，设计了一种栅极驱动电路和显示装置，通过后级启动信号进入栅极驱动单元内部之前产生信号延迟的方式，减小静电电流，从而达到减缓电压切换对面板材料造成的冲击的目的。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种栅极驱动电路，包括延迟模块、多个级联的栅极驱动单元，其特征在于，

所述延迟模块，用于对后级启动信号进行延迟以得到对应的延迟启动信号；以及

所述多个级联的栅极驱动单元，位于所述多个级联的栅极驱动单元的末端的至少一级所述栅极驱动单元根据对应的所述延迟启动信号产生本级栅极驱动信号。

2.根据权利要求1所述的栅极驱动电路，其特征在于,所述延迟模块包括至少一个延迟单元，各个所述延迟单元用于分别将不同的所述后级启动信号延迟为对应的所述延迟启动信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，各个所述延迟单元包括：

输入模块，用于根据所述后级启动信号控制第一节点的电压，所述第一节点提供所述延迟启动信号；

第一控制模块，用于根据第一参考信号产生第一控制信号；

第二控制模块，其与所述第一控制模块相连于第二节点，当所述后级启动信号有效时，所述第二控制模块根据第二参考信号产生第二控制信号；以及

下拉模块，其与所述输入模块相连于所述第一节点，当所述第一控制信号或所述第二控制信号有效时，所述下拉模块根据所述第二参考信号下拉所述延迟启动信号。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的控制端、第一通路端接收所述后级启动信号，所述第一晶体管的第二通路端与所述第一节点相连以控制所述延迟启动信号。

5.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一控制模块包括第三晶体管，所述第三晶体管的第一通路端与控制端接收所述第一参考信号，所述第一晶体管的第二通路端与所述第二节点相连以提供所述第一控制信号。

6.根据权利要求3所述的栅极驱动电路，其特征在于，所述第二控制模块包括第二晶体管和第一电阻，所述第一电阻的一端接收所述后级启动信号，所述第一电阻的另一端与所述第二晶体管的控制端之间，接收所述后级启动信号，所述第二晶体管的第一通路端接收所述第二参考信号，所述第二晶体管的第二通路端与所述第二节点相连并输出所述第二控制信号。

7.根据权利要求3所述的栅极驱动电路，其特征在于，所述下拉模块包括第四晶体管，所述第四晶体管的控制端与所述第二节点相连，所述第四晶体管的第一通路端接收所述第二参考信号，所述第四晶体管的第二通路端与所述第一节点相连，当所述第一控制信号或所述第二控制信号有效时下拉所述第一节点的电压。

8.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一参考信号为栅极高电平电压，所述第二参考信号为栅极低电平电压。

9.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路中的晶体管由N沟道薄膜晶体管实现。

10.一种显示装置，其特征在于，包括至少一个如权利要求1至9任一项所述的栅极驱动电路。