CN103854587B - 栅极驱动电路及其单元和一种显示器 - Google Patents

Abstract

本申请公开了一种栅极驱动电路单元，以现有的栅极驱动电路单元为电路结构框架，包括驱动模块、低电平维持模块、第一输入模块和第二输入模块。通过对第一输入模块和第二输入模块的开关晶体管进行改进，额外增加晶体管及外接控制信号，从而实现了栅极驱动电路单元多扫描模式的切换，并且栅极驱动电路单元在不同的工作状态过程中，根据电路逻辑和公用的要求，最大程度地复用各电路模块，从而提高模块利用效率、节约硬件开销。基于上述的栅极驱动电路单元，本申请还公开了一种栅极驱动电路和一种显示器。

Description

栅极驱动电路及其单元和一种显示器

技术领域

本申请涉及电子领域，具体涉及一种显示器及其栅极驱动电路和栅极驱动单元电路。

背景技术

薄膜晶体管（Thin Film Transistor,TFT）面板显示（Flat Panel Display，FPD）是当今显示技术的主流。近年来，采用TFT集成的栅极驱动电路设计(gate driverin array,GIA)开始被广泛地用于中小尺寸显示面板，甚至大尺寸显示面板中。通过合理的电路设计，即使采用a-Si TFT也可能得到性能良好的GIA电路，在电路响应速度、稳定性、功耗等方面满足显示应用的需求。集成了栅极驱动电路的显示面板具有窄边框、高分辨率、价格低廉等优势。

氧化物晶体管（IGZO TFT）具有高的迁移率，更好的稳定性而更适合于高分辨率、大面积的显示器应用，因此，IGZO TFT更有可能成为未来的主流TFT技术。基于IGZO TFT的新型高性能GIA电路的研制引起了研究者的极大关注。IGZO TFT由于迁移率高等优势能够大幅度地提高电路的性能。在a-Si或者有机TFT等场合，由于迁移率过低，许多电路技术的应用受到局限，例如反馈电路单元等因为速度过慢而无法体现应有的效用。而IGZO TFT的引入则可能以柔性或者透明显示面板为平台让更丰富的电路技术得以实施，使得显示面板***(System on Paenl,SoP)更为智能。

近年来，具备多扫描模式特征的集成栅极驱动电路设计引起了TFT FPD产业界的关注。以双向扫描模式为例，在***时钟信号配合下，栅极驱动电路不仅能够顺次地从小序号数的栅极线依次扫描到大序号数的栅极线，而且能够从大序号数的栅极线扫描到小序号数的栅极线。增加了双向扫描特征之后，TFTFPD获得如下好处：（1）当FPD在正向、反向扫描模式之间进行切换时，可以在垂直于栅线方向实现显示图像的镜像。这增强了FPD的操作性、趣味性和使用者的好感度。（2）显示面板的配置更加灵活，更方便地满足不同设计者的需求。

现有技术中，实现双向集成栅极驱动电路一般有两种方法：一为设计两套扫描电路，分别用于实现正向、反向扫描；二为增加控制扫描方向的电信号。采用这两种方法来实现栅极驱动电路的效果均不理想。这是因为，第一种方法需采用复杂的电路结构，用到的TFT数量几乎为单向扫描栅极驱动电路中TFT数量的两倍。在任意工作时段，第一种栅极驱动电路中，几乎总是有一半的器件处于闲置状态。上述第二种方法能够减少TFT的数量，但是控制信号的数量却增加了，而且这些新增加的控制信号会增加栅极驱动电路中TFT的电压偏置时间，缩短了栅极驱动电路的使用寿命。

综上所述，IGZO TFT更适于设计多模式的GIA电路。例如，IGZO TFT的泄露电流较小，在显示静态图像时候的，TFT面板阵列的刷新频率可以减小，这不仅可以减少TFT面板的功耗、延长移动TFT面板的电池续航时间，而且对于减少使用者的眼睛疲劳具有优势。于是IGZO TFT的GIA设计提出了新的要求：其一，要求IGZO TFT的GIA电路具有多种扫描模式；其二，既能够输出较高频率的扫描脉冲显示动态图像，又能够以较小的刷新频率来显示静态图像。但是，常规的GIA设计并不支持多扫描模式的功能。因此，需要研究新的IGZOTFT的GIA方案，使得其具有多扫描模式功能，而且电路结构较简单、***连接线数量较少。

发明内容

本申请提供一种栅极驱动电路及其单元和一种显示器。

根据本申请的第一方面，本申请提供一种栅极驱动电路单元，包括：

第一信号输入端，用于输入第一脉冲信号。

第二信号输入端，用于输入第二脉冲信号。

第一时钟信号输入端，用于输入第一时钟信号。

信号输出端，用于输出脉冲驱动信号。

驱动模块，驱动模块耦合在第一时钟信号输入端和信号输出端之间，在其驱动控制端获得驱动电压后，将第一时钟信号传送到信号输出端，当第一时钟信号为高电平时，驱动模块对信号输出端上拉充电；当第一时钟信号为低电平时，驱动模块对信号输出端下拉放电。

低电平维持模块，低电平维持模块耦合在信号输出端和低电平端之间；低电平维持模块响应第一时钟信号的高电平信号或第三时钟信号的高电平信号将信号输出端耦合至低电平端，维持信号输出端低电平电位。

第二输入模块，第二输入模块包括级联的至少一个第二开关晶体管，级联的至少一个第二开关晶体管耦合在第二信号输入端和驱动控制端之间，首级第二开关晶体管的第一极用于输入第二时钟信号，尾级第二开关晶体管的第二极耦合在驱动控制端，各第二开关晶体管的控制极耦合在第二信号输入端，用于输入第二脉冲信号；在反向扫描模式下，第二输入模块响应第二脉冲信号和第二时钟信号的高电平交叠期信号对驱动控制端充电；在正向扫描模式下，第二脉冲信号和第二时钟信号分别为高电平和低电平时，第二输入模块对驱动控制端放电。

第一输入模块，第一输入模块包括级联的至少一个第一开关晶体管，级联的至少一个第一开关晶体管耦合在第一信号输入端和驱动控制端之间，首级第一开关晶体管的第一极用于输入第四时钟信号，尾级第一开关晶体管的第二极耦合在驱动控制端，各第一开关晶体管的控制极耦合在第一信号输入端，用于输入第一脉冲信号；在正向扫描模式下，第一输入模块响应第一脉冲信号和第四时钟信号的高电平交叠期信号对驱动控制端充电；在反向扫描模式下，第一脉冲信号和第四时钟信号分别为高电平和低电平时，第一输入模块对驱动控制端放电。

第一输入模块还包括第十五晶体管，第十五晶体管的控制极用于输入控制信号，第一极耦合至首级第一开关晶体管的第二极，第二极耦合至低电平端；第十五晶体管在控制信号高电平信号控制下将首级第一开关晶体管的第二极耦合至低电平端，在控制信号低电平信号控制下第十五晶体管断开。

第一时钟信号与第三时钟信号互补。

根据本申请的第二方面，本申请提供另一种栅极驱动电路单元，包括：

第一信号输入端，用于输入第一脉冲信号。

第二信号输入端，用于输入第二脉冲信号。

第一时钟信号输入端，用于输入第一时钟信号。

信号输出端，用于输出脉冲驱动信号。

驱动模块，驱动模块耦合在第一时钟信号输入端和信号输出端之间，在其驱动控制端获得驱动电压后，将第一时钟信号传送到信号输出端，当第一时钟信号为高电平时，驱动模块对信号输出端上拉充电；当第一时钟信号为低电平时，驱动模块对信号输出端下拉放电。

低电平维持模块，低电平维持模块耦合在信号输出端和低电平端之间；低电平维持模块响应第一时钟信号的高电平信号或第三时钟信号的高电平信号将信号输出端耦合至低电平端，维持信号输出端低电平电位。

第一输入模块，第一输入模块包括级联的至少一个第一开关晶体管，级联的至少一个第一开关晶体管耦合在第一信号输入端和驱动控制端之间，首级第一开关晶体管的第一极用于输入第四时钟信号，尾级第一开关晶体管的第二极耦合在驱动控制端，各第一开关晶体管的控制极耦合在第一信号输入端，用于输入第一脉冲信号；在正向扫描模式下，第一输入模块响应第一脉冲信号和第四时钟信号的高电平交叠期信号对驱动控制端充电；在反向扫描模式下，第一脉冲信号和第四时钟信号分别为高电平和低电平时，第一输入模块对驱动控制端放电。

第二输入模块，第二输入模块包括级联的至少一个第二开关晶体管，级联的至少一个第二开关晶体管耦合在第二信号输入端和驱动控制端之间，首级第二开关晶体管的第一极用于输入第二时钟信号，尾级第二开关晶体管的第二极耦合在驱动控制端各第二开关晶体管的控制极耦合在第二信号输入端，用于输入第二脉冲信号；在反向扫描模式下，第二输入模块响应第二脉冲信号和第二时钟信号的高电平交叠期信号对驱动控制端充电；在正向扫描模式下，第二脉冲信号和第二时钟信号分别为高电平和低电平时，第二输入模块对驱动控制端放电。

第二输入模块还包括第十六晶体管，第十六晶体管的控制极用于输入控制信号，第一极耦合至首级开关四晶体管的第二极，第二极耦合至低电平端；第十六晶体管在控制信号高电平信号控制下将首级第二开关晶体管的第二极耦合至低电平端，在控制信号低电平信号控制下第十六晶体管断开。

第一时钟信号与第三时钟信号互补。

根据本申请的第三方面，本申请提供一种栅极驱动电路，包括：

N个级联的栅极驱动电路单元，其中，N为大于1的整数。其中，首级采用如上述第一方面提供的栅极驱动电路单元；尾级采用上述第二方面提供的栅极驱动电路单元。

根据本申请的第四方面，本申请提供一种显示器，包括：

显示面板，显示面板上制作有第一方向的栅极线和第二方向的数据线；

上述栅极驱动电路，栅极驱动电路中栅极驱动单元的信号输出端耦合到与其对应的栅极线；

时序产生电路，用于产生栅极驱动电路所需的各种控制信号；

数据驱动电路，用于产生图像数据信号，并将其输出到显示面板中与其对应的数据线上。

本申请的有益效果是：本申请提供的栅极驱动单元电路中，通过在第一输入模块和第二输入模块中额外增加晶体管和一路控制信号的输入，从而实现了扫描模式和非扫描模式的控制，在扫描模式中也能够实现正向扫描模式和反向扫描模式的切换，并且，栅极驱动电路单元中的各个模块为两种扫描模式共用，提高了各模块的利用效率。

本申请还采用上述移位寄存器单元构成栅极驱动电路，可以与像素TFT一起制作于显示面板上。采用一套电路实现多扫描模式集成栅极驱动电路的设计，元器件数量少、结构简单，合理利用各元器件，提高了集成化程度。

此外，本申请提供的栅极驱动电路中改进的输入模块可以实现多输入的逻辑运算，电路结构简单，对晶体管的沟道宽长比依赖性小。

附图说明

图1为本申请实施例一栅极驱动电路单元电路结构图；

图2为本申请实施例一栅极驱动电路单元正向扫描模式时序图；

图3(a)为本申请实施例一第一输入模块1的一种结构图，

图3(b)为本申请实施例一第一输入模块1的另一种结构图；

图4为本申请实施例二公开的一种栅极驱动电路；

图5为本申请实施例二栅极驱动电路正向扫描模式输出的栅极扫描信号图；

图6为本申请实施例二反向扫描模式输出的栅极扫描信号图；

图7为本申请实施例三第n级栅极驱动电路单元结构图；

图8为本申请实施例四首级栅极驱动电路单元结构图；

图9为本申请实施例四尾级栅极驱动电路单元结构图；

图10为本申请实施例五公开的一种显示器结构图；

图11为本申请实施例六公开的一种逻辑传输电路结构；

图12为本申请实施例六公开的一种逻辑与传输电路结构；

图13为本申请实施例六公开的一种逻辑异或传输电路结构。

具体实施方式

本领域技术人员应该理解，本申请栅极驱动电路（单元）在电路结构上的改进点在于第一输入模块1和第二输入模块2，其它模块均可采用现有成熟的技术方案，而在现有技术中，其它模块难以在本申请中穷举。因此，以下实施例的其它模块都只能视为对本申请技术方案的一方面或多方面的示例性说明，而不能认定为本申请技术方案的全部内容。其中的一方面或多方面包括本申请技术方案的一个要素或多个要素。

首先对本申请中的专业术语进行解释/定义。

互补：当一种信号为高电平时，与之相对应的另一种信号为低电平；当一种信号为低电平时，与之相对应的另一种信号为高电平。需要说明的是，本实施例定义的互补仅在电平高低关系上予以限定，而对高低电平的幅值大小关系并未作严格的限定。

本申请中的晶体管可以为双极型晶体管或场效应晶体管。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。显示器中的晶体管通常为薄膜晶体管(TFT)。

氧化物晶体管（Indium Gallium Zinc Oxide，IGZO TFT）因其具有高的迁移率，更好的稳定性而更适合于高分辨率、大面积的显示器应用，更有可能成为未来的主流TFT技术。采用IGZO TFT来设计GIA电路，可能将电路的速度进一步提高、稳定性进一步增强、功耗进一步减少。其是相比于硅基TFT，IGZO TFT的泄露电流较小，于是在显示静态图像时候的，TFT面板的刷新频率可以减小，从而减少TFT面板的功耗。

相关研究表明，非晶或者C轴取向的晶态IGZO TFT的泄露电流可能小至10^-20A/um，这比硅基半导体器件小若干数量级。而且先进工艺制备的IGZO TFT的亚阈值斜率可以接近甚至突破硅基半导体器件的亚阈值斜率的极限值。换言之，IGZO TFT的重要特性之一是其能够较彻底地关断。利用IGZO TFT的优秀关断特性，TFT面板阵列的刷新频率可能减小，这可能在某些显示场合减少TFT面板的功耗、减少使用者的用眼疲劳。例如，对于彩色电子纸或者彩色电润湿显示器而言，当显示静态图像时，TFT面板的帧频可能减少到0.1Hz甚至更小；当显示动态彩色图像时，TFT面板的帧频则恢复到普通的60Hz或者更高一些。

鉴于此，本申请实施例以晶体管是IGZO TFT为例对本申请作进一步详细说明。需要说明的是，本申请的电路结构也适于采用其它氧化物晶体管或者其他的迁移率较高、关态电流较小的晶体管。

请参考图1，本实施例中的栅极驱动单元电路包括：第一信号输入端、第二信号输入端、第一时钟信号输入端、信号输出端、驱动模块3、低电平维持模块5、第一输入模块1和第二输入模块2。

第一信号输入端，用于输入第一脉冲信号V_I1。

第二信号输入端，用于输入第二脉冲信号V_I2。

第一时钟信号输入端，用于输入第一时钟信号V_A。

信号输出端，用于输出脉冲驱动信号V_O。

驱动模块3耦合在第一时钟信号输入端和信号输出端之间。在其驱动控制端Q获得驱动电压后，将第一时钟信号V_A传送到信号输出端，当第一时钟信号V_A为高电平时，驱动模块3对信号输出端上拉充电；当第一时钟信号V_A为低电平时，驱动模块3对信号输出端V_O下拉放电。

低电平维持模块5耦合在信号输出端和低电平端之间。低电平维持模块5响应第一时钟信号V_A的高电平信号或第三时钟信号V_C的高电平信号将信号输出端耦合至低电平端，维持信号输出端低电平电位。

通常，为了抑制馈通效应，在一种实施例中，低电平维持模块5还可以包括低电平维持使能单元4，低电平维持使能单元4耦合在第一时钟信号输入端和低电平端，低电平维持使能单元4还耦合在信号输出端。在本级栅极驱动电路单元被选通阶段，低电平维持使能单元4响应脉冲驱动信号V_O将其低电平维持使能端P耦合到低电平端，输出低电平信号；在低电平维持阶段，低电平维持使能单元4在第一时钟信号V_A控制下低电平维持使能端P输出高电平信号。此时，低电平维持模块5响应低电平维持使能端P输出的高电平信号或第三时钟信号V_C的高电平信号将信号输出端耦合至低电平端，维持信号输出端低电平电位。

第一输入模块1包括级联的至少一个第一开关晶体管T11，级联的至少一个第一开关晶体管T11耦合在所述第一信号输入端和驱动控制端Q之间，首级第一开关晶体管T11的第一极（例如漏极）用于输入第四时钟信号V_D，尾级第一开关晶体管T11的第二极（例如源极）耦合在驱动控制端Q；各第一开关晶体管T11的控制极（例如栅极）耦合在第一信号输入端，用于输入第一脉冲信号V_I1。在正向扫描模式下，第一输入模块1响应第一脉冲信号V_I1和第四时钟信号V_D的高电平交叠期信号对驱动控制端Q充电；在反向扫描模式下，第一脉冲信号V_I1和第四时钟信号V_D分别为高电平和低电平时，第一输入模块1对驱动控制端Q放电；

第二输入模块2包括级联的至少一个第二开关晶体管T14，级联的至少一个第二开关晶体管T14耦合在第二信号输入端和驱动控制端Q之间，首级第二开关晶体管T14的第一极（例如漏极）用于输入第二时钟信号V_B，尾级第二开关晶体管T14的第二极（例如源极）耦合在驱动控制端Q，各第二开关晶体管T14的控制极（例如栅极）耦合在第二信号输入端，用于输入第二脉冲信号V_I2。在反向扫描模式下，第二输入模块2响应第二脉冲信号V_I2和第二时钟信号V_B的高电平交叠期信号对驱动控制端Q充电；在正向扫描模式下，第二脉冲信号V_I2和第二时钟信号V_B分别为高电平和低电平时，第二输入模块2对驱动控制端Q放电。

在第一种栅极驱动电路单元电路结构中，第一输入模块1还包括第十五晶体管T15。第十五晶体管T15的控制极（例如栅极）用于输入控制信号V_CTR，第一极（例如漏极）耦合至首级第一开关晶体管T11的第二极（例如源极），第二极（例如源极）耦合至低电平端。第十五晶体管T15在控制信号V_CTR高电平信号控制下将首级第一开关晶体管T11的第二极（例如源极）耦合至低电平端，在控制信号V_CTR低电平信号控制下第十五晶体管T15断开。

在第二种栅极驱动电路单元电路结构中，第二输入模块2还包括第十六晶体管T16。第十六晶体管T16的控制极（例如栅极）用于输入控制信号V_CTR，第一极（例如漏极）耦合至首级开关四晶体管T14的第二极（例如源极），第二极（例如源极）耦合至低电平端。第十六晶体管T16在控制信号V_CTR高电平信号控制下将首级第二开关晶体管T14的第二极（例如源极）耦合至低电平端，在控制信号V_CTR低电平信号控制下第十六晶体管T16断开。

或者，进一步地，在第三种栅极驱动电路单元结构中，也可以同时构建上述两种栅极驱动电路单元电路结构，即第一输入模块1还包括第十五晶体管T15，第二输入模块2还包括第十六晶体管T16。此时，第十五晶体管T15和第十六晶体管T16的控制极（例如栅极）还可以共用控制信号V_CTR。

其中，第一时钟信号V_A与第三时钟信号V_C互补。

进一步，在本实施例中，各时钟信号/脉冲信号之间应该满足如下关系：

第一脉冲信号V_I1和第二脉冲信号V_I2间隔一个时钟信号周期；

第二时钟信号V_B与第四时钟信号V_D互补；

在正向扫描模式下，第四时钟信号V_D滞后于第一脉冲信号V_I1一个相位，第一时钟信号V_A滞后于第四时钟信号V_D一个相位；

在反向扫描模式下，第二时钟信号V_B滞后于第二脉冲信号V_I2一个相位，第四时钟信号V_D滞后于第一时钟信号V_A一个相位。

其中，一个相位为为T/4，T为时钟信号的周期。

下面将通过以下具体实施例对上述各模块进行阐述。

实施例一：

请参考图1，在一种具体实施例中：

驱动模块3包括第二晶体管T2和第一电容C1。第二晶体管T2的控制极耦合到驱动控制端Q，第一极耦合到第一时钟信号输入端，第二极耦合到信号输出端；第一电容C1的一端耦合到驱动控制端Q，另一端耦合到信号输出端。

低电平维持模块5包括低电平维持使能单元4和第一低电平维持单元51。低电平维持使能单元4包括第六晶体管T6和第二电容C2。第六晶体管T6的控制极耦合到信号输出端，第一极耦合到低电平维持使能端P，第二极耦合到低电平端；第二电容C2的一端耦合到第一时钟信号输入端，另一端耦合到低电平维持使能端P。

第一低电平维持单元51包括：第四晶体管T4和第七晶体管T7。第四晶体管T4的控制极用于输入第三时钟信号V_C，第一极耦合到信号输出端，第二极耦合到低电平端；第七晶体管T7的控制极耦合到低电平维持使能端P，第一极耦合到信号输出端，第二极耦合到低电平端。

进一步，在另一种具体实施例中，低电平维持模块5还可以包括第二低电平维持单元52，第二低电平维持单元52包括第五晶体管T5。第五晶体管T5的控制极耦合到低电平维持使能端P，第一极耦合到驱动控制端Q，第二极耦合到低电平端。

在其它实施例中，上述各模块/单元也可以采用现有的其它方案。

在一种具体实施例中，结合第一输入模块1和第二输入模块2，当控制信号V_CTR为低电平时，第十五晶体管T15和第十六晶体管T16关断，栅极驱动电路单元具有正常的正向/反向扫描模式功能。由于级联的第一开关晶体管T11的控制极（例如栅极）短接，因此，级联的第一开关晶体管T11可以等效为一个开关晶体管，并由第一脉冲信号V_I1控制其导通/断开；同样的，级联的第二开关晶体管T14也可以等效为一个开关晶体管，并由第二脉冲信号V_I2控制其导通/断开。

当控制信号V_CTR为高平时，第十五晶体管T15/第十六晶体管T16导通，级联的第一开关晶体管T11与第十五晶体管T15互连的节点被钳置于低电平端，保持低电位；同样的，级联的第二开关晶体管T14与第十六晶体管T16互连的节点也被钳置于低电平端，保持低电位。因此，无论是正向或者反向扫描模式，驱动控制端Q的电位都无法上升到较高电位。栅极驱动电路单元均输出零电平，停止扫描功能。

下文将以第三种栅极驱动电路单元为例针对图1阐述本申请技术方案的工作过程。对于第一种和第二种栅极驱动电路单元工作过程，本领域技术人员可以很容易根据本实施例公开的内容分析得出，因此不再赘述。如图2所示为本实施例中移位寄存器单元正向扫描模式的时序图，对于反向扫描模式，原理相同，在此不再另绘时序图。该移位寄存器单元的工作过程可以分为五个阶段：（1）预充电阶段，（2）上拉阶段，（3）下拉阶段，（4）放电阶段，（5）低电平维持阶段。下面将详细说明这五个阶段的工作过程。

（1）预充电阶段t1

在预充电阶段，第一输入模块1或第二输入模块2给驱动控制端Q充电提供高电平电压，驱动模块3在自举动作触发之前被预先打开。在此阶段，必须提供足够高的开启电压给驱动模块3，避免因驱动模块3的驱动能力不足，使后续的上拉/下拉过程中出现较严重的拖尾现象。

在此阶段，控制信号V_CTR为低电平，第十五晶体管T15和第十六晶体管T16被关断。在正向扫描模式情况下，第一脉冲信号V_I1和第四时钟信号V_D为高电平，于是级联的第一开关晶体管T11被导通，驱动控制端Q被充电到高电平状态；在反向扫描模式情况下，第二脉冲信号V_I2和第二时钟信号V_B为高电平，于是级联的第十四晶体管T14被导通，驱动控制端Q被充电到高电平状态。

总之，无论是正向或者反向扫描，在预充电阶段t1，驱动控制端Q被充电到高电平状态，第二晶体管T2被充分打开。这为接下来的上拉阶段做好了准备。第二晶体管T2被打开的程度越充分，接下来的上拉/下拉阶段中，第二晶体管T2的驱动能力越强。

（2）上拉阶段t2

继预充电阶段t1之后是上拉阶段t2。在上拉阶段t2，第一时钟信号V_A为高电平，在第一时钟信号V_A的作用下，通过自举原理，驱动模块3以较强的驱动能力将信号输出端上拉到高电平。在扫描过程中，平板显示阵列中的开关器件的开启程度与扫描脉冲的幅度以及有效扫描脉冲时间密切相关。所以上拉阶段时，驱动模块3的响应速度必须足够快。

在上拉阶段t2，第一脉冲信号V_I1和第二脉冲信号V_I2均为低电平，因此，与驱动控制端Q相连的第一开关晶体管T11和T14均处于断开状态。换言之，在上拉阶段t2，驱动控制端Q是一种悬浮的状态。

此外，由于第二晶体管T2已经在预充电阶段t1被开启而处于闭合导通状态，而且驱动控制端Q几乎是悬浮的，故第二晶体管T2在上拉阶段保持为导通状态。由于第二晶体管T2已经在预充电阶段t1被开启而处于闭合状态，第二晶体管T2的C_GD2（第一极和控制极之间的电容，例如栅极-漏极电容）等于C_GS2（控制极和第二极之间的电容，例如栅极-源极电容），且均为栅极介质层电容的一半。且第二晶体管T2的第一极（例如漏极）耦合的第一时钟信号V_A变成高电平，此情况带来了下面两种变化：(1)第二晶体管T2的C_GD2将第一时钟信号V_A的高电平耦合到驱动控制端Q，驱动控制端Q上的电位因为耦合而迅速地抬高。因此，第二晶体管T2的控制极-第二极（例如栅极-源极）电压差增加，第二晶体管T2的上拉驱动能力增强。(2)较强的电流从处于高电平状态的第一时钟信号V_A通过保持闭合的第二晶体管T2流到栅极驱动电路单元的信号输出端。因此与信号输出端耦合的负载电容C_L上因为正电荷的积累，其上的电平被抬高。且驱动控制端Q上的电位也随着输出脉冲驱动信号V_O的电平抬高而上升。最终，输出脉冲驱动信号V_O被无电压损失地上拉到第一高电平电压V_H。上述过程即为电压自举效应。

（3）下拉阶段t3

继上拉阶段t2之后的是下拉阶段t3。在下拉阶段t3，信号输出端被下拉到低电平V_L。在下拉阶段结束时，信号输出端也应将保持低电平电压V_L不变。

在下拉阶段t3的开始时，第一时钟信号V_A变为低电平。第一脉冲信号V_I1和第二脉冲信号V_I2仍然保持为低电平，因此第一开关晶体管T11和T14仍然保持为断开状态。从而驱动控制端Q在下拉阶段仍然保持为悬浮状态，所以在下拉阶段t3半段，第二晶体管T2仍然保持为导通。而第一时钟信号V_A已经变成为低电平V_L，从而栅极驱动电路单元的信号输出端被下拉到低电平电压V_L。

（4）放电阶段t4

继下拉阶段t3之后的是放电阶段t4。在放电阶段t4，驱动控制端Q放电下拉到低电平状态。

在放电阶段t4，第一时钟信号V_A保持为低电平，因此，信号输出端也保持低电平电压V_L不变。在正向扫描模式的情况下，第二脉冲信号V_I2变为高电平，从而导通第二开关晶体管T14，而第二时钟信号V_B变为低电平，因此，驱动控制端Q由第二时钟信号V_B通过导通的第二开关晶体管T14放电下拉到低电平状态；在反向扫描模式的情况下，第一脉冲信号V_I1变为高电平，从而导通第一开关晶体管T11，而第四时钟信号V_D变为低电平，因此，驱动控制端Q由第四时钟信号V_D通过导通的第一开关晶体管T11放电下拉到低电平状态。

总之，无论是正向或者反向扫描模式，在放电阶段t4，驱动控制端Q被放电下拉到低电平状态，第二晶体管T2被关断。

（5）低电平维持阶段t5

继放电阶段t4之后，栅极驱动电路单元进入低电平维持阶段t5。在低电平维持阶段t5，信号输出端应该保持为低电平电压V_L。只有当栅极驱动电路单元的信号输出端保持为低电平电压V_L，才能保证：(1)与栅极驱动电路单元的信号输出端耦合的栅极扫描线上的像素中开关薄膜晶体管保持为关闭状态，相应的像素中编程得到的像素电荷不会严重地泄露。(2)与本级栅极驱动电路单元相连的前后各级栅极驱动电路单元不会受到影响，相邻各级的驱动控制端Q不会受到本级栅极扫描信号的影响而导致错误地充电或者放电动作。

因此，本实施例中用到两路互补的时钟信号：第一时钟信号V_A和第三时钟信号V_C来交替地给信号输出端放电，保证信号输出端总是保持为低电平电位。

在低电平维持阶段t5，无论正向或者反向扫描模式，当第三时钟信号V_C为高电平时，第四晶体管T4被导通，信号输出端通过第四晶体管T4被耦合到低电平端，其电位被下拉到低电平电压V_L；在第一时钟信号V_A为高电平时，低电平维持使能端P通过第二电容C2被耦合到高电平电压，于是第五晶体管T5导通，将信号输出端耦合到低电平端，其电位被下拉到低电平电压V_L。

在另一种实施例中，在第一时钟信号V_A为高电平时，低电平维持使能端P获得高电平电位后，还将第五晶体管T5打开，将驱动控制端Q耦合到低电平端，从而使得在低电平维持阶段t5，能够更好地将驱动控制端Q的电位维持在低电平电压V_L，有效地维持了驱动控制端Q的低电平电位。

本实施例中，第六晶体管T6的作用在信号输出端为高电平时，将低电平维持使能端P下拉到低电平。可以有效地防止在信号输出端输出脉冲驱动信号V_O过程中，低电平维持使能端P不被期望地上拉升压，从而导致低电平维持模块5开始工作。

需要说明的是，在一种具体实施例中，级联的第一开关晶体管T11可以是1个、2个或者多个：

请参考图3（a），为当级联的第一开关晶体管T11只有一个时第一输入模块1的结构图。该结构是一种分压结构，在第一脉冲信号V_I1和控制信号V_CTR同时为高电平时，第一开关晶体管T11和第十五晶体管T15均处于导通状态，于是驱动控制端Q的电位由第一开关晶体管T11和第十五晶体管T15的分压决定。在控制信号V_CTR为高电平时，希望驱动控制端Q处于低电平状态，才能使得驱动模块3处于非使能状态，输出信号端保持为低电平。因此为了使得第十五晶体管T15分得的电压足够小，必须使得第十五晶体管T15的导通能力远大于第一开关晶体管T11，换言之，第十五晶体管T15的尺寸应该取得足够大。这一方面会增加第十五晶体管T15占用的面积，增加控制信号V_CTR的负载量；另一方面，第十五晶体管T15的泄露电流将由于第十五晶体管T15尺寸的增加而增加。于是，尺寸过大的第十五晶体管T15可能会降低驱动控制端Q的电压幅度，从而影响扫描模式的正常工作。

请参考图3（b），为当级联的第一开关晶体管T11为两个时第一输入模块1的结构图。该结构是一种分流结构，在控制信号V_CTR为高电平时，第十五晶体管T15处于导通状态，于是在第一脉冲信号V_I1为高电平时，首级第一开关晶体管T11的输入电流通过第十五晶体管T15被旁路分流。即使尾级第一开关晶体管T11被开启，然而其第一极（例如漏极）因为分流的缘故电压较低，所以几乎没有充电电流经过尾级第一开关晶体管T11给驱动控制端Q充电。于是驱动控制端Q因为充电电流不足而维持在较低的水平。在这种分流结构中，第十五晶体管T15的尺寸不需要很大就可以有效地响应控制信号V_CTR，将驱动控制端Q维持在低电平。

综上所述，图3(b)所示意的分流结构相比于图3(a)的分压结构，可能具有如下几项优势：(1)更有效地响应控制信号V_CTR的高电平，将驱动控制端Q稳定于更低电位，起到停止扫描的作用。(2)减少了由于第十五晶体管T15漏电等对于正常扫描功能的副作用。(3)减少了由于泄露电流而可能造成的栅极驱动电路单元级间噪声电压的逐级传递和累积。

在其它实施例中，级联的第一开关晶体管T11还可以是多个，但是输入路径上串联的晶体管数量更多。这样可能带来的弊端是输入路径上串联电阻太大，这样可能影响驱动控制端Q的充电效果，造成栅极驱动电路单元正常扫描功能的失效。此外，实际上，图3(b)的结构已经能够将自举阶段或者低电平维持阶段通过第一开关晶体管T11的泄漏电流抑制到较小的值，因此在输入路径上增加更多的晶体管反而会增加电路的复杂程度，而且影响正常扫描功能。

因此，本实施例中，级联的第一开关晶体管T11个数为2。同样的，对于级联的第二开关晶体管T14也优选为2个。

实施例二：

请参考图4，本实施例公开了一种栅极驱动电路，包括：N个级联的上述栅极驱动电路单元，其中，N为大于1的整数。栅极驱动电路单元布置于显示面板的两侧A-A和B-B。在其它实施例中，也可以将栅极驱动电路单元布置于显示面板的一侧。将栅极驱动电路单元布置于显示面板的两侧，可以使得行线方向的近端和远端之间信号延迟带来的显示效果差别减少，此外，由于近邻的行线之间存在信号的耦合，因此分开之后可以更方便布线，从而减少版图面积，也能够使得显示面板两侧分布均匀，带来一定的美观效果。因此，本实施例优选地将栅极驱动电路单元布置于显示面板的两侧，一种优选的方式是：将奇数级栅极驱动电路单元布置在显示面板的一侧，偶数级的布置在显示面板的另一侧。

四路时钟信号线（CLK1、CLK2、CLK3、CLK4），用于分别向栅极驱动电路单元传输时钟信号（V_A、V_B、V_C和V_D），在正向扫描模式下，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4的时钟依次晚一个相位；在反向扫描模式下，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4的时钟依次早一个相位，其中，一个相位为T/4，T为时钟信号的周期。第4k+1级栅极驱动电路单元的第一时钟信号V_A、第二时钟信号V_B、第三时钟信号V_C和第四时钟信号V_D分别由第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4提供；第4k+2级栅极驱动电路单元的第一时钟信号V_A、第二时钟信号V_B、第三时钟信号V_C和第四时钟信号V_D分别由第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4和第一时钟信号线CLK1提供；第4k+3级栅极驱动电路单元的第一时钟信号V_A、第二时钟信号V_B、第三时钟信号V_C和第四时钟信号V_D分别由第三时钟信号线CLK3、第四时钟信号线CLK4、第一时钟信号线CLK1和第二时钟信号线CLK2提供；第4k级栅极驱动电路单元的第一时钟信号V_A、第二时钟信号V_B、第三时钟信号V_C和第四时钟信号V_D分别由第四时钟信号线CLK4、第一时钟信号线CLK1、第二时钟信号线CLK2和第三时钟信号线CLK3提供，其中k为自然数。

第一信号启动线STV1和第二信号启动线STV2，第一信号启动线STV1耦合至第一级栅极驱动电路单元的第一信号输入端，用于向第一级栅极驱动电路单元提供第一脉冲信号V_I1；第二信号启动线STV2耦合至第二级栅极驱动电路单元的第一信号输入端，用于向第二级栅极驱动电路单元提供第一脉冲信号V_I1；第i级栅极驱动电路单元的信号输出端分别耦合至第i-2级栅极驱动电路单元的第二信号输入端，和第i+2级栅极驱动电路单元的第一信号输入端，i为大于等于3的整数；第一级栅极驱动电路单元的信号输出端耦合至第三级栅极驱动电路单元的第一信号输入端；第二级栅极驱动电路单元的信号输出端耦合至第四级栅极驱动电路单元的第一信号输入端。各级栅极驱动电路单元的信号输出端还用于提供栅极扫描信号V_G ⁿ，其中，V_G ⁿ是第n级栅极驱动电路单元的栅极扫描信号。

低电平线l-V_L，低电平线l-V_L耦合至各级栅极驱动电路单元的低电平端，用于向各级栅极驱动电路单元提供低电平信号V_L。

控制信号线l-V_CTR，控制信号线l-V_CTR用于向栅极驱动电路传输控制信号V_CTR。

请参考图5，为本实施例栅极驱动电路在正向扫描模式下，第1-4级栅极驱动电路单元输出的栅极扫描信号图。与两两重叠的时钟信号对应，相邻的栅极驱动电路的输出信号两两重叠。正向扫描模式时，输出信号的相位先后关系依次是：V_G ¹、V_G ²、V_G ³、V_G ⁴；相应的，反向扫描模式时，输出信号的相位先后关系依次是：V_G ⁴、V_G ³、V_G ²、V_G ¹。无论正向、或反向扫描模式，位于面板一侧的奇数行信号V_G ¹、V_G ³是不交叠的；位于面板另一侧的偶数行信号V_G ²、V_G ⁴也是不交叠的。其余栅极驱动电路单元输出的栅极扫描信号亦可通过类似方法分析得出。

请参考图6，为本实施例栅极驱动电路在反向扫描模式下，扫描阶段和非扫描阶段的第1-4级栅极驱动电路单元输出的栅极扫描信号图。在控制信号V_CTR为低电平时，栅极驱动电路处于扫描阶段，在反向扫描模式下，栅极扫描信号依次输出V_G ⁴、V_G ³、V_G ²、V_G ¹；相应的，在正向扫描模式下，栅极扫描信号依次输出V_G ¹、V_G ²、V_G ³、V_G ⁴。在控制信号V_CTR为高电平时，栅极驱动电路处于非扫描阶段，各级栅极驱动电路单元输出信号均为低电平。

实施例三：

本实施例公开的栅极驱动电路和实施例二不同之处在于，中间级的栅极驱动电路单元采用简化的电路结构。

请参考图7，图7所示为第n级栅极驱动电路单元电路结构图，其中n为整数，且2<n<N-1。具体简化的结构在于第一输入模块1和第二输入模块2，其中：

第一输入模块1包括一个第一开关晶体管T11，第一开关晶体管T11的控制极（例如栅极）耦合至第一信号输入端，用于输入第一脉冲信号V_I1；第一极（例如漏极）用于输入第四时钟信号V_D；第二极耦合在驱动控制端Q。

第二输入模块2包括一个第二开关晶体管T14，第二开关晶体管T14的控制极（例如栅极）耦合至第一信号输入端，用于输入第二脉冲信号V_I2；第一极（例如漏极）用于输入第二时钟信号V_B；第二极耦合在驱动控制端Q。

相对于实施例二，本实施例第n级栅极驱动电路单元缩减了级联开关晶体管（T11、T14）的个数，还减少了第十五晶体管T15和第十六晶体管T16，并且，在本实施例中，第n级栅极驱动电路单元不需再输入控制信号V_CTR。本领域普通技术人员应该理解，第n级栅极驱动电路单元的第一信号输入端和第二信号输入端以及其它信号（端）的连接方式与实施例二相同。

采用这种简化的电路结构是基于以下物理事实，根据栅极驱动电路逐级扫描的特点，无论是正向扫描模式还是反向扫描模式，各级栅极驱动电路单元是否工作依附于相邻级栅极驱动电路单元信号输出。决定栅极驱动电路是否开始工作的是首级栅极驱动电路单元或尾级栅极驱动电路单元。因此，对于第n级栅极驱动电路单元可以不必额外增设控制信号V_CTR，第n级栅极驱动电路单元只需等待相邻级栅极驱动电路单元的激励即可启动响应的扫描模式。

实施例四：

根据实施例三所阐述的物理事实，考虑到决定栅极驱动电路正向/反向扫描模式为首级/尾级栅极驱动电路单元。本实施例公开了另一种简化的栅极驱动电路。

本实施例公开的栅极驱动电路与上述实施例不同之处在于，首级（第1级和第2级）栅极驱动电路单元采用了简化的电路结构，具体为，采用第一种栅极驱动电路单元结构。

请参考图8，图8所示为第1级和第2级栅极驱动电路单元电路结构图，具体简化的结构在于第二输入模块2，第二输入模块2包括一个第二开关晶体管T14，第二开关晶体管T14的控制极（例如栅极）耦合至第二信号输入端，用于输入第二脉冲信号V_I2；第一极（例如漏极）用于输入第二时钟信号V_B；第二极耦合在驱动控制端Q。相对于上述实施例，本实施例第1级和第2级栅极驱动电路单元缩减了级联第二开关晶体管T14的个数，还减少了第十六晶体管T16，并且，在本实施例中，第1级和第2级栅极驱动电路单元的第二输入模块2不需再输入控制信号V_CTR。本领域普通技术人员应该理解，第1级和第2级栅极驱动电路单元的第一信号输入端和第二信号输入端以及其它信号（端）的连接方式与其它实施例相同。

在另一种实施例中，与上述实施例不同之处在于，尾级（第N-1级和第N级）栅极驱动电路单元采用了简化的电路结构，具体为，采用第二种栅极驱动电路单元结构。

请参考图9，图9所示为第N-1级和第N级栅极驱动电路单元电路结构图，具体简化的结构在于第一输入模块1，第一输入模块1包括一个第一开关晶体管T11，第一开关晶体管T11的控制极（例如栅极）耦合至第一信号输入端，用于输入第一脉冲信号V_I1；第一极（例如漏极）用于输入第四时钟信号V_D；第二极耦合在驱动控制端Q。相对于上述实施例，本实施例第N-1级和第N级栅极驱动电路单元缩减了级联第一开关晶体管T11的个数，还减少了第十五晶体管T15，并且，在本实施例中，第N-1级和第N级栅极驱动电路单元的第一输入模块2不需再输入控制信号V_CTR。本领域普通技术人员应该理解，第N-1级和第N级栅极驱动电路单元的第一信号输入端和第二信号输入端以及其它信号（端）的连接方式与其它实施例相同。

本实施例公开的两种简化方式是基于以下依据：

在正向扫描模式下，起到激励栅极驱动电路开始工作作用的是首级栅极驱动电路单元的第一输入模块1，而后各级只要响应前一级输出脉冲驱动信号V_O即可开启本级栅极驱动电路单元的工作；结束栅极驱动电路工作的是尾级栅极驱动电路单元的第二输入模块2，随着尾级栅极驱动电路单元第二脉冲信号V_I2的输入标志着栅极驱动电路的正向扫描模式结束。

在反向扫描模式下，起到激励栅极驱动电路开始工作作用的是尾级栅极驱动电路单元的第二输入模块2，而后各级只要响应后一级输出脉冲驱动信号V_O即可开启本级栅极驱动电路单元的工作；结束栅极驱动电路工作的是首栅极驱动电路单元的第一输入模块1，随着首级栅极驱动电路单元第一脉冲信号V_I1的输入标志着栅极驱动电路的反向扫描模式结束。

因此，无论是正向扫描模式，还是反向扫描模式，在实际应用过程中，只需对首级栅极驱动电路单元的第一输入模块1和尾级栅极驱动电路单元第二输入模块2输入控制信号V_CTR进行控制即可。

实施例五：

请参考图10，为本实施例公开的一种显示器结构图。

显示面板100，显示面板100包括由多个二维像素构成的二维像素阵列，以及与每个像素相连的第一方向(例如横向)的多条栅极扫描线和第二方向(例如纵向)的多条数据线。像素阵列中的同一行像素均连接到同一条栅极扫描线，而像素阵列中的同一列像素则连接到同一条数据线。显示面板100可以是液晶显示面板、有机发光显示面板、电子纸显示面板等，而对应的显示装置可以是液晶显示器、有机发光显示器、电子纸显示器等。

栅极驱动电路200，栅极驱动电路200中栅极驱动电路单元的信号输出端耦合到显示面板100中与其对应的栅极扫描线，用于对像素阵列的逐行扫描，栅极驱动电路200可以通过焊接与显示面板100相连或者集成于显示面板100内。该栅极驱动电路200采用上述实施例提供的栅极驱动电路。

时序产生电路300，用于产生栅极驱动电路200所需的各种控制信号。

数据驱动电路400，用于产生图像数据信号，并将其输出到显示面板100中与其对应的数据线上，通过数据线传输到对应的像素单元内以实现图像灰度。

实施例六：

上述实施例中，第一输入模块1和/或第二输入模块2为本申请的改进之处，其关键点在于，在现有输入模块的基础上多引入了逻辑控制端，从而形成逻辑传输电路。本实施例对该逻辑传输电路单独进行说明，请参考图11，逻辑传输电路结构包括：

第一逻辑信号输入端，用于输入第一逻辑控制信号V₁。

第二逻辑信号输入端，用于输入第二逻辑控制信号V₂。

传输信号输入端，用于输入传输信号V_in。

信号跟随端。

级联的至少一个开关晶体管T01，级联的至少一个开关晶体管T01耦合在第一逻辑信号输入端和信号跟随端之间，首级开关晶体管T01的第一极（例如漏极）用于输入传输信号，尾级开关晶体管T01的第二极（例如源极）耦合在信号跟随端，各开关晶体管T01的控制极（例如栅极）耦合在第一逻辑信号输入端，用于输入第一逻辑控制信号V₁。在一种具体实施例中，级联的至少一个开关晶体管T01的个数可以为2。

第一控制晶体管T21，第一控制晶体管T21的控制极（例如栅极）耦合至第二逻辑信号输入端，用于输入第二逻辑控制信号V₂，第一极（例如漏极）耦合至首级开关晶体管T01的第二极（例如源极），第一控制晶体管的第二极（例如源极）用于耦合至低电平端，用于输入低电平电压V_L。

第一控制晶体管T21响应第二逻辑控制信号V₂断开时：当第一逻辑控制信号V₁为有效电平时，级联的开关晶体管T01导通，传输信号V_in施加到信号跟随端，即信号跟随端的电位V_Q跟随传输信号的变化而变化。第一控制晶体管T21响应第二逻辑控制信号V₂导通时，将首级开关晶体管T01的第二极（例如源极）耦合至低电平端。

在一种具体实施例中，当第一控制晶体管T21为N沟道类型晶体管时，当第二逻辑控制信号V₂为高电平时，第一控制晶体管T21导通；当第二逻辑控制信号V₂为低电平时，第一控制晶体管T21断开。在其它实施例中，第一控制晶体管T21也可以选择其它类型的晶体管，对应的，第二逻辑控制信号V₂的逻辑控制关系也会随着发生响应的改变。进一步，在另一种实施例中，还可以在第一控制晶体管T21的控制极（例如栅极）增加逻辑非门，从而实现逻辑非运算。

在一种具体实施例中，当级联的开关晶体管T01为N沟道类型晶体管时，第一逻辑控制信号V₁的有效电平为高电平，同样地，在其它实施例中，级联的开关晶体管T01也可以选择其它类型的晶体管，对应的，第一逻辑控制信号V₁的有效电平也会随着发生响应的改变。

采用本实施例的逻辑传输电路，可以实现逻辑运算，如多输入逻辑与、多输入逻辑或、逻辑非门等，并且，对晶体管的沟道宽长比依赖性小，输出高电平或者低电平幅度损失小，电路结构简单。

本实施例逻辑传输电路除了在栅极驱动电路中的应用，还可应用于其他电路中，如图12、13所示为本实施例逻辑传输电路的其他应用。

请参考图12，逻辑传输电路还包括第二控制晶体管T22，具体为：第二控制晶体管T22的第一极（例如漏极）耦合至信号跟随端，第二极（例如源极）用于耦合至低电平端，控制极（例如栅极）用于输入第一逻辑控制信号的非信号

在本实施例中，当第一逻辑控制信号V₁的有效电平为高电平；第一控制晶体管T21为N沟道类型的晶体管，第二逻辑控制信号V₂的有效电平为高电平，在第二逻辑控制信号V₂输入至第一控制晶体管T21的控制极（例如栅极）之前，还作非运算。在其它实施例中，第一控制晶体管T21也可以是P沟道类型的晶体管，此时，第二逻辑控制信号V₂输入至第一控制晶体管T21的控制极（例如栅极）之前勿需作非运算。

当第一逻辑控制信号V₁和第二逻辑控制信号V₂同时为有效电平时，级联的开关晶体管T01导通，第一控制晶体管T21和第二控制晶体管T22断开，将传输信号V_in施加到信号跟随端，即信号跟随端的电位V_Q跟随传输信号V_in的变化而变化，譬如，当V_in为高电平时，V_Q为高电平，反之，V_Q为低电平。

当第一逻辑控制信号V₁为无效电平时，第二控制晶体管T22导通将信号跟随端耦合至低电平端，此时，信号跟随端的电位V_Q保持低电平V_L。

当第二逻辑控制信号V₂为无效电平时，第一控制晶体管T21导通将首级开关晶体管T01的第二极（例如源极）耦合至低电平端。

采用本实施例的电路结构，可以实现第一逻辑控制信号V₁和第二逻辑控制信号V₂的逻辑与运算，即只有当第一逻辑控制信号V₁和第二逻辑控制信号V₂同时为有效电平时，才将传输信号V_in施加到信号跟随端。

请参考图13，公开了一种采用图11的电路实现的逻辑异或运算的电路，包括第一子模块81和第二子模块82，两个子模块均采用图13所示的逻辑传输电路。

其中，两个子模块的传输信号输入端并接，用于输入传输信号V_in；两个子模块的信号跟随端并接，用于跟随传输信号；第一子模块81和第二子模块82的第一逻辑信号输入端输入的逻辑控制信号相反，如第一子模块81的第一逻辑信号输入端输入第二子模块82的第一逻辑信号输入端输入V₁；第一子模块81和第二子模块82的第二逻辑信号输入端输入的逻辑控制信号相反，如第一子模块81的第二逻辑信号输入端输入第二子模块82的第二逻辑信号输入端输入V₂。

通过该电路，实现了逻辑异或运算的逻辑传输电路：

其中，为异或运算，即

上式表明，当V₁和V₂的电平相同时，例如同为高电平或同为低电平时，V_Q为低电平；

当V₁和V₂的电平不同时，V_Q跟随V_in的变化而变化。

本实施例采用简单的分流式压控电路结构实现异或逻辑，克服了基于反相器逻辑的许多缺点：例如对晶体管的沟道宽长比依赖性大、输出高电平或者低电平幅度损失大等。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换。

Claims (9)

1.一种栅极驱动电路单元，其特征在于，包括：

第一信号输入端，用于输入第一脉冲信号(V_I1)；

第二信号输入端，用于输入第二脉冲信号(V_I2)；

第一时钟信号输入端，用于输入第一时钟信号(V_A)；

信号输出端，用于输出脉冲驱动信号(V_O)；

驱动模块(3)，所述驱动模块(3)耦合在所述第一时钟信号输入端和所述信号输出端之间，在其驱动控制端(Q)获得驱动电压后，将第一时钟信号(V_A)传送到信号输出端，当所述第一时钟信号(V_A)为高电平时，驱动模块(3)对信号输出端上拉充电；当第一时钟信号(V_A)为低电平时，驱动模块(3)对信号输出端(V_O)下拉放电；

低电平维持模块(5)，所述低电平维持模块(5)耦合在信号输出端和低电平端之间；所述低电平维持模块(5)响应第一时钟信号(V_A)的高电平信号或第三时钟信号(V_C)的高电平信号将信号输出端耦合至低电平端，维持信号输出端低电平电位；

第二输入模块(2)，所述第二输入模块(2)包括级联的至少一个第二开关晶体管(T14)，所述级联的至少一个第二开关晶体管(T14)耦合在所述第二信号输入端和所述驱动控制端(Q)之间，首级第二开关晶体管(T14)的第一极用于输入第二时钟信号(V_B)，尾级第二开关晶体管(T14)的第二极耦合在驱动控制端(Q)，各第二开关晶体管(T14)的控制极耦合在第二信号输入端，用于输入第二脉冲信号(V_I2)；在反向扫描模式下，所述第二输入模块(2)响应第二脉冲信号(V_I2)和第二时钟信号(V_B)的高电平交叠期信号对所述驱动控制端(Q)充电；在正向扫描模式下，第二脉冲信号(V_I2)和第二时钟信号(V_B)分别为高电平和低电平时，所述第二输入模块(2)对所述驱动控制端(Q)放电；

第一输入模块(1)，所述第一输入模块(1)包括级联的至少一个第一开关晶体管(T11)，所述级联的至少一个第一开关晶体管(T11)耦合在所述第一信号输入端和所述驱动控制端(Q)之间，首级第一开关晶体管(T11)的第一极用于输入第四时钟信号(V_D)，尾级第一开关晶体管(T11)的第二极耦合在驱动控制端(Q)，各第一开关晶体管(T11)的控制极耦合在第一信号输入端，用于输入第一脉冲信号(V_I1)；在正向扫描模式下，所述第一输入模块(1)响应第一脉冲信号(V_I1)和第四时钟信号(V_D)的高电平交叠期信号对所述驱动控制端(Q)充电；在反向扫描模式下，第一脉冲信号(V_I1)和第四时钟信号(V_D)分别为高电平和低电平时，所述第一输入模块(1)对所述驱动控制端(Q)放电；

所述第一输入模块(1)还包括第十五晶体管(T15)，所述第十五晶体管(T15)的控制极用于输入控制信号(V_CTR)，第一极耦合至首级第一开关晶体管(T11)的第二极，第二极耦合至所述低电平端；所述第十五晶体管(T15)在控制信号(V_CTR)高电平信号控制下将首级第一开关晶体管(T11)的第二极耦合至低电平端，在控制信号(V_CTR)低电平信号控制下第十五晶体管(T15)断开；

第一时钟信号(V_A)与第三时钟信号(V_C)互补；

其中，所述第一输入模块(1)级联的第一开关晶体管(T11)的个数至少为2，和/或，所述第二输入模块(2)级联的第二开关晶体管(T14)的个数至少为2。

2.一种栅极驱动电路单元，其特征在于，包括：

第一信号输入端，用于输入第一脉冲信号(V_I1)；

第二信号输入端，用于输入第二脉冲信号(V_I2)；

第一时钟信号输入端，用于输入第一时钟信号(V_A)；

信号输出端，用于输出脉冲驱动信号(V_O)；

驱动模块(3)，所述驱动模块(3)耦合在所述第一时钟信号输入端和所述信号输出端之间，在其驱动控制端(Q)获得驱动电压后，将第一时钟信号(V_A)传送到信号输出端，当所述第一时钟信号(V_A)为高电平时，驱动模块(3)对信号输出端上拉充电；当第一时钟信号(V_A)为低电平时，驱动模块(3)对信号输出端(V_O)下拉放电；

低电平维持模块(5)，所述低电平维持模块(5)耦合在信号输出端和低电平端之间；所述低电平维持模块(5)响应第一时钟信号(V_A)的高电平信号或第三时钟信号(V_C)的高电平信号将信号输出端耦合至低电平端，维持信号输出端低电平电位；

第一输入模块(1)，所述第一输入模块(1)包括级联的至少一个第一开关晶体管(T11)，所述级联的至少一个第一开关晶体管(T11)耦合在所述第一信号输入端和所述驱动控制端(Q)之间，首级第一开关晶体管(T11)的第一极用于输入第四时钟信号(V_D)，尾级第一开关晶体管(T11)的第二极耦合在驱动控制端(Q)，各第一开关晶体管(T11)的控制极耦合在第一信号输入端，用于输入第一脉冲信号(V_I1)；在正向扫描模式下，所述第一输入模块(1)响应第一脉冲信号(V_I1)和第四时钟信号(V_D)的高电平交叠期信号对所述驱动控制端(Q)充电；在反向扫描模式下，第一脉冲信号(V_I1)和第四时钟信号(V_D)分别为高电平和低电平时，所述第一输入模块(1)对所述驱动控制端(Q)放电；

第二输入模块(2)，所述第二输入模块(2)包括级联的至少一个第二开关晶体管(T14)，所述级联的至少一个第二开关晶体管(T14)耦合在所述第二信号输入端和所述驱动控制端(Q)之间，首级第二开关晶体管(T14)的第一极用于输入第二时钟信号(V_B)，尾级第二开关晶体管(T14)的第二极耦合在驱动控制端(Q)各第二开关晶体管(T14)的控制极耦合在第二信号输入端，用于输入第二脉冲信号(V_I2)；在反向扫描模式下，所述第二输入模块(2)响应第二脉冲信号(V_I2)和第二时钟信号(V_B)的高电平交叠期信号对所述驱动控制端(Q)充电；在正向扫描模式下，第二脉冲信号(V_I2)和第二时钟信号(V_B)分别为高电平和低电平时，所述第二输入模块(2)对所述驱动控制端(Q)放电；

所述第二输入模块(2)还包括第十六晶体管(T16)，所述第十六晶体管(T16)的控制极用于输入控制信号(V_CTR)，第一极耦合至首级第二开关晶体管(T14)的第二极，第二极耦合至所述低电平端；所述第十六晶体管(T16)在控制信号(V_CTR)高电平信号控制下将首级第二开关晶体管(T14)的第二极耦合至低电平端，在控制信号(V_CTR)低电平信号控制下第十六晶体管(T16)断开；

第一时钟信号(V_A)与第三时钟信号(V_C)互补；

其中，所述第一输入模块(1)级联的第一开关晶体管(T11)的个数至少为2，和/或，所述第二输入模块(2)级联的第二开关晶体管(T14)的个数至少为2。

3.如权利要求1所述的栅极驱动电路单元，其特征在于，所述第二输入模块(2)还包括第十六晶体管(T16)，所述第十六晶体管(T16)的控制极用于输入控制信号(V_CTR)，第一极耦合至首级第二开关晶体管(T14)的第二极，第二极耦合至所述低电平端；所述第十六晶体管(T16)在控制信号(V_CTR)高电平信号控制下将首级第二开关晶体管(T14)的第二极耦合至低电平端，在控制信号(V_CTR)低电平信号控制下第十六晶体管(T16)断开。

4.如权利要求1至3任意一项所述的栅极驱动电路单元，其特征在于，所述第一输入模块(1)级联的第一开关晶体管(T11)的个数为2。

5.如权利要求1至3任意一项所述的栅极驱动电路单元，其特征在于，所述第二输入模块(2)级联的第二开关晶体管(T14)的个数为2。

6.如权利要求1至3任意一项所述的栅极驱动电路单元，其特征在于，所述第一脉冲信号(V_I1)和所述第二脉冲信号(V_I2)间隔一个时钟信号周期；第二时钟信号(V_B)与第四时钟信号(V_D)互补；

在正向扫描模式下，第四时钟信号(V_D)滞后于第一脉冲信号(V_I1)一个相位，第一时钟信号(V_A)滞后于第四时钟信号(V_D)一个相位；

在反向扫描模式下，第二时钟信号(V_B)滞后于第二脉冲信号(V_I2)一个相位，第四时钟信号(V_D)滞后于第一时钟信号(V_A)一个相位；

所述一个相位为T/4，所述T为时钟信号的周期。

7.一种栅极驱动电路，包括：N个级联的栅极驱动电路单元，所述N为大于1的整数；其特征在于，首级采用如权利要求1或3所述的栅极驱动电路单元；尾级采用如权利要求2所述的栅极驱动电路单元。

8.一种显示器，其特征在于，包括：

显示面板(100)，所述显示面板上制作有第一方向的栅极线和第二方向的数据线；

如权利要求7所述的栅极驱动电路(200)，栅极驱动电路(200)中栅极驱动单元的信号输出端耦合到与其对应的栅极线；

时序产生电路(300)，用于产生栅极驱动电路(200)所需的各种控制信号；

数据驱动电路(400)，用于产生图像数据信号，并将其输出到显示面板(100)中与其对应的数据线上。

9.一种逻辑传输电路，其特征在于，包括：

第一逻辑信号输入端，用于输入第一逻辑控制信号；

第二逻辑信号输入端，用于输入第二逻辑控制信号；

传输信号输入端，用于输入传输信号；

信号跟随端；

第二控制晶体管；

级联的至少一个开关晶体管，所述级联的至少一个开关晶体管耦合在所述第一逻辑信号输入端和所述信号跟随端之间，首级开关晶体管的第一极用于输入传输信号，尾级开关晶体管的第二极耦合在信号跟随端，各开关晶体管的控制极耦合在第一逻辑信号输入端，用于输入第一逻辑控制信号；

第一控制晶体管，所述第一控制晶体管的控制极耦合至第二逻辑信号输入端，用于输入第二逻辑控制信号，第一极耦合至首级开关晶体管的第二极，第一控制晶体管的第二极用于耦合至低电平端，当所述第一控制晶体管响应所述第二逻辑控制信号断开且级联的开关晶体管响应第一逻辑控制信号导通时，将传输信号施加到信号跟随端，当所述第一控制晶体管响应所述第二逻辑控制信号导通时，将首级开关晶体管的第二极耦合至低电平端；

所述第二控制晶体管的第一极耦合至信号跟随端，第二极用于耦合至低电平端，控制极用于输入第一逻辑控制信号的非信号；

当第一逻辑控制信号和第二逻辑控制信号同时为有效电平时，级联的开关晶体管导通，第一控制晶体管和第二控制晶体管断开，将传输信号施加到信号跟随端；

当第一逻辑控制信号为无效电平时，第二控制晶体管导通将信号跟随端耦合至低电平端；

当第二逻辑控制信号为无效电平时，第一控制晶体管导通将首级开关晶体管的第二极耦合至低电平端。