CN107545915B - 操作半导体存储器装置的方法和半导体存储器装置 - Google Patents

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Abstract

提供一种操作半导体存储器装置的方法和半导体存储器装置。在操作包括存储器单元阵列和被配置为控制对存储器单元阵列的访问的控制逻辑电路的半导体存储器装置的方法中，从外部存储器控制器接收与差分数据时钟信号同步的数据，基于从差分数据时钟信号分频出的分频数据时钟信号将所述数据存储在存储器单元阵列中，响应于来自存储器控制器的读取命令和目标地址从存储器单元阵列读取数据，根据半导体存储器装置的选通模式使用单选通信号和差分选通信号之一将读取数据发送到存储器控制器。

Description

操作半导体存储器装置的方法和半导体存储器装置
本申请要求于2016年6月29日提交到韩国知识产权局的第10-2016-0081276号韩国专利申请和于2016年8月8日提交到韩国知识产权局的第10-2016-0100453号韩国专利申请的优先权，该韩国专利申请的内容通过整体引用包含于此。
技术领域
示例性实施例涉及存储器装置，更具体地讲，涉及操作半导体存储器装置的方法和半导体存储器装置。
背景技术
易失性半导体存储器装置(诸如，动态随机存取存储器(DRAM))可用作电子***的数据存储器。
例如，根据图形双倍数据速率版本5(GDDR5)标准实现的DRAM可安装在电子***的图形卡上。GDDR5DRAM可具有用于输出错误检测码(EDC)图案(pattern)的EDC引脚，以支持错误检测和校正功能。
在读取数据或写入数据的数据访问模式中，可从EDC引脚输出循环冗余校验(CRC)码图案，以确保发送的数据和接收的数据的可靠性。
在除了数据访问模式之外的操作模式(例如，时钟模式)中，可从EDC引脚输出检测时钟图案(诸如，EDC保持图案)，以将时钟数据恢复(CDR)功能提供给存储器控制器、图形处理单元(GPU)或中央处理单元(CPU)。
通常可需要半导体存储器装置(诸如，没有数据选通(DQS)电路和没有专用选通引脚的GDDR5DRAM)增强读取数据的抖动(jitter)特性。
发明内容
一些示例性实施例提供一种操作半导体存储器装置的方法，所述方法能够在半导体存储器装置基于数据时钟信号操作时支持数据选通模式。
一些示例性实施例提供一种半导体存储器装置，所述半导体存储器装置能够在所述半导体存储器装置基于数据时钟信号操作时支持数据选通模式。
根据示例性实施例，提供一种操作包括多个引脚、存储器单元阵列和控制逻辑电路的半导体存储器装置的方法，其中，所述多个引脚被配置为从半导体存储器装置的外部传送数据和信号或者将数据和信号传送到半导体存储器装置的外部，控制逻辑电路被配置为控制对存储器单元阵列的访问。从外部存储器控制器接收与差分数据时钟信号同步的数据，基于差分数据时钟信号被分频的分频数据时钟信号将所述数据存储在存储器单元阵列中，响应于来自存储器控制器的读取命令和目标地址从存储器单元阵列读取数据，使用基于分频数据时钟信号产生的第一选通信号和基于分频数据时钟信号产生的差分选通信号中的选择的一个将读取数据发送到存储器控制器。差分选通信号包括第一选通信号和第二选通信号，第二选通信号是反相的第一选通信号。半导体存储器装置在所述多个引脚之中不包括专用选通引脚。
根据示例性实施例，一种半导体存储器装置包括：设置在基底上的多个焊盘、存储器单元阵列、控制逻辑电路和输入/输出(I/O)电路。存储器单元阵列在所述半导体存储器装置的写入操作中存储与从外部存储器控制器接收的差分数据时钟信号同步的数据。控制逻辑电路可响应于从存储器控制器接收的命令和地址控制对存储器单元阵列的访问。I/O电路使用第一选通信号和差分选通信号中的选择的一个，将读取数据从存储器单元阵列发送到存储器控制器，第一选通信号基于差分数据时钟信号被分频的分频数据时钟信号被产生，差分选通信号基于分频数据时钟信号被产生。
根据示例性实施例，提供一种操作包括在基底上的存储器单元阵列和多个芯片焊盘的半导体存储器装置的方法。所述方法包括：在半导体存储器装置的第一模式下，通过所述多个芯片焊盘的数据焊盘，将数据从存储器单元阵列发送到半导体存储器装置的外部；在半导体存储器装置的第二模式下，通过所述多个芯片焊盘的第一焊盘，将数据选通(RDQS)信号发送到半导体存储器装置的外部；在半导体存储器装置的第三模式下，分别通过所述多个芯片焊盘的第一焊盘和第二焊盘，将RDQS信号和反相数据选通(RDQSB)信号发送到半导体存储器装置的外部。半导体存储器装置在所述多个焊盘之中不包括专用数据选通焊盘。
因此，使用WCK时钟的半导体存储器装置和存储器***支持使用单选通信号或差分选通信号的读取数据选通模式，可增强半导体存储器装置的抖动特性。
附图说明
从以下结合附图进行的详细描述，将更清楚地理解说明性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的存储器***的框图。
图2是示出根据示例性实施例的图1的存储器***中的存储器控制器的框图。
图3是示出根据示例性实施例的图2的存储器***中的半导体存储器装置的框图。
图4示出图3的半导体存储器装置中的第一存储体(bank)的示例。
图5示出根据示例性实施例的图3的半导体存储器装置中的I/O电路的示例。
图6示出第一分频数据时钟信号与图5的I/O电路中的时钟信号自动同步。
图7示出在第一选通模式下图1的存储器***的接口。
图8示出在第一选通模式下图3的半导体存储器装置的操作。
图9示出在第二选通模式下图1的存储器***的接口。
图10示出在第二选通模式下图3的半导体存储器装置的操作。
图11是示出根据示例性实施例的半导体存储器装置的结构图。
图12是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
图13是示出根据示例性实施例的操作存储器***的方法的流程图。
图14是示出根据示例性实施例的包括半导体存储器装置的移动***的框图。
具体实施方式
在下文中，将参照示出一些示例性实施例的附图对各种示例实施例进行更全面地描述。
将理解，虽然术语“第一”、“第二”、“第三”等可在此用于描述各种元件，但是这些元件不受这些术语限制。除非另有指示，否则这些术语通常用于将一个元件与另一元件进行区分。因此，在不脱离本公开的教导的情况下，以下在说明书的一个部分中讨论的第一元件可在说明书的不同的部分中被命名为第二元件。此外，即使特定命名没有用于与说明书中的元件相关地描述，但是诸如“第一”和“第二”的术语也可用在权利要求中，以命名权利要求的元件。如在此使用的术语“和/或”包括一个或多个相关所列项的任意和所有的组合。尽管诸如术语“第一”、“第二”、“第三”等的表述可在此用于描述各种元件，但是这些元件应该是该列的元件。
图1是示出根据示例性实施例的存储器***的框图。
参照图1，存储器***10可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制半导体存储器装置200的全部操作。
存储器控制器100与包括时钟信号CK和互补(或者，反相)时钟信号CKB的差分时钟信号CK/CKB同步地将命令/地址CMD/ADDR发送到半导体存储器装置200。存储器控制器100与包括数据时钟信号WCK和互补(或者，反相)数据时钟信号WCKB的差分数据时钟信号WCK/WCKB同步地将数据DQ发送到半导体存储器装置200。
半导体存储器装置200在访问模式(例如，读取模式或写入模式)下，将数据DQ发送到存储器控制器100。半导体存储器装置200在非选通模式(或者，访问模式)下，在没有选通信号(被称为数据选通信号)的情况下将数据DQ发送到存储器控制器100，而在选通模式下，与单选通信号RDQS(被称为单端数据选通信号)和差分选通信号RDQS/RDQSB(被称为差分数据选通信号)之一同步地将数据DQ发送到存储器控制器100，其中，差分选通信号RDQS/RDQSB具有RDQS信号和互补(或者，反相)选通信号RDQSB。
存储器控制器100和半导体存储器装置200中的每个可包括基底上的多个信号芯片垫(未示出)。信号芯片垫连接到芯片的内部电路(例如，适当的I/O缓冲器、内部时钟产生器、锁存器等)，以针对外部源(例如，另一个芯片或装置)发送和/或接收信息或时序控制(诸如，数据、地址和控制信号以及时钟信号)。
当存储器控制器100和半导体存储器装置200中的每个被形成在封装中时，存储器控制器100的多个引脚和半导体存储器装置200的多个引脚彼此连接。存储器控制器100的多个信号芯片垫与存储器控制器100的多个引脚连接。半导体存储器装置200的多个信号芯片垫与半导体存储器装置200的多个引脚连接。
半导体存储器装置200(诸如，GDDR5DRAM)可不具有专用的选通焊盘(或者，引脚)和数据选通(DQS)电路。用于将信号传送到半导体存储器装置(诸如，半导体存储器装置200)的外部或者从半导体存储器装置(诸如，半导体存储器装置200)的外部传送信号的引脚可被称为外部连接端子。在示例实施例中，半导体存储器装置200可通过使用半导体存储器装置200的多个引脚或焊盘之中的特定引脚或焊盘，来传送单选通信号RDQS和差分选通信号RDQS/RDQSB。
在一些实施例中，半导体存储器装置200可以是动态随机存取存储器(DRAM)，诸如，双倍数据速率同步动态随机存取存储器(DDR SDRAM)、LPDDR5SDRAM等。
存储器控制器100可使用命令CMD和地址ADDR来指定半导体存储器装置200的访问模式和选通模式之一。
图2是示出根据示例性实施例的图1的存储器***中的存储器控制器的框图。
参照图2，存储器控制器100可包括：控制逻辑105、命令/地址产生器110、命令/地址传输电路113、时钟信号产生器120、时钟信号发送器124、数据时钟信号发送器125、相位控制器130、第一解复用器141、第二解复用器142、驱动器143、多路复用器144、数据接收器151、数据发送器152、第一采样器153、第二采样器154、时钟/数据恢复(CDR)电路160和数据寄存器170。
命令/地址产生器110产生命令CMD和地址ADDR，并将命令CMD和地址ADDR提供给命令/地址传输电路113。命令/地址传输电路113包括采样器114和发送器115。采样器114与时钟信号CK同步地将命令CMD和地址ADDR提供给发送器115，并且发送器115通过焊盘116将命令CMD和地址ADDR发送到半导体存储器装置200。
时钟信号产生器120包括振荡器121、锁相环(PLL)电路122和分频器123。振荡器121产生振荡信号OS以将振荡信号OS提供给PLL电路122。PLL电路122响应于振荡信号OS产生差分数据时钟信号WCK/WCKB，并将差分数据时钟信号WCK/WCKB提供给分频器123、数据时钟信号发送器125和相位控制器130。
数据时钟信号发送器125通过焊盘136将差分数据时钟信号WCK/WCKB发送到半导体存储器装置200。分频器123对差分数据时钟信号WCK/WCKB的频率进行分频以产生差分时钟信号CK/CKB。分频器123将差分时钟信号CK/CKB提供给时钟信号发送器124，时钟信号发送器124通过焊盘126将差分时钟信号CK/CKB发送到半导体存储器装置200。
在一个示例中，差分数据时钟信号WCK/WCKB的频率可以比差分时钟信号CK/CKB的频率高一倍或三倍。
相位控制器130调节差分数据时钟信号WCK/WCKB的相位，以将相位调节后的差分数据时钟信号提供给多路复用器144。
第一解复用器141在访问模式下通过焊盘146从半导体存储器装置200接收循环冗余校验(CRC)图案CRCP(或者，错误检测码图案EDCP)，在第一选通模式(例如，单选通模式)下从半导体存储器装置200接收选通信号RDQS。第一解复用器141响应于第一选择信号SS1，在访问模式下将CRC图案CRCP提供给CDR电路160，在第一选通模式下将选通信号RDQS提供给驱动器143。
第二解复用器142在访问模式下通过焊盘156从半导体存储器装置200接收数据反转位信号DBI，在第二选通模式(例如，差分选通模式)下从半导体存储器装置200接收互补选通信号RDQSB。第二解复用器142响应于第二选择信号SS2，在访问模式下将数据反转位信号DBI提供给数据寄存器170，在第二选通模式下将互补选通信号RDQSB提供给驱动器143。
多路复用器144在访问模式下将相位调节后的差分数据时钟信号从相位控制器130提供给采样器153和154，在选通模式下将选通信号RDQS或互补选通信号RDQSB提供给采样器153和154。
第一采样器153在访问模式下与相位调节后的差分数据时钟信号同步地将来自数据接收器151的数据DQ提供给数据寄存器170，并在选通模式下与选通信号RDQS或互补选通信号RDQSB同步地将来自数据接收器151的数据DQ提供给数据寄存器170。数据接收器151通过焊盘166(例如，数据I/O焊盘或DQ焊盘)从半导体存储器装置200接收数据DQ。
第二采样器154在访问模式下通过数据发送器152，与相位调节后的差分数据时钟信号同步地将来自数据寄存器170的数据DQ发送到半导体存储器装置200，并在选通模式下通过数据发送器152，与选通信号RDQS或互补选通信号RDQSB同步地将来自数据寄存器170的数据DQ发送到半导体存储器装置200。数据发送器152通过DQ焊盘166将数据DQ发送到半导体存储器装置200。
第一采样器153和第二采样器154中的每个可包括D触发器。
数据寄存器170在半导体存储器装置200的写入操作中将存储在数据寄存器170中的数据提供给第二采样器154。数据寄存器170在半导体存储器装置200的读取操作中从第一采样器153接收数据，响应于数据反转位信号DBI选择性地反转数据，并将数据存储在数据寄存器170中。
CDR电路160可使用CRC图案CRCP对存储在数据寄存器170中的数据执行CDR操作。例如，CDR操作可在CDR功能模式下被执行。
控制逻辑105可控制存储器控制器100的全部操作。控制逻辑105可控制命令/地址产生器110、命令/地址传输电路113、时钟信号产生器120、时钟信号发送器124、数据时钟信号发送器125、相位控制器130、第一解复用器141、第二解复用器142、驱动器143、多路复用器144、数据接收器151、数据发送器152、第一采样器153、第二采样器154、CDR电路160和数据寄存器170中的每个操作。控制逻辑105可将第一选择信号SS1提供给第一解复用器141，将第二选择信号SS2提供给第二解复用器142，并将第三选择信号SS3提供给多路复用器144。
图3是示出根据示例性实施例的图2的存储器***中的半导体存储器装置的框图。
参照图3，半导体存储器装置200可包括：命令/地址输入缓冲器210、控制逻辑电路220、存储体(bank)控制逻辑230A～230D、存储器单元阵列240A～240D、写入驱动器和数据输入/输出(I/O)感测放大器250A～250D、纠错码(ECC)引擎260A～260D、I/O数据缓冲器270、EDC图案产生器280和I/O电路300。
存储器单元阵列240A～240D可分别包括第一存储体至第四存储体240A～240D，其中，在第一存储体至第四存储体240A～240D中，多个存储器单元以行和列被布置。用于选择连接到存储器单元的字线和位线的行解码器和列解码器可连接到第一存储体至第四存储体240A～240D中的每个存储体。在示例性实施例中，半导体存储器装置200包括四个存储体，但在其他实施例中，半导体存储器装置200可包括任意数量的存储体。
命令/地址输入缓冲器210可从存储器控制器100接收差分时钟信号CK/CKB、命令CMD和地址ADDR。命令CMD和地址ADDR可经由相同的端子(即，CA焊盘)被输入。命令CMD和地址ADDR可经由CA焊盘被顺序地输入。由存储器控制器100发出的命令CMD可包括读取命令和写入命令。读取命令指示半导体存储器装置200的读取操作，写入命令指示半导体存储器装置200的写入操作。
控制逻辑电路220可经由命令/地址输入缓冲器210接收命令CMD和地址ADDR，并可产生内部命令ICMD、选通模式信号SMS和地址信号。内部命令ICMD可包括内部读取命令和内部写入命令。地址信号可包括存储体地址BA、行地址RA和列地址CA。内部命令ICMD和地址信号BA/RA/CA可被提供给存储体控制逻辑230A～230D中的每个存储体控制逻辑。控制逻辑电路220可控制对存储器单元阵列240A～240D的访问。
控制逻辑电路220可包括命令解码器221和模式寄存器222。命令解码器221对命令CMD进行解码以产生内部命令ICMD，模式寄存器222可基于命令CMD和地址ADDR来设置半导体存储器装置200的操作模式。模式寄存器222可基于命令CMD和地址ADDR或者基于外部施加的测试模式寄存器设置信号TMRS，来设置半导体存储器装置200的访问模式或选通模式。模式寄存器222可将指示CDR功能模式、访问模式和选通模式之一的选通模式信号SMS提供给I/O电路300。在示例实施例中，命令解码器221对从存储器控制器100接收的命令CMD进行解码，以产生指示CDR功能模式、访问模式和选通模式之一的选通模式信号SMS。
存储体控制逻辑230A～230D中的每个存储体控制逻辑可在对应于存储体地址BA的同时被激活。激活的存储体控制逻辑230A～230D可响应于内部命令ICMD、行地址RA和列地址CA产生存储体控制信号。连接到激活的存储体控制逻辑230A～230D的第一存储体至第四存储体240A～240D中的每个存储体的行解码器和列解码器可响应于存储体控制信号被激活。
第一存储体至第四存储体240A～240D中的每个存储体的行解码器可对行地址RA进行解码，因此可使能(enable)对应于行地址RA的字线。第一存储体至第四存储体240A～240D中的每个存储体的列地址CA可被暂时存储在列地址锁存器中。列地址锁存器可在突发模式(burst mode)下阶梯式增加列地址CA。暂时存储的或阶梯式增加的列地址CA可被提供给列解码器。列解码器可对列地址CA进行解码，因此可激活对应于列地址CA的列选择信号CSL。
存储体控制逻辑230A～230D中的每个存储体控制逻辑可响应于存储体控制信号产生用于分别控制连接到第一存储体至第四存储体240A～240D的ECC引擎260A～260D的操作的ECC编码信号ENC和ECC解码信号DEC。
写入驱动器和数据I/O感测放大器250A～250D可分别感测并放大从第一存储体至第四存储体240A～240D输出的多条读取数据，并可发送将被分别存储在第一存储体至第四存储体240A～240D的多条写入数据DTA。
在写入操作期间，ECC引擎260A～260D中的每个ECC引擎可响应于从存储体控制逻辑230A～230D中的每个存储体控制逻辑输出的ECC编码信号ENC，通过对将被存储在第一存储体至第四存储体240A～240D中的每个存储体的多条写入数据DTA执行ECC编码操作，来产生奇偶校验位。
在读取操作期间，ECC引擎260A～260D中的每个ECC引擎可响应于从第一存储体至第四存储体240A～240D中的每个存储体输出的ECC解码信号DEC，通过使用从第一存储体至第四存储体240A～240D中的每个存储体读取的多条数据DTA和奇偶校验位，来执行ECC解码操作，因此可检测并校正出现在多条读取数据中的错误位。
I/O数据缓冲器270可包括：用于门控输入到第一存储体至第四存储体240A～240D的多条数据或从第一存储至第四存储体240A～240D输出的多条数据的电路、用于存储从第一存储体至第四存储体240A～240D输出的多条数据的读取数据锁存电路和用于将多条数据写入到第一存储体至第四存储体240A～240D的写入数据锁存电路。
I/O数据缓冲器270可经由读取数据锁存电路将从第一存储体至第四存储体240A～240D输出的并行数据比特转换为串行数据比特。I/O数据缓冲器270可通过使用写入数据锁存电路将串行接收的多条写入数据转换为并行数据比特。
EDC图案产生器280可在访问模式下产生CRC图案CRCP。
I/O电路单元300可接收从I/O数据缓冲器270输出的串行数据比特，可将串行数据比特顺序地排列为对应于突发长度的数据比特，然后可将数据比特与选通信号RDQS或差分选通信号RDQS/RDQSB一起输出到数据I/O焊盘。I/O电路300可从存储器控制器100经由数据I/O焊盘，接收差分数据时钟信号WCK/WCKB以及对应于突发长度并且串行输入的多条写入数据。I/O电路300可将对应于突发长度的串行输入的多条写入数据提供给I/O数据缓冲器270。
I/O电路单元300可接收差分时钟信号CK/CKB。
图4示出图3的半导体存储器装置中的第一存储体的示例。
参照图4，第一存储体240A包括：多个字线WL1～WL2m(m是大于1的自然数)、多个位线BL1～BL2n(n是大于1的自然数)和设置在字线WL1～WL2m与位线BL1～BL2n之间的交点附近的多个存储器单元MC。在一个实施例中，多个存储器单元MC中的每个存储器单元MC可包括动态随机存取存储器(DRAM)单元结构。多个存储器单元MC所连接到的多个字线WL1～WL2m可被定义为第一存储体240A的行，多个存储器单元MC所连接到的多个位线BL1～BL2n可被定义为第一存储体240A的列。
在图4中，m个存储器单元连接到第一存储体240A的一个位线BL，n个存储器单元连接到第一存储体240A的一个字线。
图5示出根据示例性实施例的图3的半导体存储器装置中的I/O电路的示例。
参照图5，I/O电路300可包括：数据时钟信号接收器311、分相器310、D触发器313、第一多路复用器321、第二多路复用器322、第一发送器323、复制延迟器330、第三多路复用器341、第二发送器343、第一采样器351、数据发送器353、第二采样器361和数据接收器363。
数据时钟信号接收器311通过焊盘316从存储器控制器100接收差分数据时钟信号WCK/WCKB，以将差分数据时钟信号WCK/WCKB提供给分相器310。
分相器310对差分数据时钟信号WCK/WCKB的相位和频率进行分解，产生分频数据时钟信号WCK0、WCK90、WCK180和WCK270，并将第一分频数据时钟信号WCK0的相位与时钟信号CK的相位匹配。分相器310将分频数据时钟信号WCK0、WCK90、WCK180和WCK270提供给复制延迟器330、第一采样器351和第二采样器361。分频数据时钟信号WCK0、WCK90、WCK180和WCK270的每个频率是差分数据时钟信号WCK/WCKB的频率的一半。
D触发器313可与差分时钟信号CK/CKB同步地输出分频数据时钟信号WCK0、WCK90、WCK180和WCK270中的至少一个，作为EDC保持图案EDCHP。
第一多路复用器321响应于时钟数据恢复模式信号(CDRMS)，在访问模式下输出CRC图案CRCP，并且，例如，在CDR功能模式下输出EDC保持图案EDCHP。在示例实施例中，EDC保持图案EDCHP可被存储在寄存器(未示出)中，然后可被提供给第一多路复用器321。EDC保持图案EDCHP可以是逻辑‘0’和逻辑‘1’交替重复的触发数据图案。在CDR功能模式下提供的EDC保持图案EDCHP的频率可以与差分时钟信号CK/CKB的频率相同、比差分时钟信号CK/CKB的频率高一倍或者比差分时钟信号CK/CKB的频率高三倍。
EDC保持图案EDCHP的频率可通过控制到D触发器313的输入被调节。
第二多路复用器322在访问模式下输出CRC图案CRCP，在CDR功能模式下输出EDC保持图案EDCHP，并响应于第一选通模式信号SMS1或第二选通模式信号SMS2在第一选通模式或第二选通模式下提供复制延迟器330的输出。例如，第二多路复用器322在第一选通模式或第二选通模式下提供复制延迟器330的输出。
第一发送器323可通过焊盘326将第二多路复用器322的输出发送到存储器控制器100。第一发送器323在CDR功能模式下将EDC保持图案EDCHP发送到存储器控制器100，在访问模式下将CRC图案CRCP发送到存储器控制器100，并在在第一选通模式或第二选通模式下将选通信号RDQS发送到存储器控制器100。
复制延迟器330可调节分频数据时钟信号WCK0、WCK90、WCK180和WCK270中的两个分频数据时钟信号(例如，相对于彼此具有180度相位差的第一分频数据时钟信号WCK0和第三分频数据时钟信号WCK180)的相位，可将所述两个分频数据时钟信号之一提供给第二多路复用器322，并可将所述两个分频数据时钟信号中的另一个提供给第三多路复用器341。
第三多路复用器341在访问模式下输出数据反转位信号DBI，并响应于第二选通模式信号SMS2在第二选通模式下输出复制延迟器330的输出。
第二发送器343可通过焊盘346将第三多路复用器341的输出发送到存储器控制器100。第二发送器343在访问模式下将数据反转位信号DBI发送到存储器控制器100，并在第二选通模式下将互补选通信号RDQSB发送到存储器控制器100。
第一采样器351在读取操作中，与分频数据时钟信号WCK0、WCK90、WCK180和WCK270之一同步地将来自I/O数据缓冲器270的数据DQ(即，读取数据)发送到数据发送器353，数据发送器353可通过焊盘356(例如，DQ焊盘)将数据DQ发送到存储器控制器100。
在写入操作中，数据接收器363通过焊盘356从存储器控制器100接收数据DQ(即，写入数据)，并将写入数据DQ提供给第二采样器361，第二采样器361与分频数据时钟信号WCK0、WCK90、WCK180和WCK270之一同步地将写入数据DQ提供给I/O数据缓冲器270。
第一采样器351和第二采样器361中的每个可包括D触发器。
在图5中，第一选通模式信号SMS1和第二选通模式信号SMS2可包括在图3中的选通模式信号SMS中，可从图3中的数据反转电路(未示出)提供数据反转位信号DBI。数据反转电路可确定反转数据DQ的预定数量的位，并可输出指示所述预定数量的位是否被反转的数据反转位信号DBI。此外，可从图3中的EDC图案产生器280提供CRC图案CRCP。
在示例实施例中，差分选通信号RDQS/RDQSB可通过半导体存储器装置200的多个焊盘之中的非专用于CRCP焊盘(例如，焊盘326)或DBI焊盘(例如，焊盘346)的第一焊盘和第二焊盘发送。
图6示出第一分频数据时钟信号与图5的I/O电路中的时钟信号自动同步。
参照图6，注意，分相器310将第一分频数据时钟信号WCK0与时钟信号CK进行同步。为了将第一分频数据时钟信号WCK0与时钟信号CK进行同步，分相器310可将第一分频数据时钟信号WCK0和第二分频数据时钟信号WCK90与第三分频数据时钟信号WCK180和第四分频数据时钟信号WCK270进行交换。交换和同步操作可在半导体存储器装置200中被执行，并且可以对于存储器控制器100是隐藏操作。
图7示出在第一选通模式下图1的存储器***的接口，图8示出在第一选通模式下图3的半导体存储器装置的操作。
参照图7，存储器控制器100包括多个引脚101、102和103，半导体存储器装置200包括多个引脚201、202和203。
引脚101和引脚201可以是用于在存储器控制器100与半导体存储器装置200之间传送数据DQ的数据引脚。引脚102和引脚202中的每个可以是用于将RDQS信号从半导体存储器装置200传送到存储器控制器100的第一引脚。在其他实施例中，引脚102和引脚202中的每个可以是用于将RDQS信号从半导体存储器装置200传送到存储器控制器100的EDC引脚。引脚103和引脚203中的每个可以是用于将DBI信号从半导体存储器装置200传送到存储器控制器100的DBI引脚。存储器控制器100的多个引脚101、102和103以及半导体存储器装置200的多个引脚201、202和203可彼此一一对应地电连接。半导体存储器装置200的多个引脚201、202和203还分别电连接到布置在半导体存储器装置200的基底中的多个信号芯片焊盘。
参照图1、图3、图7和图8，在时序T0，存储器控制器100使用命令CMD和地址ADDR来设置模式寄存器222，使得半导体存储器装置200在第一选通模式RSTB1下操作。在时序T21，读取命令RD和地址BA、地址RA和地址CA被施加到半导体存储器装置200。
从时序T25至时序T28，半导体存储器装置200通过EDC引脚202和EDC引脚102将触发为单选通信号RDQS的EDC图案发送到存储器控制器100。从时序T26到时序T28，半导体存储器装置200将数据DQ发送到存储器控制器100，即，将数据D0～D7从半导体存储器装置200的数据引脚201(或者，DQ引脚)发送到存储器控制器100的数据引脚101(或者，DQ引脚)。存储器控制器100可基于单选通信号RDQS对数据DQ进行采样。
在时序T31，存储器控制器100使用命令CMD和地址ADDR来设置模式寄存器222，使得半导体存储器装置200从第一选通模式RSTB1退出。
从时序T0到时序T41，差分时钟信号CK/CKB和差分数据时钟信号WCK/WCKB从存储器控制器100被发送到半导体存储器装置200。
在图8中示出单选通信号RDQS的频率比差分时钟信号CK/CKB的频率高一倍。在示例性实施例中，单选通信号RDQS的频率可以与差分时钟信号CK/CKB的频率相同，或者可以比差分时钟信号CK/CKB的频率高三倍。
在其他示例性实施例中，单选通信号RDQS的频率可以与差分数据时钟信号WCK/WCKB的频率相同、或者为差分数据时钟信号WCK/WCKB的频率的一半、或者为差分数据时钟信号WCK/WCKB的频率的四分之一。在这种情况下，存储器控制器100可在半导体存储器装置200在访问模式下操作之前测量从半导体存储器装置200接收的读取数据的抖动特性。此外，当使用为差分数据时钟信号WCK/WCKB的频率的一半或四分之一的单选通信号RDQS的频率时，可减少半导体存储器装置200的功耗。
图9示出在第二选通模式下图1的存储器***的接口，图10示出在第二选通模式下图3的半导体存储器装置的操作。
参照图9，存储器控制器100包括多个引脚101、102和103，半导体存储器装置200包括多个引脚201、202和203。
引脚101和引脚201可以是用于在存储器控制器100与半导体存储器装置200之间传送数据DQ的数据引脚。引脚102和引脚202中的每个可以是用于将RDQS信号从半导体存储器装置200传送到存储器控制器100的第一引脚。在其他实施例中，引脚102和引脚202中的每个可以是用于将RDQS信号从半导体存储器装置200传送到存储器控制器100的EDC引脚。引脚103和引脚203中的每个可以是用于将RDQSB信号从半导体存储器装置200传送到存储器控制器100的第二引脚。在其他实施例中，引脚103和引脚203中的每个可以是用于将RDQSB信号从半导体存储器装置200传送到存储器控制器100的DBI引脚。半导体存储器装置200的多个引脚201、202和203还分别电连接到布置在半导体存储器装置200的基底中的多个信号芯片焊盘。
参照图1、图3、图9和图10，在时序T0’，存储器控制器100使用命令CMD和地址ADDR来设置模式寄存器222，使得半导体存储器装置200在第二选通模式RSTB2下操作。在时序T21’，读取命令RD和地址BA、地址RA和地址CA被施加到半导体存储器装置200。
从时序T25’至时序T28’，半导体存储器装置200通过EDC引脚202和EDC引脚102将复制延迟器330的作为选通信号RDQS的第一输出发送到存储器控制器100，并通过DBI引脚203和103将复制延迟器330的作为互补选通信号RDQSB的第二输出发送到存储器控制器100。从时序T26’到时序T28’，半导体存储器装置200将数据DQ发送到存储器控制器100，即，将D0～D7从半导体存储器装置200的数据引脚201(或者，DQ引脚)发送到存储器控制器100的数据引脚101(或者，DQ引脚)。存储器控制器100可基于差分选通信号RDQS/RDQSB对数据DQ进行采样。
在时序T31’，存储器控制器100使用命令CMD和地址ADDR来设置模式寄存器222，使得半导体存储器装置200从第二选通模式RSTB2退出。
从时序T0’到时序T41’，差分时钟信号CK/CKB和差分数据时钟信号WCK/WCKB从存储器控制器100被发送到半导体存储器装置200。
在其他示例性实施例中，差分选通信号RDQS/RDQSB的频率可以是差分数据时钟信号WCK/WCKB的频率的一半或四分之一。在这种情况下，存储器控制器100可在半导体存储器装置200在访问模式下操作之前从半导体存储器装置200检测多个读取数据。此外，可减少半导体存储器装置200的功耗。
在一个实施例中，存储器控制器100使用命令CMD来设置模式寄存器222，使得半导体存储器装置200可操作CDR功能模式、访问模式、第一选通模式RSTB1和第二选通模式RSTB2之一。在其他实施例中，存储器控制器100可将命令CMD提供给命令解码器221，使得半导体存储器装置200可操作CDR功能模式、访问模式、第一选通模式RSTB1和第二选通模式RSTB2之一。
例如，当半导体存储器装置200在CDR模式下操作时，模式寄存器222可输出“00”，并且半导体存储器装置200可通过引脚202(例如，EDC引脚)将EDC保持图案EDCHP传送到存储器控制器100。当半导体存储器装置200在访问模式下操作时，模式寄存器222可输出“01”，并且半导体存储器装置200可通过引脚202(例如，EDC引脚)将CRC图案CRCP传送到存储器控制器100，并通过引脚203(例如，DBI引脚)将数据反转位信号DBI传送到存储器控制器100。当半导体存储器装置200在第一选通模式RSTB1下操作时，模式寄存器222可输出“10”，并且半导体存储器装置200可通过引脚202(例如，第一引脚或EDC引脚)传送选通信号RDQS，并通过引脚203(例如，DBI引脚)传送数据反转位信号DBI。当半导体存储器装置200在第二选通模式RSTB2下操作时，模式寄存器222可输出“11”，并且半导体存储器装置200可通过引脚202(例如，第一引脚或EDC引脚)传送选通信号RDQS，并通过引脚203(例如，第二引脚或DBI引脚)传送反转选通信号RDQSB。本领域技术人员应理解，半导体存储器装置200还可通过包括在多个引脚之中的第三引脚传送选通信号RDQS，并通过包括在多个引脚之中的第四引脚传送反转选通信号RDQSB。
图11是示出根据示例性实施例的半导体存储器装置的结构图。
参照图11，半导体存储器装置600可包括第一至第s(s是大于2的自然数)半导体集成电路层LA1至LAs，其中，最低的第一半导体集成电路层LA1被假设为接口或控制芯片，其他半导体集成电路层LA2至LAs被假设为包括核存储器芯片的从芯片。第一至第s半导体集成电路层LA1至LAs可通过基底通孔(through-substrate-via，TSV)在第一至第s半导体集成电路层LA1至LAs之间发送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可通过形成在外表面上的导电结构与外部存储器控制器通信。通过主要使用第一半导体集成电路层LA1或610作为接口或控制芯片并使用第s半导体集成电路层LAs或620作为从芯片，对关于半导体存储器装置600的结构和操作进行描述。
第一半导体集成电路层610可包括用于驱动设置在第s半导体集成电路层620中的存储器区域621的各个***电路。例如，第一半导体集成电路层610可包括：用于驱动存储器区域621的字线的行(X)驱动器6101、用于驱动存储器区域621的位线的列(Y)驱动器6102、用于控制数据的输入/输出的数据I/O(Din/Dout)电路6103、用于从外部接收命令CMD并对命令CMD进行缓冲的命令缓冲器(CMD)6104和用于从外部接收地址并对地址进行缓冲的地址缓冲器(ADDR)6105。存储器区域621可包括参照图4描述的多个存储器单元。
第一半导体集成电路层610还可包括控制逻辑6107。控制逻辑6107可基于从存储器控制器接收的命令信号和地址信号来控制对存储器区域621的访问。
第s半导体集成电路层620可包括存储器区域621和***电路区域622，其中，用于读取/写入存储器区域621的数据的***电路(例如，行解码器、列解码器、位线感测放大器等)(未示出)布置在***电路区域622。
数据I/O电路6103可采用图5的I/O电路300。因此，半导体存储器装置600在读取操作中使用差分数据时钟信号WCK/WCKB，并在读取操作中将单选通信号RDQS或差分选通信号RDQS/RDQSB发送到存储器控制器，从而增强如参照图2至图10描述的抖动特性。
此外，三维(3D)存储器阵列设置在半导体存储器装置600中。3D存储器阵列单片地形成在具有设置在硅基底和与这些存储器单元的操作相关联的电路之上的有源区域的存储器单元的阵列的一个或多个物理级中，这样相关联的电路是在这样的基底上还是在这样的基底内。术语“单片”表示阵列的每级的层被直接设置在阵列的每个基础级的层上。通过引用包含于此的以下专利文档来描述用于3D存储器阵列的合适的配置，其中，三维存储器阵列被配置为具有在级之间共享的字线和/或位线的多个级：第7,769,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利，以及公开号为2011/0233648的美国专利。
图12是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
参照图1至图12，在操作包括存储器单元阵列和控制对存储器单元阵列的访问的控制逻辑电路的半导体存储器装置200的方法中，半导体存储器装置200可从存储器控制器100接收与差分数据时钟信号WCK/WCKB同步的数据DQ(S710)。半导体存储器装置100可基于从差分数据时钟信号WCK/WCKB分频出的分频数据时钟信号，将数据存储在存储器单元阵列中(S720)。
半导体存储器装置200响应于从存储器控制器100接收的读取命令RD和目标地址ADDR从存储器单元阵列读取数据(S730)。半导体存储器装置200根据选通模式使用单选通信号RDQS和差分选通信号RDQS/RDQSB之一将读取数据发送到存储器控制器100(S740)。差分选通信号RDQS/RDQSB基于分频数据时钟信号被产生。
半导体存储器装置200可在第一选通模式下经由半导体存储器装置200的EDC引脚202将单选通信号RDQS发送到存储器控制器100。半导体存储器装置200可在第二选通模式下经由半导体存储器装置200的EDC引脚202(或者，除EDC引脚之外的第一引脚)和DBI引脚203(或者，除DBI引脚之外的第二引脚)，将差分选通信号RDQS/RDQSB发送到存储器控制器100。
图13是示出根据示例性实施例的操作存储器***的方法的流程图。
参照图1至图10和图13，在操作包括半导体存储器装置200和控制半导体存储器装置200的存储器控制器100的存储器***10的方法中，存储器控制器100可与差分数据时钟信号WCK/WCKB同步地，将数据DQ发送到半导体存储器装置200(S810)。半导体存储器装置200可基于从差分数据时钟信号WCK/WCKB分频出的分频数据时钟信号，将数据DQ存储在存储器单元阵列的由地址ADDR指定的目标区域中(S820)。
存储器控制器100将读取命令RD和目标地址ADDR发送到半导体存储器装置200(S830)。半导体存储器装置200从由目标地址ADDR指定的存储器区域读取数据DTA(S840)。半导体存储器装置200在选通模式下响应于选通模式信号SMS，使用单选通信号RDQS和差分选通信号RDQS/RDQSB之一，将读取数据DQ发送到存储器控制器100(S850)。
图14是示出根据示例性实施例的包括半导体存储器装置的移动***的框图。
参照图14，移动***700可包括：应用处理器710、连通单元720、用户接口730、非易失性存储器装置740、存储器子***750和电源760。存储器子***750可包括存储器控制器751和半导体存储器装置753(诸如，DRAM)。
应用处理器710可执行应用，诸如，网络浏览器、游戏应用、视频播放器等。连通单元720可执行与外部装置的有线或无线通信。
存储器子***750可存储应用处理器710处理的数据，或者可操作为工作存储器。半导体存储器装置753可采用图3的半导体存储器装置200。因此，半导体存储器装置753在写入操作中使用差分数据时钟信号，并且在读取操作中将单选通信号或差分选通信号发送到存储器控制器751，从而增强抖动特性。
非易失性存储器装置740可存储用于启动移动***700的启动镜像。用户接口730可包括至少一个输入装置(诸如，按键、触摸屏等)以及至少一个输出装置(诸如，扬声器、显示器装置等)。电源760可将电源电压供应给移动***700。
在一些实施例中，移动***700和/或移动装置700的组件可以以各种方式被封装。
因此，使用WCK时钟的半导体存储器装置和存储器***支持使用单选通信号或差分选通信号的选通模式，可增强半导体存储器装置的抖动特性。
本公开可应用于使用LPDDR5SDRAM的***。本公开可应用于诸如以下的***：移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航***等。
上述是示例性实施例的说明，不被解释为对它们的限制。尽管已描述了一些示例性实施例，但本领域技术人员将容易理解，在实质上没有脱离本公开的新颖性教导和优点的情况下，示例性实施例的许多修改是可行的。因此，意在将所有这样的修改包括在本公开的由权利要求限定的范围内。

Claims (20)

1.一种操作包括多个引脚、存储器单元阵列和控制逻辑电路的半导体存储器装置的方法，其中，所述多个引脚被配置为从半导体存储器装置的外部传送数据和信号或者将数据和信号传送到半导体存储器装置的外部，控制逻辑电路被配置为控制对存储器单元阵列的访问，所述方法包括：
从外部存储器控制器接收数据，所述数据与差分数据时钟信号同步；
基于从差分数据时钟信号分频出的分频数据时钟信号，将所述数据存储在存储器单元阵列中；
响应于来自存储器控制器的读取命令和目标地址，从存储器单元阵列读取数据；
使用基于分频数据时钟信号产生的第一选通信号和基于分频数据时钟信号产生的差分选通信号中的选择的一个，将读取数据发送到存储器控制器，
其中，差分选通信号包括第一选通信号和第二选通信号，第二选通信号是反相的第一选通信号，
其中，半导体存储器装置在所述多个引脚之中不包括专用选通引脚。
2.如权利要求1所述的方法，其中，分频数据时钟信号的频率是差分数据时钟信号的频率的一半。
3.如权利要求1所述的方法，其中，使用第一选通信号和差分选通信号中的选择的一个将读取数据发送到存储器控制器的步骤包括：
在半导体存储器装置的第一选通模式下，使用第一选通信号，将读取数据发送到存储器控制器，
在半导体存储器装置的第二选通模式下，使用差分选通信号，将读取数据发送到存储器控制器。
4.如权利要求3所述的方法，其中，差分选通信号与差分数据时钟信号同步。
5.如权利要求3所述的方法，还包括：
通过半导体存储器装置的模式寄存器，选择第一选通模式和第二选通模式之一。
6.如权利要求3所述的方法，还包括：
基于从存储器控制器接收的命令，通过半导体存储器装置的命令解码器，选择第一选通模式和第二选通模式之一。
7.如权利要求3所述的方法，还包括：
在半导体存储器装置的第一模式下，分别通过所述多个引脚中的第一引脚和第二引脚，将错误检测码图案和数据反转位信号发送到存储器控制器，
其中，在半导体存储器装置的第一选通模式下使用第一选通信号将读取数据发送到存储器控制器的步骤中，通过第三引脚执行发送第一选通信号，
其中，在半导体存储器装置的第二选通模式下使用差分选通信号将读取数据发送到存储器控制器的步骤中，分别通过所述多个引脚中的第三引脚和第四引脚执行发送差分选通信号的第一选通信号和第二选通信号。
8.如权利要求3所述的方法，还包括：
在半导体存储器装置的第一模式下，分别通过所述多个引脚中的第一引脚和第二引脚，将错误检测码图案和数据反转位信号发送到存储器控制器，
其中，在半导体存储器装置的第一选通模式下使用第一选通信号将读取数据发送到存储器控制器的步骤中，通过第一引脚执行发送第一选通信号，
其中，在半导体存储器装置的第二选通模式下使用差分选通信号将读取数据发送到存储器控制器的步骤中，分别通过所述多个引脚中的第一引脚和第二引脚执行发送差分选通信号的第一选通信号和第二选通信号。
9.如权利要求8所述的方法，还包括：
在第一选通模式下，通过第二引脚，将数据反转位信号发送到存储器控制器。
10.如权利要求9所述的方法，其中，第一选通信号的频率与差分数据时钟信号的频率相同、为差分数据时钟信号的频率的一半、或者为差分数据时钟信号的频率的四分之一。
11.一种半导体存储器装置，包括：
多个焊盘，设置在基底上；
存储器单元阵列，被配置为：在所述半导体存储器装置的写入操作中，存储与从外部存储器控制器接收的差分数据时钟信号同步的数据；
控制逻辑电路，被配置为：响应于从存储器控制器接收的命令和地址，控制对存储器单元阵列的访问；
输入/输出电路，被配置为：使用第一选通信号和差分选通信号中的选择的一个，将读取数据从存储器单元阵列发送到存储器控制器，其中，第一选通信号基于从差分数据时钟信号分频出的分频数据时钟信号被产生，差分选通信号基于分频数据时钟信号被产生并且具有第一选通信号和第二选通信号，其中，第二选通信号是反相的第一选通信号，
其中，控制逻辑电路被配置为在第一选通信号与差分选通信号之间选择，
其中，所述半导体存储器装置在所述多个焊盘之中不包括专用选通焊盘。
12.如权利要求11所述的半导体存储器装置，其中，控制逻辑电路被配置为：响应于所述命令和所述地址，产生内部命令和将选通模式指定为第一选通模式和第二选通模式之一的选通模式信号。
13.如权利要求12所述的半导体存储器装置，其中，输入/输出电路被配置为：当选通模式信号指定第一选通模式时，使用第一选通信号，将读取数据发送到存储器控制器，
其中，第一选通信号的频率与差分数据时钟信号的频率相同、为差分数据时钟信号的频率的一半、或者为差分数据时钟信号的频率的四分之一。
14.如权利要求12所述的半导体存储器装置，其中，输入/输出电路被配置为：当选通模式信号指定第二选通模式时，使用差分选通信号，将读取数据发送到存储器控制器，
其中，第一选通信号通过发送所述半导体存储器装置的错误检测码图案的第一引脚被发送到存储器控制器，
其中，第二选通信号通过发送所述半导体存储器装置的数据反转位的第二引脚被发送到存储器控制器。
15.如权利要求11所述的半导体存储器装置，其中，存储器单元阵列是包括多个动态存储器单元的三维存储器单元阵列，
其中，输入/输出电路包括：
分相器，被配置为：对差分数据时钟信号的频率进行分频，以产生多个分频数据时钟信号；
D触发器，被配置为：与从存储器控制器提供的差分时钟信号同步地，输出所述多个分频数据时钟信号之一，作为错误检测码保持图案；
第一多路复用器，被配置为：响应于时钟数据恢复功能模式信号，输出循环冗余校验图案和错误检测码保持图案之一；
复制延迟器，被配置为调节所述多个分频数据时钟信号的第一分频数据时钟信号和第二分频数据时钟信号的相位，其中，第一分频数据时钟信号和第二分频数据时钟信号相对于彼此具有180度的相位差；
第二多路复用器，被配置为：响应于第一选通模式信号和第二选通模式信号，输出第一多路复用器的输出和相位调节后的第一分频数据时钟信号之一；
第三多路复用器，被配置为：响应于第二选通模式信号，输出相位调节后的第二分频数据时钟信号和数据反转位信号之一。
16.一种操作包括在基底上的存储器单元阵列和多个芯片焊盘的半导体存储器装置的方法，所述方法包括：
在半导体存储器装置的第一模式下，通过所述多个芯片焊盘的数据焊盘，将数据从存储器单元阵列发送到半导体存储器装置的外部；
在半导体存储器装置的第二模式下，通过所述多个芯片焊盘的第一焊盘，将数据选通信号发送到半导体存储器装置的外部；
在半导体存储器装置的第三模式下，分别通过所述多个芯片焊盘的第一焊盘和第二焊盘，将数据选通信号和反相数据选通信号发送到半导体存储器装置的外部；
从外部存储器控制器接收数据，所述数据与差分数据时钟信号同步；
使用数据选通信号和差分选通信号中的选择的一个，将读取数据从存储器单元阵列发送到存储器控制器，其中，数据选通信号和差分选通信号基于从差分数据时钟信号分频出的分频数据时钟信号被产生，差分选通信号包括数据选通信号和反相数据选通信号，
其中，半导体存储器装置在所述多个芯片焊盘之中不包括专用数据选通焊盘。
17.如权利要求16所述的方法，其中，在半导体存储器装置的第二模式下通过所述多个芯片焊盘的第一焊盘将数据选通信号发送到半导体存储器装置的外部的步骤包括：
响应于模式寄存器产生的第一选通模式信号，将数据选通信号发送到半导体存储器装置的外部。
18.如权利要求17所述的方法，其中，在半导体存储器装置的第三模式下分别通过所述多个芯片焊盘的第一焊盘和第二焊盘将数据选通信号和反相数据选通信号发送到半导体存储器装置的外部的步骤包括：
响应于模式寄存器产生的第二选通模式信号，将数据选通信号和反相数据选通信号发送到半导体存储器装置的外部。
19.如权利要求16所述的方法，其中，差分选通信号的频率与差分数据时钟信号的频率相同、为差分数据时钟信号的频率的一半、或者为差分数据时钟信号的频率的四分之一。
20.如权利要求16所述的方法，其中，在半导体存储器装置的第一模式下通过所述多个芯片焊盘的数据焊盘将所述数据从存储器单元阵列发送到半导体存储器装置的外部的步骤中，所述数据与差分数据时钟信号同步，
其中，在半导体存储器装置的第三模式下分别通过所述多个芯片焊盘的第一焊盘和第二焊盘将数据选通信号和反相数据选通信号发送到半导体存储器装置的外部的步骤中，数据选通信号和反相数据选通信号与差分数据时钟信号同步。
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