CN107527875A - 半导体封装结构及制造其之方法 - Google Patents

半导体封装结构及制造其之方法 Download PDF

Info

Publication number
CN107527875A
CN107527875A CN201610938688.7A CN201610938688A CN107527875A CN 107527875 A CN107527875 A CN 107527875A CN 201610938688 A CN201610938688 A CN 201610938688A CN 107527875 A CN107527875 A CN 107527875A
Authority
CN
China
Prior art keywords
conductive
connection pads
conductive connection
semiconductor device
device package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610938688.7A
Other languages
English (en)
Other versions
CN107527875B (zh
Inventor
郭进成
李宝男
洪志斌
欧英德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN107527875A publication Critical patent/CN107527875A/zh
Application granted granted Critical
Publication of CN107527875B publication Critical patent/CN107527875B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本案之揭示内容系关于一种半导体封装结构及一种用于制造其之方法。半导体封装封装结构包括一半导体基板，其具有一第一表面及相对于该第一表面之一第二表面。该半导体基板具有自该第二表面延伸至该第一表面之一空间且一绝缘体系设置于该空间中。该半导体封装结构包括该绝缘体中之若干导电柱。

Description

半导体封装结构及制造其之方法
技术领域
本发明涉及半导体封装结构及制造其之方法。具体而言，本发明涉及一种具有一良好间距(pitch)结构之半导体封装件，其可提供改良之电性能。
背景技术
一硅穿孔(through-silicon via,TSV)为通过一硅晶圆或晶粒之一电连接。TSVs是用于替换引线接合及覆晶芯片之高密度及/或高性能内连件，以创造三维(3D)封装及3D集成电路，这是因为TSVs之密度可实质上高于接垫之密度以及因为经由一TSV之一连接之一长度比一引线接合或覆晶芯片连接更短。
发明内容
在一实施例中，一半导体装置封装件包含一半导体基板及若干导电柱。该半导体基板具有一第一表面及相对于该第一表面之一第二表面。该半导体基板具有自该第二表面延伸至该第一表面之一空间，且一绝缘体设置在该空间中。该等导电柱设置在该空间中。
在一实施例中，一半导体装置封装件包含一半导体基板、一第一导电柱、一第二导电柱、及一绝缘层。该半导体基板具有一第一表面及相对于该第一表面之一第二表面。该第一导电柱具有在该第一表面及该第二表面间之一部分。该第二导电柱具有在该第一表面及该第二表面间之一部分。该绝缘层将该第一导电柱之该部分与该第二导电柱之该部分分隔开。
在一实施例中，一制造一半导体装置封装件之方法包含：提供一半导体装置，該半导体装置包含一半導體基板，該半導體基板具有一第一表面及相對於該第一表面之一第二表面。該半导体装置包含該半導體基板之該第二表面上之一主動層。该方法进一步包含于该半导体基板中形成一空间以暴露该主动层；于该半导体基板之该空间中形成一绝缘层；于该绝缘层中形成若干孔以暴露该主动层；及于该绝缘层中之该等孔中形成若干导电柱。
附图说明
图1为根据本发明的一实施例的半导体装置封装件的截面图；
图2A、2B、2C、2D、2E、2F及2G为根据本发明的一实施例的制造一半导体装置封装件的方法；
图3A为根据本发明的一实施例的半导体装置封装件中之导电接垫的布局；
图3B为根据本发明的一实施例的半导体装置封装件中之导电接垫的布局；
图4A为根据本发明的一实施例的半导体装置封装件中之导电接垫的布局；
图4B为根据本发明的一实施例的半导体装置封装件中之导电接垫的布局；
图4C为根据本发明的一实施例的半导体装置封装件中之导电接垫的布局；
图4D为根据本发明的一实施例的半导体装置封装件中之导电接垫的布局；
图5为根据本发明的一实施例的半导体装置封装件的截面图。
贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。
空间说明，诸如「上面」、「下面」、「上」、「左」、「右」、「下」、「顶」、「底」、「垂直」、「水平」、「侧边」、「较高」、「较低」、「较上」、「较下」、「上方」、「下方」等等，皆说明关于一确定组件或组件群组、或一组件或组件群组之一确定平面，以用于如相关图式中所示之组件定向。应理解，此处所使用之空间说明仅用于图解说明之目的，且此处说明之结构之具体实施可以任何定向或方式作空间安置，本发明之实施例之优点并不为这种安置所偏离。
具体实施方式
图1展示本发明的一实施例的半导体装置封装件1的截面图。半导体封装件1包括晶粒11(例如一补偿式金属氧化物半导体(CMOS)晶粒)、一绝缘体103、若干导电柱104、一图案化导电层110、一连接元件111、及绝缘层112及113。
晶粒11包括一半导体基板10及一主动层108。半导体基板10可包括硅(Si)。半导体基板10具有一表面101及一表面102。表面101相对于表面102。主动层108设置于半导体基板10之表面102上。导电接垫105、105'、106、106'、及107设置于主动层108中。导电接垫105、105'、106、106'、及107设置于半导体基板10之表面102上。在一或多个实施例中，导电接垫105及105'系连接至接地路径而导电接垫106、106'、及107则是用以传输与接地信号不同之信号。
主动层108可包括提供信号及接地路径之电路，导电接垫105、105'、106、106'、及107连接至电路。
绝缘体103形成于半导体基板10之表面101及表面102间的空间中。该等空间可以是半导体基板10中之通孔。绝缘体103设置于半导体基板10之表面101及表面102之间。绝缘体103包括自表面102朝向远离表面101之一方向之一突出103a。举例而言，绝缘体103可包括一钝化材料、一树脂、或一聚合物。
导电柱104可包括铜、另一金属或金属合金、或另一合适之导电材料。导电柱104可包括导电柱104a、104b、104c、104d、104e、及104f。导电柱104a、104b、104c、104d、104e、及104f之每一者具有一下部分(分别为140a1、104b1、104c1、104d1、104e1、及104f1)及一上部分(分别为140a2、104b2、104c2、104d2、104e2、及104f2)。上部分140a2、104b2、104c2、104d2、104e2、及104f2之每一者自各别的下部分140a1、104b1、104c1、104d1、104e1、及104f1延伸。下部分140a1、104b1、104c1、104d1、104e1、及104f1之每一者在绝缘体103内。下部分140a1、104b1、104c1、及104d1被在半导体基板10之表面101及表面102之间的一第一空间中之绝缘体103所环绕及分隔。下部分104e1及104f1被半导体基板10之表面101及表面102之间的一第二空间中之绝缘体103所环绕及分隔。上部分140a2、104b2、104c2、104d2、104e2、及104f2经由绝缘层112延伸。
导电柱104a及104b连接至导电接垫105。在一或多个实施例中，导电接垫105连接至一单一导电柱104。在一或多个实施例中，导电接垫105连接至三个或多个导电柱104。导电柱104d连接至导电接垫105'。导电柱104c连接至导电接垫106'。导电柱104f连接至导电接垫106。导电柱104e连接至导电接垫107。导电接垫105之尺寸(例如宽度或长度)大于导电接垫105'之相对应尺寸。
导电柱104a及104b具有其间之一间距L1。导电柱104b及104c具有其间之一间距L2。导电柱104c及104d具有其间之一间距L3。导电柱104e及104f具有其间之一间距L4。间距L1、L2、L3、及L4之每一者之范围可自大约70微米(μm)至大约110μm。图1中所式之相对间距并非限定，而可根据半导体装置封装件1所欲之使用上作设计。举例而言，间距L1、L2、L3、及L4之调整可提供对半导体装置封装件1之阻抗匹配上的灵活度。
在一或多个实施例中，导电接垫106及导电接垫107经设计为用于差动信号传输之一差动信号对。举例而言，导电接垫106电连接至一第一信号路径，而导电接垫107电连接至一第二信号路径，其中第一信号路径及第二信号路径经设计以携载补偿信号。间距L4之缩减可提供差动信号对之更佳的性能，像是藉由减轻或补偿导电柱104e及104f间的相互干扰。
图案化导电层110可包括铜、另一金属或金属合金、或另一合适之导电材料。图案化导电层110设置于绝缘层112上或形成于绝缘层113中。图案化导电层110可包括导电接垫、迹线及导线。图案化导电层110电连接至导电柱104。
绝缘层112及113可包括相同或不同之材料，且绝缘层112及113之一或二者可包括相同或类似于绝缘体103之材料。绝缘层112将上部分104a2、104b2、104c2、104d2、104e2、及104f2彼此分隔开。绝缘层112设置于半导体基板10之表面101上及绝缘体103上。
连接元件111可例如是一焊料凸块或焊球。连接元件111电连接至图案化导电层110。
图2A-2G展示本发明的一实施例的制造半导体装置封装件的方法。
参考图2A，提供一晶粒11。晶粒11包括一半导体基板10及一主动层108。半导体基板10具有一表面101及一表面102。表面101相对于表面102。主动层108包括导电接垫105、105'、106、106'、及107。在一或多个实施例中，导电接垫105及105'连接至一接地路径。在其他实施例中，导电接垫105及105'连接至其他电信号路径。导电接垫106、106'、及107可电连接至相同或不同的电信号路径。在一或多个实施例中，导电接垫106及107电连接至差动(补偿)信号路径。主动层108设置于半导体基板10之表面102上。导电接垫105、105'、106、106'、及107设置于半导体基板10之表面102上。
参考图2B，半导体基板10之一部分自表面101被移除(例如藉由研磨、化学机械抛光(chemical mechanical polishing,CMP)、或其他合适之技术)。换言之，半导体基板10自表面101变薄。
参考图2C，半导体基板10进一步之部分被移除(例如藉由微影及蚀刻或其他合适之技术)以形成一空间201来暴露出导电接垫105、105'、及106且形成一空间202来暴露出导电接垫106及107。空间201及202延伸于半导体基板10之表面101及表面102之间。空间201之尺寸(例如宽度或直径)可大于空间202之尺寸(例如宽度或直径)。凹处103a形成于导电接垫105'及106'之间、导电接垫105及106'之间及导电接垫106及107之间。
参考图2D，一绝缘层13经层压至晶粒11之表面101。层压可在从大约4kg/cm2至大约6kg/cm2之一压力范围及从大约80℃至大约90℃之一温度范围下执行。绝缘层13可例如是包括一钝化材料、一树脂、或一聚合物。
参考图2E，接在层压后，一绝缘体103填充空间201及202。一绝缘层112形成于表面101及绝缘体103上。
参考图2F，绝缘层112及绝缘体103的部分被移除(例如藉由微影)以形成孔204a、204b、204c、204d、204e、及204f。孔204a及204b暴露导电接垫105。孔204c暴露导电接垫106'。孔204d暴露导电接垫105'。孔204e暴露导电接垫107。孔204f暴露导电接垫106。可执行一固化或加热操作以固化绝缘层112及/或绝缘体103。固化或加热操作可实行于从大约190℃至大约230℃之温度范围。绝缘层112及绝缘体103可包括于固化或加热操作中固化之光敏感树脂。
孔204a、204b、204c、204d、204e、及204f可使用移除绝缘层112及绝缘体103之部分的一光学技术形成，而不是使用微影。光学技术可更正确地控制孔204a、204b、204c、204d、204e、及204f之相邻者间的间距。
参考图2G，导电柱104形成于孔204a、204b、204c、204d、204e、及204f中。一图案化导电层110形成于绝缘层112及导电柱104上。导电柱104及图案化导电层110可形成于一单一操作中。导电柱104及图案化导电层110可藉由例如一电镀技术或另一合适技术所形成。
在形成图案化导电层110之后，一额外绝缘层(例如图1中之绝缘层113)可层压于绝缘层112及图案化导电层110上，且额外绝缘层之一部分可经移除以暴露图案化导电层110之部分。额外绝缘层113可包括例如一光敏感材料。一连接元件(例如图1中之连接元件111)可形成于经暴露之图案化导电层110上以形成如图1所示及说明之半导体装置封装件1。
图3A展示本发明的一实施例的差动信号导电接垫对(例如图1之导电接垫106及107)的布局的上视图。导电接垫对经设计使得导电接垫之一第一者是用于连接至一第一信号路径且导电接垫之一第二者是用于连接至一第二信号路径，且接垫对(及信号路径之相对应配对)经设计以携载补偿信号。关于二个信号的补偿之用语是指大约相同之量值及大约相对之相位。二个接垫是由一绝缘体103所分隔开。二个接垫间的一间距可灵活地设计，因为接垫是由微影所形成。可设计间距从大约70μm至大约110μm以改良差动信号之性能。
图3B展示本发明的一实施例的差动信号导电接垫对的布局的上视图。图3B之布局类似于图3A，但图3B之导电接垫之形状是设计成正方形或长方形，而非图3A中之圆形。
图4A展示本发明的一实施例的二个导电接垫的布局的上视图。导电接垫经设计使得导电接垫('S')之一第一者是用于连接至一信号路径，而导电接垫之一第二者('G')是用于连接至一接地路径。二个接垫是由一绝缘体103所分隔开。在二个接垫之间的一间距可灵活地设计，因为接垫是由微影所形成。可设计间距从大约70μm至大约110μm以改良信号及接地路径之性能。
图4B展示本发明的一实施例的导电接垫对的布局的上视图。图4B之布局类似于图4A，但图4B之导电接垫之一形状是设计成正方形或长方形，而非图4A中之圆形。
图4C展示本发明的一实施例的四个导电接垫对的布局的上视图，其中一信号接垫('S')是被四个接地接垫('G')所环绕。此布局可改良一接地屏蔽效果。
图4D展示本发明的一实施例的四个导电接垫对的布局的上视图，其中一信号接垫('S')及三个接地接垫('G')每一者具有四分之一圆之形状。
图5展示一半导体装置封装件2的截面图。半导体装置2包括一晶粒11、一绝缘体103、若干导电柱304、一图案化导电层310、一连接元件111、及绝缘层112及113。
導電柱304可包括導電柱304a、304b、304c、及304d。導電柱304a、304b、304c、及304d之每一者具有一下部分304a1、304b1、304c1、及304d1及一上部分304a2、304b2、304c2、及304d2。下部分304a1、304b1、304c1、及304d1之每一者在絕緣體103內且形成於一半導體基板10之一通孔(未標示於圖5)中。
導電柱304a經由大約110μm至大約130μm之一間距L5而與導電柱304b分隔開。導電柱304c經由大約110μm至大約130μm之一間距L6而與導電柱304d分隔開。
如本文中所使用，术语“大致”、“实质上”、“大约”及“约略”用以描述及考虑小变化。当用于连接一项目或环境时，所述术语可以指为所述项目或环境正确发生之范例，以及所述项目及环境发生于一接近的近似值之范例。举例来说，所述术语可以指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。
虽然已参考本发明的特定实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如通过所附权利要求书界定的本发明的真实精神及范围的情况下，可做出各种改变且可取代等效物。所述说明可能未必按比例绘制。归因于制造工艺及公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有此类修改希望属于所附权利要求书的范围内。虽然本文揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。

Claims (12)

1.一种半导体装置封装件，其包含：
一半导体基板，其具有一第一表面及相对于该第一表面之一第二表面，该半导体基板界定自该第二表面延伸至该第一表面之一空间且包含在该空间中之一绝缘体；及
在该空间中之复数个导电柱。
2.根据权利要求1所述的半导体装置封装件，其进一步包含该第二表面上之一导电接垫，其中该复数个导电柱包含一第一导电柱及一第二导电柱，其中该第一导电柱及该第二导电柱设置于该导电接垫上。
3.根据权利要求2所述的半导体装置封装件，其中该导电接垫为一接地接垫。
4.根据权利要求1所述的半导体装置封装件，其进一步包含一第一导电接垫及一第二导电接垫，该第一导电接垫为一第一信号接垫且该第二导电接垫为一第二信号接垫，该第一导电接垫及该第二导电接垫设置于该第二表面上，其中该复数个导电柱包含设置于该第一导电接垫上之一第一导电柱及设置于该第二导电接垫上之一第二导电柱，及其中该第一导电接垫及该第二导电接垫界定一差动信号对。
5.根据权利要求1所述的半导体装置封装件，其中该绝缘体进一步包含自该半导体基板之该第二表面朝向远离该半导体基板之该第一表面之一方向之一突出。
6.根据权利要求1所述的半导体装置封装件，其中该绝缘体于该半导体基板之该第一表面上方延伸。
7.根据权利要求1所述的半导体装置封装件，其中该复数个导电柱之至少一者自该第二表面延伸至该第一表面。
8.一种半导体装置封装件，其包含：
一半导体基板，其具有一第一表面及相对于该第一表面之一第二表面；
一第一导电柱，其具有在该第一表面及该第二表面间之一第一部分；
一第二导电柱，其具有在该第一表面及该第二表面间之一第一部分；及
在该半导体基板之该第一表面上之一绝缘层，其将该第一导电柱之该第一部分与该第二导电柱之该第一部分分隔开。
9.根据权利要求8所述的半导体装置封装件，其进一步包含该第二表面上之一导电接垫，其中该第一导电柱及该第二导电柱设置于该导电接垫上。
10.根据权利要求8所述的半导体装置封装件，其进一步包含该第二表面上之一第一导电接垫及一第二导电接垫，其中该第一导电柱设置于该第一导电接垫上且该第二导电柱设置于该第二导电接垫上，其中该第一导电接垫及该第二导电接垫形成一差动信号路径。
11.根据权利要求8所述的半导体装置封装件，其中该绝缘体进一步包含自该半导体基板之该第二表面朝向远离该半导体基板之该第一表面之一方向之一突出。
12.一种制造一半导体装置封装件之方法，其包含：
提供一半导体装置，該半导体装置包含一半導體基板，該半導體基板具有一第一表面及相對於該第一表面之一第二表面，該半导体装置進一步包含該半導體基板之該第二表面上之一主動層；
于该半导体基板中形成一空间，该空间暴露该主动层；
于该半导体基板之该空间中形成一绝缘层；
于该绝缘层中形成复数个孔，该等孔暴露该主动层；及
于该绝缘层中之该复数个孔中形成复数个导电柱。
CN201610938688.7A 2016-06-16 2016-10-25 半导体封装结构及制造其之方法 Active CN107527875B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/184,828 2016-06-16
US15/184,828 US10236208B2 (en) 2016-06-16 2016-06-16 Semiconductor package structure and method of manufacturing the same

Publications (2)

Publication Number Publication Date
CN107527875A true CN107527875A (zh) 2017-12-29
CN107527875B CN107527875B (zh) 2020-06-30

Family

ID=60659674

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610938688.7A Active CN107527875B (zh) 2016-06-16 2016-10-25 半导体封装结构及制造其之方法

Country Status (2)

Country Link
US (1) US10236208B2 (zh)
CN (1) CN107527875B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US11222845B2 (en) * 2019-10-04 2022-01-11 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521530B2 (en) * 1998-11-13 2003-02-18 Fujitsu Limited Composite interposer and method for producing a composite interposer
CN102915995A (zh) * 2012-11-02 2013-02-06 日月光半导体制造股份有限公司 半导体封装件、基板及其制造方法
CN103681625A (zh) * 2012-09-24 2014-03-26 环旭电子股份有限公司 电子模块以及其制造方法
CN104037124A (zh) * 2013-03-08 2014-09-10 新科金朋有限公司 形成用于fo-ewlb中电源/接地平面的嵌入导电层的半导体器件和方法
CN105590915A (zh) * 2014-11-18 2016-05-18 矽品精密工业股份有限公司 半导体封装件及其制法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG135065A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
US7902643B2 (en) * 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
TWI321351B (en) * 2006-10-20 2010-03-01 Advanced Semiconductor Eng Semiconductor substrate for transmitting differential pair
US7884015B2 (en) * 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) * 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US7892963B2 (en) * 2009-04-24 2011-02-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit packaging system and method of manufacture thereof
US8242604B2 (en) 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8319336B2 (en) 2010-07-08 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of etch microloading for through silicon vias
US8349735B2 (en) * 2010-09-22 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive TSV with insulating annular ring
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8946757B2 (en) * 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8709936B2 (en) 2012-07-31 2014-04-29 International Business Machines Corporation Method and structure of forming backside through silicon via connections
JP2014038904A (ja) * 2012-08-13 2014-02-27 Elpida Memory Inc 半導体装置
JP5490949B1 (ja) * 2013-08-08 2014-05-14 有限会社 ナプラ 配線基板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521530B2 (en) * 1998-11-13 2003-02-18 Fujitsu Limited Composite interposer and method for producing a composite interposer
CN103681625A (zh) * 2012-09-24 2014-03-26 环旭电子股份有限公司 电子模块以及其制造方法
CN102915995A (zh) * 2012-11-02 2013-02-06 日月光半导体制造股份有限公司 半导体封装件、基板及其制造方法
CN104037124A (zh) * 2013-03-08 2014-09-10 新科金朋有限公司 形成用于fo-ewlb中电源/接地平面的嵌入导电层的半导体器件和方法
CN105590915A (zh) * 2014-11-18 2016-05-18 矽品精密工业股份有限公司 半导体封装件及其制法

Also Published As

Publication number Publication date
CN107527875B (zh) 2020-06-30
US10236208B2 (en) 2019-03-19
US20170365515A1 (en) 2017-12-21

Similar Documents

Publication Publication Date Title
US10879183B2 (en) Semiconductor device and method of manufacture
US9818708B2 (en) Semiconductor device with thin redistribution layers
TWI582858B (zh) 半導體封裝組件及其製造方法
US8466542B2 (en) Stacked microelectronic assemblies having vias extending through bond pads
US8110477B2 (en) Semiconductor device and method of forming high-frequency circuit structure and method thereof
US7525189B2 (en) Semiconductor device, wiring board, and manufacturing method thereof
CN109616465A (zh) 封装结构
WO2014104516A1 (ko) 인터포저가 임베디드 되는 회로 보드, 이를 이용하는 전자 모듈 및 그 제조방법
KR101473093B1 (ko) 반도체 디바이스 및 그 제조 방법
TW201220450A (en) Wafer level semiconductor package and manufacturing methods thereof
KR101601388B1 (ko) 반도체 패키지 및 그 제조 방법
CN110085523A (zh) 半导体器件以及其制造方法
TW201742223A (zh) 半導體封裝
KR20130086347A (ko) 영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지
TWI587458B (zh) 電子封裝件及其製法與基板結構
KR20150137970A (ko) 반도체 디바이스 및 반도체 디바이스 제조 방법
CN104882417A (zh) 集成无源倒装芯片封装
CN110010553A (zh) 形成超高密度嵌入式半导体管芯封装的半导体器件和方法
US8791578B2 (en) Through-silicon via structure with patterned surface, patterned sidewall and local isolation
TWI594382B (zh) 電子封裝件及其製法
CN104916623A (zh) 半导体封装和制造半导体封装基底的方法
CN102751254A (zh) 半导体封装件、应用其的堆迭封装件及其制造方法
CN107527875A (zh) 半导体封装结构及制造其之方法
CN106672888B (zh) 封装集成电路管芯的方法和器件
TWI635579B (zh) 封裝結構及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant