CN107395199B - 一种锁相环电路 - Google Patents
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Abstract
本发明涉及一种锁相环电路，包括PLL环路模块、前级放大模块、信号反馈模块、中央处理器、末级放大模块、校准模块和压控本振模块；本发明通过利用信号反馈环路来减小PLL频移的方法，以及给出改进的终极压控本振输出频率信号装置，将以更稳定、更精确的输出信号至用户端。
Description
技术领域
本发明涉及频率信号装置领域，具体涉及一种锁相环电路。
背景技术
锁相环 (phase locked loop)，顾名思义，就是锁定相位的环路。学过自动控制原理的人都知道，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法，主要有压控本振（压控振荡器）和PLLIC （锁相环集成电路）,压控振荡器给出一个信号,一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制压控本振,直到相位差恢复，达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
在实际的PLL电路环境中，我们还会忽略另外关键的参数，那就是整个PLL电路中信号的幅值影响以及最终极压控振荡器压控本振输出频率的准确性。目前国内相关的文献报告中并没有就此技术展开详细的研究，造成大多数PLL锁相环工作稳定性差的现象。
发明内容
本发明要解决的技术问题是：提出一种改进的锁相环电路。
本发明为解决上述技术问题提出的技术方案是：一种锁相环电路，包括PLL环路模块、前级放大模块、信号反馈模块、中央处理器、末级放大模块、校准模块和压控本振模块；
所述PLL环路模块的得到的频率信号送至所述前级放大模块，所述前级放大模块的信号输出端分别连接到所述信号反馈模块的信号输入端和末级放大模块的信号输入端，所述信号反馈模块的参数输出端连接到所述中央处理器的参数输入端，所述中央处理器的控制端连接到所述末级放大模块的受控端；
所述末级放大模块的压控电压信号输出至所述压控本振模块，所述压控本振的信号输出端分别连接到所述PLL环路模块的信号输入端和校准模块的信号输入端，所述中央处理器的控制端也连接到所述校准模块的受控端。
进一步的，所述校准模块包括隔离放大器、第一DDS模块、第二DDS模块、走时计数器、滤波器和锁存器；
所述隔离放大器的信号输出端分别连接到所述第一DDS模块和第二DDS模块，所述第二DDS模块的信号输出端连接到所述走时计数器，所述走时计数器耦合到所述锁存器；
所述第一DDS模块的信号输出端连接到滤波模块。
进一步的，所述第二DDS模块适于对经隔离放大器输入的压控本振信号进行1/100分频处理。
进一步的，经所述1/100分频处理得到的1/100分频率信号送至走时计数器进行粗频率测量，中央处理器读取锁存器对走时计数器取样的数值后，记录下此时的频率数值，乘以100后便可得到压控本振的粗频率值F。
进一步的，所述第一DDS模块的外部通讯端口连接至中央处理器，中央处理器根据计算得到与DDS1通讯用的分频数值/>，其中f为欲输送至用户端的射频信号频率值，f0为压控本振输出信号频率，并通过串行通讯时序将所得的具体分频数值写入第一DDS模块缓存区，经第一DDS模块后得到频率信号，将所得的频率信号再送至滤波器后得到最终的频率信号输出。
本发明的有益效果是：
本发明通过利用信号反馈环路来减小PLL频移的方法，以及给出改进的终极压控本振输出频率信号装置，将以更稳定、更精确的输出信号至用户端。
附图说明
下面结合附图对本发明的锁相环电路作进一步说明。
图1是本发明中锁相环电路的结构框图；
图2是信号反馈模块的电路原理图；
图3是时域射频信号频率与幅值关系图；
图4是校准模块的结构框图。
具体实施方式
实施例
根据图1所示，本发明的锁相环电路，包括PLL环路模块、前级放大模块、信号反馈模块、中央处理器、末级放大模块、校准模块和压控本振模块（VCXO）。
PLL环路模块的得到的频率信号送至前级放大模块，前级放大模块的信号输出端分别连接到信号反馈模块的信号输入端和末级放大模块的信号输入端，信号反馈模块的参数输出端连接到中央处理器的参数输入端，中央处理器的控制端连接到末级放大模块的受控端。
末级放大模块的压控电压信号输出至压控本振模块，压控本振的信号输出端分别连接到PLL环路模块的信号输入端和校准模块的信号输入端，中央处理器的控制端也连接到校准模块的受控端。
在上述方案中引入了前级放大、信号反馈、末级放大环节。传统PLL环路得到的频率信号在未进行同步鉴相处理前经过前级放大获得射频信号送入至信号反馈模块处理；中央处理器通过对信号反馈模块的访问获得射频信号的相关参数信息，主要包括信号最大幅值、最小幅值、峰峰值。在中央处理器的控制下将送入末级放大模块的前级放大信号进行参数修复，并完成传统PLL锁相环的同步鉴相功能。经同步鉴相作用后获得压控电压信号再作用于压控本振，完成传统PLL锁相环路。压控本振输出的频率信号送入校准模块，在中央处理器的控制下对信号频率进行修正后再输出至用户端。
关于信号反馈模块
如图2所示，前级放大信号分别输至运放A1和A3，并且前级放大信号经A3后送至A2。A4和A5是电压跟随器，其输出端V11和V12电压幅值与电容C1和C2上的电压相同（加一级跟随的作用是用这个跟随器提供电流支持）。 V11和V12分别送至A6的反相端和同相端，完成N（V12-V11）运算。
其中A1和A4完成前级放大信号最大峰值的检测：当前级放大信号电压大于电容C1电压时，电阻Rf上产生压降，电流从左到右。根据运放的虚断法则D11不会导通。这时充电电流经过D12对C1进行。 当前级放大信号的电压低于电容C1电压时，电阻R2上产生压降，电流从右到左。根据运放的虚断法则D12不会导通，这时电流只有经过D11进入A1。由于电压跟随器A4输出电压与电容C1上的电压相同，二极管D11截止，电容不能导过D11放电，电压得到保护，即电容C1与A4输出V11记录了前级放大信号的最大峰值。电容C1有一个放电电阻R1，RC的放电时间常数τ根据实际的前级放大信号的周期来设定，比如说前级放大信号的频率为79Hz，则τ取1S即可。同时V11输送至A/D采样1获得对应的电压值传递至中央处理器。
A3完成前级放大信号反相：运放A3先给其输入的前级放大信号进行反相，再叠加一个负幅度直流电平Vref，最终完成前级放大信号高、低电平的转换，得到信号输出至运放A2。
A2和A5完成前级放大信号最小峰值的检测：前级放大信号经过A3处理后，并送至运放A2的同相端。其中A2和A5原理如上述A1和A3，只不过此时刻由于前级放大信号已经经过运放A3处理，A2和A5完成的是前级放大信号最小值的检测。同时V12输送至A/D采样2获得对应的电压值传递至中央处理器。
A6完成峰峰值的检测：经前述处理后的前级放大信号高电平V11与低电平V12分别送入差分放大器A6，通过调节Ry与Rx的比值，输出（V12-V11）*(Ry/Rx)。同时输送至A/D采样3获得对应的电压值传递至中央处理器。
通过上述A/D采样1、2、3获得的电压值可以判断前级放大信号模块输出的频率信号的幅值特征，这些信号通过中央处理器反馈至末级放大信号模块中去，完成同步鉴相。在这里有一个很重要的技术：实际上按照主原理图，我们只将上述获得的（V12-V11）*(Ry/Rx)信息进行处理变为修正用压控电压VX与传统同步鉴相压控电压VY求和输送至压控本振，我们记（V12-V11）=VPP、(Ry/Rx)=K。这里的K是一个放大增益它具体依赖于信号反馈模块中运放A6的反馈增益Ry与Rx的比值，KVPP直接决定了加给压控本振的修正用压控电压大小，所以VX必须根据具体压控本振的压控斜率及传统同步鉴相用压控电压VY量级进行设置，我们一般取VX=VY/20至VX=VY/10量级
以上方案获得的专利实施效益：
根据上述原理我们施加给压控本振的压控电压为：
VY+VX=VY+（V12-V11）*(Ry/Rx)＝VY+KVPP （1）
这里VY是传统PLL锁相环获得的同步鉴相压控；K为信号反馈电路反馈增益（设计时已经是固定的）；VPP是前级放大信号的峰峰值。
按照时域射频信号频率与幅值关系，图3：同一时域频率信号输出***中，随着输出信号的频率变大，信号的峰峰值将变小，如上图所示。所以，当传统PLL锁相环电路产生的信号频率变小时，获得的前级信号峰峰值将变大，经过本专利的实施方案获得的压控电压VY+KVPP将变大（实际中是VPP变大），作用于压控本振后将使压控本振输出的信号频率变大（因为实际中选择的是正压控斜率的压控本振），这样就起到了补偿的作用。
关于校准模块
如图4所示，压控本振信号经隔离放大器分别送至DDS1和DDS2：
当压控本振频率为上百兆甚至几百兆赫兹时，考虑到走时计数器对压控本振范围的限制，在本发明中设计其中一路DDS2模块对压控本振信号进行1/100分频处理。压控本振经隔离放大器后直接送入DDS2的外部时钟输入端，作为DDS2工作时的参考时钟。
实际选用的DDS芯片内部有2个48位频率控制寄存器（F0、F1），对于本装置不使用DDS内部PLL倍频功能时，48位的频率控制寄存器F0全填充1时，DDS会有压控本振满频率信号输出，因此为得到标准的频率信号输出至用户端，需要对DDS中频率控制寄存器F0设置相应的分频数值，具体计算的方法是：
（2）
其中，D为所需要计算的具体分频数值，f0为压控本振输出信号频率。DDS的外部通讯端口连接至中央处理器，中央处理器根据式（2）得到的248×10-2分频数值通过串行通讯时序写入DDS2缓存区，经DDS2得到的1/100分频率信号后，送至走时计数器1进行粗频率测量，中央处理器读取锁存器1对走时计数器1取样的数值后，记录下此时的频率数值，乘以100后便可得到压控本振的粗频率值F。
另一路经过隔离放大器的压控本振被送至DDS1的外部时钟输入端，作为DDS1工作时的参考时钟。同时DDS1的外部通讯端口连接至中央处理器，中央处理器根据式（2）计算得到与DDS1通讯用的分频数值：，其中F为通过走时计数器1计数、中央处理器运算得到的压控本振的粗频率值，f为欲输送至用户端的射频信号频率值。并通过串行通讯时序将所得的具体分频数值写入DDS1缓存区，经DDS1后得到频率信号，将所得的频率信号再送至低通滤波模块后得到最终的频率信号输出。
本发明的不局限于上述实施例，本发明的上述各个实施例的技术方案彼此可以交叉组合形成新的技术方案，另外凡采用等同替换形成的技术方案，均落在本发明要求的保护范围内。
Claims (4)
1.一种锁相环电路，其特征在于：包括PLL环路模块、前级放大模块、信号反馈模块、中央处理器、末级放大模块、校准模块和压控本振模块；
所述PLL环路模块的得到的频率信号送至所述前级放大模块，所述前级放大模块的信号输出端分别连接到所述信号反馈模块的信号输入端和末级放大模块的信号输入端，所述信号反馈模块的参数输出端连接到所述中央处理器的参数输入端，所述中央处理器的控制端连接到所述末级放大模块的受控端；
所述末级放大模块的压控电压信号输出至所述压控本振模块，所述压控本振的信号输出端分别连接到所述PLL环路模块的信号输入端和校准模块的信号输入端，所述中央处理器的控制端也连接到所述校准模块的受控端；
所述PLL环路得到的频率信号在未进行同步鉴相处理前经过前级放大模块获得射频信号送入至信号反馈模块处理；中央处理器通过对信号反馈模块的访问获得射频信号的相关参数信息，包括信号最大幅值、最小幅值、峰值；
所述校准模块包括隔离放大器、第一DDS模块、第二DDS模块、走时计数器、滤波器和锁存器；
所述隔离放大器的信号输出端分别连接到所述第一DDS模块和第二DDS模块，所述第二DDS模块的信号输出端连接到所述走时计数器，所述走时计数器耦合到所述锁存器；
所述第一DDS模块的信号输出端连接到滤波模块。
2.根据权利要求1所述锁相环电路，其特征在于：所述第二DDS模块适于对经隔离放大器输入的压控本振信号进行1/100分频处理。
3.根据权利要求2所述锁相环电路，其特征在于：经所述1/100分频处理得到的1/100分频率信号送至走时计数器进行粗频率测量，中央处理器读取锁存器对走时计数器取样的数值后，记录下此时的频率数值，乘以100后便可得到压控本振的粗频率值F。
4.根据权利要求3所述锁相环电路，其特征在于：所述第一DDS模块的外部通讯端口连接至中央处理器，中央处理器根据计算得到与第一DDS模块通讯用的分频数值其中f为欲输送至用户端的射频信号频率值，f0为压控本振输出信号频率，并通过串行通讯时序将所得的具体分频数值写入第一DDS模块缓存区，经第一DDS模块后得到频率信号，将所得的频率信号再送至滤波器后得到最终的频率信号输出。
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