CN107395166B - 基于延迟锁相的时钟占空比稳定电路 - Google Patents
基于延迟锁相的时钟占空比稳定电路 Download PDFInfo
- Publication number
- CN107395166B CN107395166B CN201710587389.8A CN201710587389A CN107395166B CN 107395166 B CN107395166 B CN 107395166B CN 201710587389 A CN201710587389 A CN 201710587389A CN 107395166 B CN107395166 B CN 107395166B
- Authority
- CN
- China
- Prior art keywords
- port
- nmos tube
- delay
- input end
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000000087 stabilizing effect Effects 0.000 title claims abstract description 32
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 claims description 71
- 239000003990 capacitor Substances 0.000 claims description 23
- 230000006641 stabilisation Effects 0.000 claims description 11
- 238000011105 stabilization Methods 0.000 claims description 11
- 238000001914 filtration Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 15
- 101000973947 Homo sapiens Probable 28S rRNA (cytosine(4447)-C(5))-methyltransferase Proteins 0.000 description 4
- 101000917519 Homo sapiens rRNA 2'-O-methyltransferase fibrillarin Proteins 0.000 description 4
- 102100022407 Probable 28S rRNA (cytosine(4447)-C(5))-methyltransferase Human genes 0.000 description 4
- 101100026605 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NPL3 gene Proteins 0.000 description 4
- 102100029526 rRNA 2'-O-methyltransferase fibrillarin Human genes 0.000 description 4
- 102100035475 Blood vessel epicardial substance Human genes 0.000 description 3
- 102100032986 CCR4-NOT transcription complex subunit 8 Human genes 0.000 description 3
- 101100351213 Chromobacterium violaceum (strain ATCC 12472 / DSM 30191 / JCM 1249 / NBRC 12614 / NCIMB 9131 / NCTC 9757) pcp gene Proteins 0.000 description 3
- 101710149695 Clampless protein 1 Proteins 0.000 description 3
- 102100024330 Collectin-12 Human genes 0.000 description 3
- 102100036958 Cytosolic Fe-S cluster assembly factor NUBP1 Human genes 0.000 description 3
- 101001089083 Daboia russelii C-type lectin domain-containing protein 2 Proteins 0.000 description 3
- 101100517598 Dictyostelium discoideum nubp2 gene Proteins 0.000 description 3
- 101001094636 Homo sapiens Blood vessel epicardial substance Proteins 0.000 description 3
- 101000942586 Homo sapiens CCR4-NOT transcription complex subunit 8 Proteins 0.000 description 3
- 101000598198 Homo sapiens Cytosolic Fe-S cluster assembly factor NUBP1 Proteins 0.000 description 3
- 101001094629 Homo sapiens Popeye domain-containing protein 2 Proteins 0.000 description 3
- 101000608194 Homo sapiens Pyrin domain-containing protein 1 Proteins 0.000 description 3
- 101000608230 Homo sapiens Pyrin domain-containing protein 2 Proteins 0.000 description 3
- 101000595404 Homo sapiens Ribonucleases P/MRP protein subunit POP1 Proteins 0.000 description 3
- 101000807961 Homo sapiens V-type proton ATPase subunit H Proteins 0.000 description 3
- 101100126615 Mus musculus Itpr1 gene Proteins 0.000 description 3
- 101710202686 Penicillin-sensitive transpeptidase Proteins 0.000 description 3
- 101100293632 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NBP2 gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101150075058 pcp1 gene Proteins 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 101100034360 Homo sapiens RILPL1 gene Proteins 0.000 description 2
- 101000749871 Mus musculus Contactin-associated protein 1 Proteins 0.000 description 2
- 102100033759 RILP-like protein 1 Human genes 0.000 description 2
- 101100517648 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NUM1 gene Proteins 0.000 description 2
- 101100129590 Schizosaccharomyces pombe (strain 972 / ATCC 24843) mcp5 gene Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101150024106 rlp1 gene Proteins 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101100452676 Arabidopsis thaliana INVB gene Proteins 0.000 description 1
- 101100135798 Caenorhabditis elegans pcp-1 gene Proteins 0.000 description 1
- 101100136787 Rattus norvegicus Plaat5 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
本发明提供一种基于延迟锁相的时钟占空比稳定电路，包括：延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；电荷泵，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；压控延迟线单元，用于调节相位；输出缓冲器，其输入端与压控延迟线单元的输出端连接，用于输出时钟信号；本发明电路结构简单，具有结构简单、时钟信号抖动小、建立速度快和占空比均衡等优点，满足高速数据转换器等产品的需求，解决了时钟信号质量较差的情况下对动态性能影响的问题。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种基于延迟锁相的时钟占空比稳定电路。
背景技术
时钟信号(Clock Signal)是时序逻辑的基础，用于决定逻辑单元中的状态何时更新，是有固定周期并与运行无关的信号量，随着高速数据转换器和纳米级SOC的发展，迫切需要高频率、低抖动的时钟，因为时钟作为***的关键性模块单元之一，极大的制约了整体性能的提高，为了保证***具有充分的建立时间和保持时间，同时降低相位噪声等因素对***的影响，需要采用时钟占空比稳定电路产生占空比为50％的时钟信号。
目前，实现时钟占空比稳定电路的传统技术，主要包括连续时间积分技术和锁相环技术，二者均是通过反馈回路来调节相位，实现低抖动时钟信号。但是现有技术都存在这不足，其中基于连续时间积分技术的时钟稳定电路所产生的时钟信号相位精度严重依赖于积分器，工艺和温度偏差会直接影响时钟性能，而基于锁相环技术的时钟稳定电路通常相位噪声较大，建立时间缓慢，因此，需要研究一种新的时钟占空比稳定电路，来克服现有的时钟信号抖动大、占空比不稳定以及建立时间缓慢的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种基于延迟锁相的时钟占空比稳定电路，以解决上述技术问题。
本发明提供的基于延迟锁相的时钟占空比稳定电路，包括：
延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；
逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；
电荷泵，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；
压控延迟线单元，用于调节相位；
输出缓冲器，其输入端压控延迟线单元的输出端连接，用于输出时钟信号。
进一步，滤波电路，用于滤除所述电压信号中的高频信号；
偏置电路，用于为电荷泵和压控延迟线单元提供偏置电压。
进一步，所述延迟单元包括第一延迟单元和第二延迟单元，所述逻辑运算单元包括第一逻辑运算单元、第二逻辑运算单元和第三逻辑运算单元，所述第一逻辑运算单元和第二逻辑运算单元为与逻辑单元，第三逻辑运算单元为或逻辑单元；
所述第一延迟单元的输入端和第二延迟单元输入端分别与时钟信号输入端连接，第一延迟单元的输出端与第一逻辑运算单元的第二输入端连接，第二延迟单元的输出端与第二逻辑运算单元的第二输入端连接，所述第一逻辑运算单元的第一输入端与第二逻辑运算单元的第一输入端连接，第一逻辑运算单元的输出端与压控延迟线单元的第一输入端连接，第二逻辑运算单元的输出端与第三逻辑运算单元的第一输入端连接，第三逻辑运算单元的输出端分别与电荷泵单元的第一输入端和输出缓冲器的输入端连接。
进一步，所述电荷泵单元的输出端与滤波单元的输入端连接，滤波单元的输出端与压控延迟线单元的第二输入端连接，偏执电路的第一输出端与压控延迟线的第三输入端连接，偏置电路的第二输出端口与电荷泵单元的第二输入端连接。
进一步，所述第一延迟单元对时钟信号进行奇数次相位延迟，所述第二延迟单元对时钟信号进行偶数次相位延迟,。
进一步，所述压控延迟线单元包括偶数个级联的压控延迟线子单元，用于在电压控制下进行相位延迟，所述压控延迟线子单元包括第一反相器、第一NMOS管、第二NMOS管、第三NMOS管和第一PMOS管，所述第一反相器的输入端为压控延迟线的输入端，所述第一反相器的输出端分别与PMOS管的栅极和第一NMOS管的栅极连接，第一PMOS管的源极与电源线连接，第一PMOS管的漏极与第一NMOS管的漏极连接并作为压控延迟线的输出端口，第二NMOS管的漏极和第三NMOS管的漏极分别与第一NMOS管的源极连接，第二NMOS管的栅极与滤波电路连接，第三NMOS管的栅极与偏置电路第一输出端连接，第二NMOS管的源极和第三NMOS管的源极分别与地线连接；通过控制第二NMOS管和第三MOS管的栅极电压，调节输入信号的上升和下降时间。
进一步，所述电荷泵包括第二反相器、第三反相器、运算放大器、第四NMOS管、第二PMOS管、第一传输门、第二传输门、第三传输门、第四传输门和第五传输门，所述第三逻辑运算单元的输出端与第二反相器的输入端连接，第二反相器的输出端分别与第三反相器的输入端和第一传输门的输入端连接，第三反相器的输出端分别与第二传输门的栅极负端口、第三传输门的栅极正端口、第四传输门的栅极正端口和第五传输门的栅极负端连接，第一传输门的输出端分别与第二传输门的栅极正端口、第三传输门的栅极负端口、第四传输门的栅极负端口、第五传输门的栅极正端口连接，第一个传输门的栅极负端口与地线相连接，第一传输门的栅极正端口与电源线连接，第二传输门输入端分别与第四传输门的输入端和第二PMOS管的漏极连接，第二传输门的输出端分别与第三传输门的输入端、运算放大器的输出端和运算放大器的输入负端口连接，第四传输门的输出端分别与第五传输门的输入端、运算放大器的输入正端和滤波电路输入端连接，第三传输门的输出端分别与第五传输门的输出端和第四NMOS管的漏极连接，第二PMOS管的源极接电源线，第四NMOS管的源极接地线，第二PMOS管的栅极和第四NMOS管的栅极分别与偏置电路连接。
进一步，所述运算放大器包括第五NMOS管、第六NMOS管、第七NMOS管、第三PMOS管和第四PMOS管，第五NMOS管的源极分别与第六NMOS管的源极和第七NMOS管的漏极连接，第五NMOS管的栅极为运算放大器的正端口，第六NMOS管的栅极为运算放大器的负端口，第五NMOS管的漏极分别与第三PMOS管的栅极和漏极、第四PMOS管的栅极连接，第六NMOS管的漏极与第四PMOS管的漏极连接，第三PMOS管的源极与第四PMOS管的源极分别与电源线连接，第七NMOS管的源极连接地线，第七NMOS管的栅极与偏置电路相连接。
进一步，所述偏置电路包括第一电流源、第二电流源、第三电流源、第四电流源、第八NMOS管、第九NMOS管、第十NMOS管和第五PMOS管，第一电流源的正端口分别与第五PMOS管的栅极和漏极连接，并为电荷泵提供偏置电压，第一电流源的负端口接地线，第五PMOS管的源极接电源线，第二电流源的正端口与电源线连接，第二电流源的负端口分别与第八NMOS管的栅极和漏极连接，并为电荷泵提供偏置电压，第八NMOS管的源极与地线相连接，第三电流源的正端口与电源线连接，第三电流源的负端口分别与第九NMOS管的栅极和漏极连接，并为电荷泵中的运放提供偏置电压，第九NMOS管的源极与地线连接，第四电流源的正端口与电源线连接，第四电流源的负端口分别与第十NMOS管的栅极和漏极连接，并为压控延迟线单元提供偏置电压，第十NMOS管的源极与地线连接。
进一步，所述输出缓冲器包括偶数个级联的反相器。
进一步，所述滤波电路为低通滤波电路，所述低通电路包括第一电容、第二电容和电阻，所述第一电容的争端口作为滤波电路的输入端口并与电阻的正端口连接，第一电容的负端口与第二电容的负端口连接分别与地线连接，第二电容的负端口作为滤波电路的输出端口并与电阻的负端口连接。
本发明的有益效果：本发明中的基于延迟锁相的时钟占空比稳定电路，本发明中电路结构简单，直接采用延迟单元并通过运算逻辑产生相位差，延迟锁相速度快；经过时钟占空比稳定电路的时钟信号占空比自动均衡调节，本发明具有结构简单、时钟信号抖动小、建立速度快和占空比均衡等优点，满足高速数据转换器等产品的需求，解决了时钟信号质量较差的情况下对动态性能影响的问题，从而确保了芯片以最优的性能稳定工作，为高速数据转换器和纳米级SOC的发展提供了基础。
附图说明
图1是本发明实施例的基于延迟锁相的时钟占空比稳定电路的结构示意图。
图2是本发明实施例的基于延迟锁相的时钟占空比稳定电路的第一延迟单元的结构示意图。
图3是本发明实施例的基于延迟锁相的时钟占空比稳定电路的第二延迟单元结构示意图。
图4(1)是本发明实施例的基于延迟锁相的时钟占空比稳定电路的第一逻辑运算单元的电路示意图。
图4(2)是本发明实施例的基于延迟锁相的时钟占空比稳定电路的第二逻辑运算单元的电路示意图。
图5是本发明实施例的基于延迟锁相的时钟占空比稳定电路的第三逻辑运算单元的电路示意图。
图6是本发明实施例的基于延迟锁相的时钟占空比稳定电路的压控延迟线单元的电路示意图。
图7是本发明实施例的基于延迟锁相的时钟占空比稳定电路的压控延迟线子单元的电路示意图。
图8是本发明实施例的基于延迟锁相的时钟占空比稳定电路的电荷泵结构示意图。
图9是本发明实施例的基于延迟锁相的时钟占空比稳定电路的电荷泵中运算放大器的电路示意图
图10是本发明实施例的基于延迟锁相的时钟占空比稳定电路的滤波电路示意图。
图11是本发明实施例的基于延迟锁相的时钟占空比稳定电路的偏置电路示意图。
图12是本发明实施例的基于延迟锁相的时钟占空比稳定电路的输出缓冲器示意图。
图13是本发明实施例的基于延迟锁相的时钟占空比稳定电路在时钟占空比较小时下的时钟输入输出信号波形示意图。
图14是本发明实施例的基于延迟锁相的时钟占空比稳定电路在时钟占空比较大时下的时钟输入输出信号波形示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例中的基于延迟锁相的时钟占空比稳定电路，包括：
延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；
逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；
电荷泵700，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；
压控延迟线单元600，用于调节相位；
输出缓冲器1000，其输入端压控延迟线单元的输出端连接，用于输出时钟信号。
滤波电路800，用于滤除所述电压信号中的高频信号；
偏置电路900，用于为电荷泵和压控延迟线单元提供偏置电压。
在本实施例中，延迟单元包括第一延迟单元DCA100和第二延迟单元DCB200，逻辑运算单元包括第一逻辑运算单元BCA300、第二逻辑运算单元BCB400和第三逻辑运算单元BCC500，第一逻辑运算单元BCA300和第二逻辑运算单元BCB400为与逻辑单元，第三逻辑运算单元BCC500为或逻辑单元；
时钟占空比稳定电路的时钟输入信号CLKIN经过延迟单元DCA100和DCB200实现相位延迟，在逻辑运算单元BCA300、BCB400和BCC500实现相位检测后，由电荷泵700产生与相位差有关的电压信号，电压信号由NUM7通过滤波电路800滤除高频电压信号，然后由NUM8控制压控延迟线调节相位，最后实现占空比均衡并通过输出缓冲器1000输出时钟信号CLKOUT。
在本实施例中，第一延迟单元DCA100的输入端和第二延迟单元DCB200的输入端分别与时钟信号输入端CLKIN连接，第一延迟单元DCA100的输出端与第一逻辑运算单元BCA300的第二输入端连接，第二延迟单元DCB200的输出端与第二逻辑运算单元BCB400的第二输入端连接，所述第一逻辑运算单元BCA300的第一输入端与第二逻辑运算单元BCB400的第一输入端连接，第一逻辑运算单元BCA300的输出端与压控延迟线单元600的第一输入端连接，第二逻辑运算单元BCB400的输出端与第三逻辑运算单元BCC500的第一输入端连接，第三逻辑运算单元BCC500的输出端分别与电荷泵700的第一输入端和输出缓冲器1000的输入端连接。
在本实施例中，输入时钟线CLKIN与延迟单元DCA100输入端口、延迟单元DCB200输入端口、逻辑运算单元BCA300的第一个输入端口和逻辑运算单元BCB400的第一个输入端口相连接，延迟单元DCA100输出端口与逻辑运算单元BCA300的第二个输入端口通过NUM1相连接，延迟单元DCB200输出端口与逻辑运算单元BCB400的第二个输入端口通过NUM2相连接，逻辑运算单元BCA300输出端口与压控延迟线600的第一个输入端口通过NUM3相连接，逻辑运算单元BCB400输出端口与逻辑运算单元BCC500的第一个输入端口通过NUM4相连接，逻辑运算单元BCC500输出端口与电荷泵700的第一个输入端口、输出缓冲器1000输入端口通过NUM6相连接，电荷泵700输出端口与低通滤波电路800输入端口通过NUM7相连接，低通滤波电路800输出端口与压控延迟线600的第二个输入端口通过NUM8相连接，偏置电路900的第一个输出端口与压控延迟线600的第三个输入端口通过NUM9相连接，偏置电路900的第二组输出端口与电荷泵700的第二个输入端口通过NUM10相连接，输出缓冲器1000输出端口输出稳定的时钟信号CLKOUT。
如图2所示，本实施例中的第一延迟单元DCA100，包括x个反相器INVn1、INVn2、、、、、、INVnx，x个电容Cn1、Cn2、、、、、、Cnx，其中x为奇数，电路由x个反相器级联而成，每个反相器输出端口均接一个电容,第一个反相器INVn1的输入端口接时钟线CLKIN，最后一个反相器INVnx输出端口与最后一个电容Cnx通过节点nx连接到NUM1，延迟单元DCA100对时钟信号CLKIN实现奇数次相位延迟功能。
如图3所示，本实施例中的第二延迟单元DCB200，包括y个反相器INVm1、INVm2、、、、、、INVmy，y个电容Cm1、Cm2、、、、、、Cmy，其中y为偶数，电路由y个反相器级联而成，每个反相器输出端口均接一个电容,第一个反相器INVm1的输入端口接时钟线CLKIN，最后一个反相器INVmy输出端口与最后一个电容Cmy通过节点my连接到NUM2，延迟单元DCB200对时钟信号CLKIN实现偶数次相位延迟功能。
如图4(1)、(2)、5所示，第一逻辑运算单元BCA300和第二逻辑运算单元BCB400分别由与门AND2A和与门AND2B构成，实现与逻辑操作，第三逻辑运算单元BCC500由或门OR2C构成，实现或逻辑操作。
如图6所示，压控延迟线单元600包括z个压控延迟线单元VCDLz，其中z为偶数。压控延迟线600在电压控制下实现相位延迟，压控延迟线600由z个压控延迟线单元VCDL1、VCDL2、、、、、、CVDLz级联而成，输入端口通过NUM3与逻辑运算单元BCA300相连接，低通滤波电路800通过NUM8连接到每个压控延迟单元，偏置电路900通过NUM9为每个压控延迟单元提供偏置信号，压控延迟线600输出端口通过NUM5连接到逻辑运算单元BCC500，形成反馈回路。
如图7所示，压控延迟线子单元包括第一反相器INVCDL1，第一NMOS管NVCDL1、第二NMOS管NVCDL2、第三NMOS管NVCDL3，第一PMOS管PVCDL1。第一反向器INVCDL1的输入端口作为压控延迟线单元VCDLz的输入端口，反向器的输出端口与第一PMOS管PVCDL1的栅极和第一NMOS管NVCDL1的栅极相互连接，第一PMOS管PVCDL1的源极与电源线AVDD相连接，第一PMOS管PVCDL1的漏极与第一NMOS管NVCDL1的漏极相连接并作为压控延迟线600的输出端口，第二NMOS管NVCDL2和第三NMOS管NVCDL3的漏极同第一NMOS管NVCDL1源极相互连接，第二NMOS管NVCDL2的栅极与低通滤波电路800相连接，第三NMOS管NVCDL3的栅极与偏置电路900第一个输出端口NUM9相连接，第二NMOS管NVCDL2和第三NMOS管NVCDL3的源极与地线AGND相连接，通过改变第二NMOS管NCVDL2和第三MOS管NCVDL3的栅极电压可调节输入端口ndz-1信号的上升和下降时间。
如图8所示，电荷泵700包括第二反相器INVCP1和第三反相器INVCP2，五个传输门TRGCP1～TRGCP5，一个运放OPCP1，第四NMOS管NCP1，第二PMOS管PCP1。电荷泵700用于实现相位到电压信号的转换，并通过电压信号反馈控制压控延迟线600，逻辑运算单元BCC500输出端口与第二反相器INVCP1输入端口通过NUM6相连接，第二反相器INVCP1的输出端口与第三反相器INVCP2的输入端口、第一传输门TRGCP1输入端口相互连接，第三反相器INVCP2的输出端口与第二传输门TRGCP2栅极负端口、第三传输门TRGCP3栅极正端口、第四传输门TRGCP4栅极正端口、第五传输门TRGCP5栅极负端口通过CLKP相互连接，第一传输门TRGCP1输出端口与第二传输门TRGCP2栅极正端口、第三传输门TRGCP3栅极负端口、第四传输门TRGCP4栅极负端口、第五传输门TRGCP5栅极正端口通过CLKN相互连接，第一传输门TRGCP1栅极负端口与地线AGND相连接，第一传输门TRGCP1栅极正端口与电源线AVDD相连接，第二传输门TRGCP1输入端口与第四传输门TRGCP4输入端口、第二PMOS管PCP1漏极相互连接，第二传输门TRGCP2输出端口与第三传输门TRGCP3输入端口、运放OPCP1输出端口、运放OPCP1输入负端口通过NUM7N相互连接，第四传输门TRGCP4输出端口与第五传输门TRGCP5输入端口、运放OPCP1输入正端口、滤波电路800输入端口通过NUM7相互连接，第三传输门TRGCP3输出端口与第五传输门TRGCP5输出端口、NMOS管NCP1的漏极相互连接，PMOS管PCP1的源极接电源线AVDD，NMOS管NCP1的源极接地线AGND，PMOS管PCP1和NMOS管NCP1的栅极分别通过NUM10<0>和NUM10<1>同偏置电路900相连接。
如图9所示，在本实施例中，电荷泵700中运放OPCP1701包括第五NMOS管NOP1、第六NMOS管NOP2、第七NMOS管NOP3、第三PMOS管POP1和第四PMOS管POP2。运放OPCP1701用于稳定电荷泵700中在NUM7和NUM7N上的电压，NMOS管NOP1的源极与NMOS管NOP2的源极、NMOS管NOP3的漏极相互连接，NMOS管NOP1的栅极为运放的正端口VIP，NMOS管NOP2的栅极为运放负端口VIN，NMOS管NOP1的漏极与PMOS管POP1的栅极和漏极、PMOS管POP2的栅极相互连接，NMOS管NOP2的漏极与PMOS管POP2的漏极相连接，PMOS管POP1的源极与PMOS管POP2的源极连接到电源线AVDD，NMOS管NOP3的源极连接到地线AGND，NMOS管NOP3的栅极与偏置电路900通过NUM10<2>相连接。
如图10所示，滤波电路800为低通滤波电路，包括第一电容CLP1、第二电容CLP2和一个电阻RLP1。滤波电路800用于滤除电荷泵700输出电压信号中的高频电压信号，第一电容CLP1的正端口作为低通滤波电路800的输入端口通过NUM7与电阻RLP1的正端口相连接，第一电容CLP1的负端口与第二电容CLP2的负端口连接到地线AGND，第二电容CLP2的负端口作为低通滤波电路800的输出端口通过NUM8与电阻RLP1的负端口相连接。
如图11所示，偏置电路900包括四个电流源IB1～IB4，第八NMOS管NBP1、第九NMOS管NBP2、第十NMOS管NBP3，第五PMOS管PBP1，第一电流源IB1正端口与PMOS管PBP1的栅极和漏极通过NUM10<0>相互连接，并为电荷泵700提供偏置电压，第一电流源IB1负端口接地线AGND，PMOS管PBP1的源极连接到电源线AVDD。第二电流源IB2正端口与电源线AVDD相连接，第二电流源IB2负端口与NMOS管NBP1的栅极和漏极通过NUM10<1>相连接，并为电荷泵700提供偏置电压，NMOS管NBP1的源极与地线AGND相连接。第三电流源IB3正端口与电源线AVDD相连接，第三电流源IB3负端口与NMOS管NBP2的栅极和漏极通过NUM10<2>相连接，并为电荷泵700中的运放OPCP1提供偏置电压，NMOS管NBP2的源极与地相连接，第四电流源IB4正端口与电源线AVDD相连接，第四电流源IB4负端口与第三NMOS管NBP3的栅极和漏极通过NUM9相连接，并为压控延迟线600提供偏置电压，第三NMOS管NBP3的源极与地线AGND相连接。
如图12所示，输出缓冲器1000包括k个反相器INVB1～INVBk，其中k为偶数。输出缓冲器1000用于提高输出时钟信号CLKOUT驱动能力，输出缓冲器1000由k个反相器INVB1～INVBk级联而成，第一个反相器INVB1输入端口通过NUM6连接到第三逻辑运算单元500和电荷泵700。
如图13所示，本实施例中的基于延迟锁相的时钟占空比稳定电路时钟占空比较小时，工作过程为t0时，时钟占空比稳定电路输入占空比＜50％的时钟信号CLKIN，当tn时，经过延迟锁相反馈调节，控制延迟线的反馈电压稳定时，电路开始输出占空比稳定、抖动小的时钟信号CLKOUT。
如图14所示，实施例中的基于延迟锁相的时钟占空比稳定电路时钟占空比较大时，其工作过程为t0时，时钟占空比稳定电路输入占空比＞50％的时钟信号CLKIN，当tn时，经过延迟锁相反馈调节，控制延迟线的反馈电压稳定时，电路开始输出占空比稳定、抖动小的时钟信号CLKOUT。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种基于延迟锁相的时钟占空比稳定电路，其特征在于，包括：
延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；
逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；
电荷泵，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；
压控延迟线单元，用于调节相位；
输出缓冲器，其输入端与逻辑运算单元的输出端连接，用于输出时钟信号；
滤波电路，用于滤除所述电压信号中的高频信号；
偏置电路，用于为电荷泵和压控延迟线单元提供偏置电压；
所述延迟单元包括第一延迟单元和第二延迟单元，所述逻辑运算单元包括第一逻辑运算单元、第二逻辑运算单元和第三逻辑运算单元，所述第一逻辑运算单元和第二逻辑运算单元为与逻辑单元，第三逻辑运算单元为或逻辑单元；
所述第一延迟单元的输入端和第二延迟单元输入端分别与时钟信号输入端连接，第一延迟单元的输出端与第一逻辑运算单元的第二输入端连接，第二延迟单元的输出端与第二逻辑运算单元的第二输入端连接，所述第一逻辑运算单元的第一输入端与第二逻辑运算单元的第一输入端连接，第一逻辑运算单元的输出端与压控延迟线单元的第一输入端连接，第二逻辑运算单元的输出端与第三逻辑运算单元的第一输入端连接，第三逻辑运算单元的输出端分别与电荷泵单元的第一输入端和输出缓冲器的输入端连接。
2.根据权利要求1所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述电荷泵单元的输出端与滤波电路的输入端连接，滤波电路的输出端与压控延迟线单元的第二输入端连接，偏置电路的第一输出端与压控延迟线的第三输入端连接，偏置电路的第二输出端口与电荷泵单元的第二输入端连接。
3.根据权利要求2所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述第一延迟单元对时钟信号进行奇数次相位延迟，所述第二延迟单元对时钟信号进行偶数次相位延迟。
4.根据权利要求2所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述压控延迟线单元包括偶数个级联的压控延迟线子单元，用于在电压控制下进行相位延迟，所述压控延迟线子单元包括第一反相器、第一NMOS管、第二NMOS管、第三NMOS管和第一PMOS管，所述第一反相器的输入端为压控延迟线的输入端，所述第一反相器的输出端分别与第一PMOS管的栅极和第一NMOS管的栅极连接，第一PMOS管的源极与电源线连接，第一PMOS 管的漏极与第一NMOS管的漏极连接并作为压控延迟线的输出端口，第二NMOS管的漏极和第三NMOS管的漏极分别与第一NMOS管的源极连接，第二NMOS管的栅极与滤波电路连接，第三NMOS管的栅极与偏置电路第一输出端连接，第二NMOS管的源极和第三NMOS管的源极分别与地线连接；通过控制第二NMOS管和第三MOS管的栅极电压，调节输入信号的上升和下降时间。
5.根据权利要求2所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述电荷泵包括第二反相器、第三反相器、运算放大器、第四NMOS管、第二PMOS管、第一传输门、第二传输门、第三传输门、第四传输门和第五传输门，所述第三逻辑运算单元的输出端与第二反相器的输入端连接，第二反相器的输出端分别与第三反相器的输入端和第一传输门的输入端连接，第三反相器的输出端分别与第二传输门的栅极负端口、第三传输门的栅极正端口、第四传输门的栅极正端口和第五传输门的栅极负端口连接，第一传输门的输出端分别与第二传输门的栅极正端口、第三传输门的栅极负端口、第四传输门的栅极负端口、第五传输门的栅极正端口连接，第一个传输门的栅极负端口与地线相连接，第一传输门的栅极正端口与电源线连接，第二传输门输入端分别与第四传输门的输入端和第二PMOS管的漏极连接，第二传输门的输出端分别与第三传输门的输入端、运算放大器的输出端和运算放大器的输入负端口连接，第四传输门的输出端分别与第五传输门的输入端、运算放大器的输入正端和滤波电路输入端连接，第三传输门的输出端分别与第五传输门的输出端和第四NMOS管的漏极连接，第二PMOS管的源极接电源线，第四NMOS管的源极接地线，第二PMOS管的栅极和第四NMOS管的栅极分别与偏置电路连接。
6.根据权利要求5所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述运算放大器包括第五NMOS管、第六NMOS管、第七NMOS管、第三PMOS管和第四PMOS管，第五NMOS管的源极分别与第六NMOS管的源极和第七NMOS管的漏极连接，第五NMOS管的栅极为运算放大器的正端口，第六NMOS管的栅极为运算放大器的负端口，第五NMOS管的漏极分别与第三PMOS管的栅极和漏极、第四PMOS管的栅极连接，第六NMOS管的漏极与第四PMOS管的漏极连接，第三PMOS管的源极与第四PMOS管的源极分别与电源线连接，第七NMOS管的源极连接地线，第七NMOS管的栅极与偏置电路相连接。
7.根据权利要求1所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述偏置电路包括第一电流源、第二电流源、第三电流源、第四电流源、第八NMOS管、第九NMOS管、第十NMOS管和第五PMOS管，第一电流源的正端口分别与第五PMOS管的栅极和漏极连接，并为电荷泵提供偏置电压，第一电流源的负端口接地线，第五PMOS管的源极接电源线，第二电流源的正端口与电源线连接，第二电流源的负端口分别与第八NMOS管的栅极和漏极连接，并为电荷泵提供偏置电压，第八NMOS管的源极与地线相连接，第三电流源的正端口与电源线连接，第三电流源的负端口分别与第九NMOS管的栅极和漏极连接，并为电荷泵中的运放提供偏置电压，第九NMOS管的源极与地线连接，第四电流源的正端口与电源线连接，第四电流源的负端口分别与第十NMOS管的栅极和漏极连接，并为压控延迟线单元提供偏置电压，第十NMOS管的源极与地线连接。
8.根据权利要求1所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述输出缓冲器包括偶数个级联的反相器。
9.根据权利要求1所述的基于延迟锁相的时钟占空比稳定电路，其特征在于：所述滤波电路为低通滤波电路，所述低通滤波 电路包括第一电容、第二电容和电阻，所述第一电容的正端口作为滤波电路的输入端口并与电阻的正端口连接，第一电容的负端口与第二电容的负端口连接分别与地线连接，第二电容的负端口作为滤波电路的输出端口并与电阻的负端口连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710587389.8A CN107395166B (zh) | 2017-07-18 | 2017-07-18 | 基于延迟锁相的时钟占空比稳定电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710587389.8A CN107395166B (zh) | 2017-07-18 | 2017-07-18 | 基于延迟锁相的时钟占空比稳定电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107395166A CN107395166A (zh) | 2017-11-24 |
| CN107395166B true CN107395166B (zh) | 2020-06-23 |
Family
ID=60339421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710587389.8A Active CN107395166B (zh) | 2017-07-18 | 2017-07-18 | 基于延迟锁相的时钟占空比稳定电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107395166B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110008158B (zh) * | 2019-04-10 | 2020-10-23 | 中国电子科技集团公司第二十四研究所 | 一种时序逻辑信号生成装置及方法 |
| CN115118252A (zh) * | 2021-03-19 | 2022-09-27 | 爱普存储技术(杭州)有限公司 | 占空比校正装置及占空比校正方法 |
| CN113437967B (zh) * | 2021-07-02 | 2023-07-07 | 电子科技大学 | 基于时间误差放大器的低噪声毫米波锁相环频率综合器 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1521951A (zh) * | 2003-01-31 | 2004-08-18 | 株式会社瑞萨科技 | 同步电路和同步方法 |
| CN102651647A (zh) * | 2011-02-23 | 2012-08-29 | 联咏科技股份有限公司 | 延迟锁相回路及时脉信号产生方法 |
| CN103312317A (zh) * | 2013-06-14 | 2013-09-18 | 电子科技大学 | 快速锁定的延迟锁相环 |
| CN103560768A (zh) * | 2013-11-06 | 2014-02-05 | 中国电子科技集团公司第二十四研究所 | 占空比调节电路 |
| CN104113303A (zh) * | 2014-02-26 | 2014-10-22 | 西安电子科技大学 | 50%占空比时钟产生电路 |
| CN104124968A (zh) * | 2014-08-06 | 2014-10-29 | 西安电子科技大学 | 一种用于流水线型模数转换器的时钟占空比校准电路 |
| CN104135282A (zh) * | 2014-06-25 | 2014-11-05 | 电子科技大学 | 多相时钟发生器实现高分辨率的方法 |
| CN104184472A (zh) * | 2013-05-22 | 2014-12-03 | 美格纳半导体有限公司 | 延迟锁相环电路设备及延迟锁相环锁定方法 |
| CN104242921A (zh) * | 2014-09-30 | 2014-12-24 | 山东华芯半导体有限公司 | 一种高频延迟锁相环及其时钟处理方法 |
| CN104467819A (zh) * | 2014-07-08 | 2015-03-25 | 北京芯诣世纪科技有限公司 | 延迟锁相环、压控延迟线和延时单元 |
| CN104734695A (zh) * | 2013-12-24 | 2015-06-24 | 澜起科技（上海）有限公司 | 信号发生器、电子***以及产生信号的方法 |
| CN105958971A (zh) * | 2016-06-02 | 2016-09-21 | 泰凌微电子（上海）有限公司 | 一种时钟占空比校准电路 |
| CN106301354A (zh) * | 2015-05-29 | 2017-01-04 | 京微雅格（北京）科技有限公司 | 一种占空比校正装置及方法 |
| CN106330193A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 占空比调整电路和模数转换*** |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4660076B2 (ja) * | 2003-06-23 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | クロック発生回路 |
| JP6135279B2 (ja) * | 2013-04-26 | 2017-05-31 | 株式会社ソシオネクスト | バッファ回路及び半導体集積回路 |
| KR20160076197A (ko) * | 2014-12-22 | 2016-06-30 | 에스케이하이닉스 주식회사 | 듀티 싸이클 감지 회로 및 이를 포함하는 반도체 장치 |
-
2017
- 2017-07-18 CN CN201710587389.8A patent/CN107395166B/zh active Active
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1521951A (zh) * | 2003-01-31 | 2004-08-18 | 株式会社瑞萨科技 | 同步电路和同步方法 |
| CN102651647A (zh) * | 2011-02-23 | 2012-08-29 | 联咏科技股份有限公司 | 延迟锁相回路及时脉信号产生方法 |
| CN104184472A (zh) * | 2013-05-22 | 2014-12-03 | 美格纳半导体有限公司 | 延迟锁相环电路设备及延迟锁相环锁定方法 |
| CN103312317A (zh) * | 2013-06-14 | 2013-09-18 | 电子科技大学 | 快速锁定的延迟锁相环 |
| CN103560768A (zh) * | 2013-11-06 | 2014-02-05 | 中国电子科技集团公司第二十四研究所 | 占空比调节电路 |
| CN104734695A (zh) * | 2013-12-24 | 2015-06-24 | 澜起科技（上海）有限公司 | 信号发生器、电子***以及产生信号的方法 |
| CN104113303A (zh) * | 2014-02-26 | 2014-10-22 | 西安电子科技大学 | 50%占空比时钟产生电路 |
| CN104135282A (zh) * | 2014-06-25 | 2014-11-05 | 电子科技大学 | 多相时钟发生器实现高分辨率的方法 |
| CN104467819A (zh) * | 2014-07-08 | 2015-03-25 | 北京芯诣世纪科技有限公司 | 延迟锁相环、压控延迟线和延时单元 |
| CN104124968A (zh) * | 2014-08-06 | 2014-10-29 | 西安电子科技大学 | 一种用于流水线型模数转换器的时钟占空比校准电路 |
| CN104242921A (zh) * | 2014-09-30 | 2014-12-24 | 山东华芯半导体有限公司 | 一种高频延迟锁相环及其时钟处理方法 |
| CN106301354A (zh) * | 2015-05-29 | 2017-01-04 | 京微雅格（北京）科技有限公司 | 一种占空比校正装置及方法 |
| CN106330193A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 占空比调整电路和模数转换*** |
| CN105958971A (zh) * | 2016-06-02 | 2016-09-21 | 泰凌微电子（上海）有限公司 | 一种时钟占空比校准电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107395166A (zh) | 2017-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8154352B2 (en) | Oscillating circuit | |
| CN109639272B (zh) | 一种自适应宽带锁相环电路 | |
| CN104113303B (zh) | 50%占空比时钟产生电路 | |
| CN102195642B (zh) | 锁相环电路及其控制方法、半导体集成电路和电子设备 | |
| US7432752B1 (en) | Duty cycle stabilizer | |
| CN107395166B (zh) | 基于延迟锁相的时钟占空比稳定电路 | |
| US20060192623A1 (en) | Apparatus and methods for wide tuning-range ring oscillators | |
| CN106406408B (zh) | 一种ldo电路 | |
| US9172385B2 (en) | Timing adjustment circuit and semiconductor integrated circuit device | |
| JP2009260607A (ja) | 電圧制御発振器及び位相同期回路 | |
| CN104467819A (zh) | 延迟锁相环、压控延迟线和延时单元 | |
| US9899991B2 (en) | Circuits and methods of synchronizing differential ring-type oscillators | |
| CN110752846A (zh) | 异步逐次逼近模拟-数字转换器的延迟控制电路 | |
| CN102064824B (zh) | 具有轨到轨电压调节范围的高速高带宽vco延迟单元 | |
| CN106506001B (zh) | 一种应用于pll的高性能vco电路 | |
| US8130048B2 (en) | Local oscillator | |
| CN103532522B (zh) | 占空比调整电路、双端转单端电路及振荡器 | |
| CN102843131A (zh) | 一种环形压控振荡器 | |
| JP2000156629A (ja) | 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路 | |
| JP2004139268A (ja) | クロック信号発生回路 | |
| JP4083884B2 (ja) | Ｐｌｌ回路及びｐｌｌ回路を内蔵した半導体集積回路 | |
| CN103414466B (zh) | 一种高速的环形压控振荡器 | |
| KR20100073948A (ko) | 광대역 출력 주파수를 갖는 링 발진기 | |
| JP2005160093A (ja) | 制御電流に従う発振信号の生成方法および装置 | |
| US9425805B2 (en) | Frequency dividing circuit and phase synchronization circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |