CN1521951A - 同步电路和同步方法 - Google Patents

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Abstract

一种同步电路和同步方法，其通过用简化结构满足响应特性和稳定性，获得高频频带稳定的同步信号。在该方法中，第一可变延迟电路形成与参考脉冲相同步的第一脉冲、相位比第一脉冲提前特定时间段的第二脉冲、以及相位比第一脉冲延迟特定时间段的第三脉冲；第一相位比较电路把参考脉冲与第一脉冲相比较；第二相位比较电路把参考脉冲和第二脉冲以及第三脉冲相比较；以及控制电压产生电路通过相对于第一相位比较电路的比较输出给予第二相位比较电路的比较输出更高的优先级而形成控制电压，把参考脉冲的相位与第二脉冲或第三脉冲的相位相匹配，在相位匹配后，通过从第一相位比较电路的比较输出形成控制电压而把参考脉冲的相位与第一脉冲的相位相匹配。

Description

同步电路和同步方法
技术领域
本发明涉及一种同步电路和同步方法和技术，例如其可以被有效地用于要应用到在半导体集成电路器件中提供的DLL(或PLL)电路的相位同步技术。
背景技术
可以在粗调节和细调节之间连续改变的PLL电路的一个例子在日本未审查的专利申请No.特开平08(1996)-307254中公开。另外，包含一个合并电路的倍频电路的例子在日本未审查的专利申请No.11(1999)-004145中公开。
[专利文献1]
日本未审查的专利申请No.特开平08(1996)-307254
[专利文献2]
日本未审查的专利申请No.11(1999)-004145
发明内容
由于根据相位比较脉冲的积分执行粗调节和细调节，因此在专利文献1中所述的技术具有在该相位大大偏离时循迹能力较差的问题。
在专利文献2中所述的技术针对于对一个输入波形加倍并且进一步针对于把该倍乘信号输入到PLL电路。在该半导体集成电路器件中，工作频率倾向于变得更高。因此，即使在使用要被安装到该半导体集成电路器件上的DLL电路和PLL电路的同步电路的情况中，需要获得保证更高的响应特性并且包含更少的抖动的稳定同步信号。但是，如专利文献1所示，响应特性(循迹能力)和稳定性具有相反的关系。另外，当频率变得更高时还存在一个问题，要被传送的信号波形被变形，以及纠正相位比较变得不可能。
本发明的一个目的是提供一种同步电路和同步方法，其中响应特性和稳定性满足一个简化的结构。本发明的另一个目的是提供一种同步电路和同步方法，以获得对于到达更高频率的频率稳定的同步信号。从本说明书的描述和附图中，本发明的上述和其他目的和新特征将变得更加清楚。
下面将简要地描述在本发明中公开的典型发明。除了要与参考脉冲同步的第一脉冲之外，由一个第一可变延迟电路形成相位比第一脉冲提前固定时间段的第二脉冲和相位比第一脉冲延迟固定时间段的第三脉冲，由第一相位比较电路把该第一脉冲与该参考脉冲相比较，由第二相位比较电路把该第二脉冲和第三脉冲与该参考脉冲相比较，通过由接收第一相位比较电路的比较输出和第二相位比较电路的比较输出的控制电压产生电路对第二相位比较电路的比较输出给予比第一相位比较电路的比较输出更高的优先级而形成一个控制电压，并且在由该第二相位比较电路使得该参考脉冲的相位与第二脉冲或第三脉冲的相位相匹配之后，由该第一相位比较电路的比较输出形成该控制电压，以控制该第一可变延迟电路的延迟时间。本发明的其他典型实施例将在下文简要描述。该参考脉冲被分频电路分频，由第一可变延迟电路形成要与该分频脉冲相同步的第一脉冲，该分频脉冲被与在该第一相位比较电路中的第一脉冲相比较，该参考脉冲被以与该分频电路相同的分频比率而分频，对应于该分频比率的多相时钟被形成在一个分频/分配电路上，该多相时钟分别被由该分频/分配电路所形成的第二可变延迟电路所延迟并且形成在与该第一可变延迟电路相同的结构中，该第一可变延迟电路和第二可变延迟电路的控制电压由接收该第一相位比较电路的比较输出的控制电压产生电路所形成，以及通过把由于第二可变延迟电路所造成的多个延迟输出传送到一个波形整形电路而产生对应于该参考脉冲的一个脉冲。
附图说明
图1为示出本发明的一个DLL电路的一个实施例的方框图；
图2为示出在本发明中所用的可变延迟电路的一个实施例的电路图；
图3为描述通过在本发明的DLL电路中的粗调节/细调节的同步操作的示意图；
图4为描述通过本发明的DLL电路中的粗调节/细调节的同步操作的示意图；
图5为用于描述本发明的DLL电路的工作特性图；
图6为示出本发明的DLL电路的控制***电路的一个实施例的电路图；
图7为示出图1的电荷泵和滤波器的一个实施例的电路图；
图8为图7的可变延迟控制电压产生电路的电压转换特性；
图9(a)至9(d)为用于描述本发明的DLL电路的操作的波形图；
图10(a)和10(b)为用于描述与本发明相关的可变延迟电路的所需工作范围的示意图；
图11(a)和11(b)为用于描述与本发明相关的图10中的脉冲消失的测量的例子的示意图；
图12为示出一个分频器/分配器、可变延迟电路2和波形合并器的
实施例的方框图；
图13为示出图12的分频器/分配器、可变延迟电路2和波形合并器的实施例的电路图；
图14为用于描述图13的电路的操作的操作波形图；
图15为示出本发明的DLL电路的另一个实施例的方框图；
图16为示出应用本发明的DDR、SDRAM的一个实施例的总方框图；以及
图17为示出利用本发明的同步电路的PLL电路的实施例的方框图。
具体实施方式
图1示出本发明的DLL(延迟锁相环)的一个实施例的方框图。本实施例的DLL电路形成与一个外部时钟输入同步的外部时钟输出，并且由一个DLL部分和一个延迟外部时钟输入的延迟部分所构成。在本实施例中，包含各种思想以在高达更高频带的频率中实现高精度的相位控制操作和延迟操作。
在本实施例中，由在DLL部分中清楚地选择的粗调节范围和细调节范围执行相位控制。更加实际来说，在可变延迟电路级的前级中的延迟信号DL-1和在其后续电路级中的一个延迟信号DL+1被形成用于在该DLL部分的可变延迟电路1中的标准延迟信号DL。也就是说，在可变延迟电路1中，由多个电路级构成一个单元可变延迟电路级，形成对该输入脉冲延迟一个或多个周期的标准延迟信号DL，以及在该单元可变延迟电路级的在前电路级中的延迟信号为DL-1，而在一个后续电路级中的延迟信号为DL+1。
在本实施例的DLL电路中，尽管更加详细地描述，但是信号频率被一个分频器降低，以在高达更高频带的频率中实现高度精确的相位控制操作和延迟操作，并且该低频信号被通过一个复制电路输入到可变延迟电路1。该标准延迟信号DL、延迟信号DL-1、DL+1和来自在该可变延迟电路1上的分频器的分频输出(到复制电路的输入信号)被在该相位比较器中比较。该相位比较器产生对应于标准延迟信号DL的比较结果UP/DN和对应于延迟信号DL-1、DL+1的相位比较结果UP0/DN0。一个电荷泵和滤波器通过接收该相位比较结果并且形成一个延迟控制信号而控制可变延迟电路1的延迟时间。因此，该分频器的输出的相位与通过延迟该输出所获得的标准延迟信号DL的相位相匹配。相应地，由一个或多个周期的延迟而输出的输入脉冲的相位与该标准延迟信号DL的相位相匹配。
通过一个输入缓冲器输入的脉冲被一个分频/分配器所分频，并且还被对应于该分频比地分配到多个信号，并且这些所分配的信号被与可变延迟电路1相同结构的一个可变延迟电路2所延迟。该可变延迟电路2由一个单元可变延迟电路级所构成，以形成可变延迟电路1的标准延迟信号DL。被可变延迟电路2所延迟的多个延迟信号由一个波形合并器所合并，并且被通过该输入缓冲器转换为与该原始输入脉冲相同频率的脉冲，并且最后通过一个输出缓冲器作为一个外部时钟而输出。
该DLL电路的一个复制电路由与由输出缓冲器、输入缓冲器、分频/分配器和波形合并器所构成的一个波形分割/合并电路等等相同的电路所构成，以监控在这些电路元件中的信号的延迟。由于可变延迟电路1形成一个延迟控制信号，包括这种信号延迟，其与以相对于标准延迟信号DL延迟一个或多个周期而输入的输入脉冲的相位相匹配，该可变延迟电路2还被配置为提供与可变延迟电路1相同的延迟。结果，该外部时钟输出可以被作为与该外部时钟输入相同步的脉冲而输出。
当该外部时钟被输入然后在一个半导体集成电路器件中功率放大之后作为外部时钟而输出时，在该输入缓冲器和输出缓冲器中的信号延迟被补偿，并且通过利用本实施例的DLL电路可以形成与外部时钟输入同步的外部时钟输出。
在本实施例的DLL电路中，该信号DL、DL-1、DL+1由可变延迟电路1所形成，并且通过显著地区分粗调节范围和细调节范围而执行相位控制，为了在该输入脉冲和DL之间的相位差超过在该相位比较器中的单元可变延迟电路级的一个电路级中的延迟时操作一个粗调节电路，并且当这种相位差在该单元可变延迟电路级的一个电路级的延迟内时执行细调节。从而，通过把一个环路增益设置为分别对应于这种粗调节范围和细调节范围的最佳数值可以获得高速响应特性和高稳定性。
该可变延迟电路2通常被配置为与可变延迟电路1相同。在这种情况中，出现一个问题，即给予用于处理高频信号的可变延迟电路1、2的控制电压是不平衡的，从而该信号不能够被发送。对于避免在可变延迟电路1中的波形消失，由于可变延迟电路2需要延迟该信号并且保持该输入信号周期，因此容易产生波形消失。在本实施例中，通过对可变延迟电路2的较低操作周期产生一个多相信号，然后把该多相信号发送到可变延迟电路2。即，这种波形消失的问题可以通过用该波形合并器从多个信号恢复初始周期的信号而解决。
图2示出在本发明中的可变延迟电路的一个实施例的电路图。通过级联P沟道MOSFET Q2和N沟道MOSFET Q4所构成的CMOS反相器配置的多个可变延迟电路，实施例的可变延迟电路被形成为这样的电路，其用于输出在用于延迟信号DL-1的2n-1级、用于延迟信号DL的2n级以及用于延迟信号DL+1的2n+1级中的延迟电路的节点，其中该CMOS反相器通过用P沟道MOSFET Q1的栅极电压VPG和N沟道MOSFET Q3的栅极电压VNG而形成一个输出信号OUT，然后接收一个输入信号IN。在该电路的路径中提供的门电路被用于复位该可变延迟电路的输出信号，用于调节。
希望该MOSFET Q1和Q3提供并联的P沟道MOSFET和N沟道MOSFET，其通过接收一个恒定电压而允许恒定电流流过，以在控制电压VPG和VNG的绝对值较低时允许信号发送。也就是说，由于提供这种恒流MOSFET，即使控制电压VPG和VNG的绝对值较低从而MOSFET Q1和Q3截止，可以通过用该恒定电流操作该CMOS反相器并且用这种恒定电流设置在该单元延迟电路中的最大延迟时间而实现稳定延迟操作。
图3为描述在本发明的DLL电路中的粗调节和细调节的同步操作的示意图。在该图中，该输入时钟周期远小于该可变延迟电路的延迟时间。也就是说，由于该可变延迟电路的延迟时间太大，因此采用粗调节同步操作，用于可变延迟电路1的第(2N-1)级的延迟信号DL-1和输出脉冲之间的匹配。在该同步操作中，由于DLL的环路增益被设置为一个较大数值，因此该第(2N-1)级的延迟信号DL-1被快速地与输入时钟周期相匹配。
当通过粗调节完成同步操作时，该操作转移到细调节同步操作。在该细调节同步操作中，由于DLL的环路增益被设置为一个较小数值，该第2N级的标准延迟信号DL被逐步地该输入时钟周期相匹配。尽管如上文所述以低速度执行细调节同步操作，但是相位控制本身在对应于在该可变延迟电路1的一个电路级中的延迟时间的短时间段内执行。相应地，对于同步操作所需的时间变得更短。也就是说，通过在粗调节操作中在一个短时间段内完成该同步操作，包括粗调节和细调节处理的总同步操作所需的时间可以被设置为一个极短的时间段。另外，稳定同步操作的精度越高，换句话说，可以实现包含较少抖动量的同步操作，以通过细调节的同步操作最终实现与输入时钟的目标同步。
图4为用于描述在本发明的DLL电路中的粗调节和细调节同步操作的示意图。在该图中，该输入时钟周期被设置为远小于该可变延迟电路的延迟时间。也就是说，由于该可变延迟电路的延迟时间太小，则该粗调节同步操作可以被应用于该可变延迟电路1的第2N+1级的延迟信号DL+1和输入脉冲之间的匹配。在该同步操作中，由于DLL的环路增益被设置为一个较大数值，则该第2N+1级的延迟信号DL+1被快速地与该输入时钟周期相匹配。
当该粗调节同步操作完成时，该操作转移到细调节同步操作。在该细调节操作中，由于DLL的环路增益被设置为一个较小数值，因此第2N级的标准延迟信号DL被逐步地与该输入时钟周期相同步。如上文所述，尽管以相当低的速度执行该细调节操作，由于其相位控制在对应于该可变延迟电路1的一个电路级中的延迟时间的短时间段内执行，用于同步操作所需的时间变短，另外可以实现具有较小抖动量的稳定同步操作。
图5为用于描述本发明的DLL电路的工作特性图。在该图中，时间被绘制在该水平轴，而相位(频率)被绘制在垂直轴上。本发明的DLL电路通过增加在该特性图(a)中所示的粗调节范围中的DLL的环路增益而快速地改变该相位(频率)。在细调节区域中，该DLL的环路增益被降低，以逐步改变该相位(频率)。从而，该相位可以在短时间段内与该目标输入时钟同步。
同时，当DLL的环路增益被保持恒定时，如果该相位被控制，以通过把该DLL的环路增益设置为如特性图(b)所示的较高数值而快速升高，则首先出现摆动过大，并且在绘制振动轨迹时收敛。因此，直到获得同步所需的时间被延长到t2。尽管为示出，在此出现一个问题，即由于该输入脉冲的微小相位偏移所导致的过量反应导致产生抖动(相位摆动)的问题。另外，当尝试通过把DLL的环路增益设置为由特性图(d)所示的较小数值时，直到获得同步所需的时间被进一步延长到t1。特性图(c)是在设置最佳条件而没有任何摆动过大的情况中所获得的特性图的一个例子。即使当设置这样的最佳条件时，直到获得同步所需的时间也被延长到t3。当在此考虑元件特性的波动等等时，实际上难以实现在该最佳条件下的同步操作，最终需要比时间t3更长的时间。
在本发明中，由于不需要考虑在粗调节范围中的摆动过大，相反由于DLL的环路增益较小而开始细调节并且即使DLL的环路增益被设置为较大数值在实现该匹配之前自动切换该操作，从而该信号快速升高，通过从细调节实现逐步相位匹配(同步)的操作而没有任何摆动过大，可以实现高速收敛。相应地，可以获得同时实现更大的灵敏度(高响应特性)和更高稳定性的DLL电路。
图6示出本发明的DLL电路的一个控制***电路的电路图。VCD是形成要与如上文所述的输入脉冲、一个前级的延迟信号DL-1、一个后级的延迟信号DL+1同步的标准延迟信号DL的可变延迟电路1。本实施例的控制***电路由该DLL控制电路、粗调节相位比较器、细调节相位比较器、粗调节/细调节切换信号产生电路和DLL LOCK信号产生电路所构成。
该实施例的DLL电路不被配置为总是由该相位比较器把该输入脉冲与可变延迟电路VCD的延迟脉冲相比较，而是由在DLL控制电路中形成的控制信号在每四个输入脉冲的周期中执行一次相位比较操作。也就是说，在该DLL控制电路中，一个锁存电路REG形成被分频为1/4的脉冲，然后该分频脉冲与输入脉冲CK相合并。从而该设置脉冲RESET1、FFRES1、RESFF5被一次形成在该输入脉冲CK的每四个周期中，并且也可以形成使得该相位比较操作有效的使能信号ENABLEB。
通过用该延迟信号DL-1置位已经被由DLL控制电路所产生的复位脉冲FFRES1所复位之后的一个触发器电路RSFF，用于粗调节的相位比较器在该延长太大的条件下形成该脉冲CDUPT，并且通过该脉冲DCUPT与输入脉冲CK2X(输入脉冲CK0的1/4分频脉冲)的比较形成一个向上信号UP0。相反，通过用该延迟信号DL+1置位已经被该复位脉冲FFRES1所复位的其他触发器电路RSFF，在该延迟太小的条件下产生该脉冲CDDNT，然后该脉冲CDDNT与输入脉冲CK2X(输入脉冲CK0的1/4分频脉冲)相比较。从而，形成该向下信号DN0。
利用上述结构，当该延迟信号DL-1的相位相对于输入脉冲CK0(CK2X)延迟时，用于粗调节的相位比较器形成该向上信号UP0，并且当该延迟信号DL+1的相位比输入脉冲CK0(CK2X)提前时，还形成该向下信号DN0。在其他情况中，即当该标准延迟信号DL和输入脉冲之间的相位差处于DL-1和DL+1的范围内时，不形成该信号UP0、DN0。
当形成向上信号UP0或向下信号DN0时，该粗调节/细调节切换信号产生电路的触发器电路RSFF被置位。该触发器电路RSFF被与锁存器REG相比较，以通过一个门电路产生一个使能信号ENBLE。该信号ENBLE使得用于细调节的相位比较器的操作有效。
通过用延迟信号DL置位已经由DLL控制电路所产生的复位脉冲FFRES1所复位的触发器电路RSFF而形成比较脉冲DL0E和DL0F，并且还通过与输入脉冲CK2X(输入脉冲CK0的1/4分频脉冲)相比较而形成向上信号UP和向下信号DN。该使能信号ENBLE被用于形成这些向上信号UP和向下信号DN。
在用于细调节的相位比较器中，该向上信号UP和向下信号DN不在输入脉冲CK2X的相位与延迟信号DL的相位相匹配的锁定条件下产生。该DLL LOCK信号产生电路用该触发器电路RSFF检测任何向上信号UP和向下信号DN不被产生，并且用来自粗调节/细调节切换信号产生电路的同步信号通过逻辑操作而产生锁定检测信号LOCK。尽管没有特别的限制，该锁定检测信号LOCK被用于把该DLL电路处于锁定状态的情况通知其他电路。该DLL电路不需要DLL LOCK检测信号产生电路作为基本电路，并且根据来自使用该DLL电路的电路的请求在需要时使用。
在本实施例中，通过用于粗调节的相位比较器、用于细调节的相位比较器、用于切换这些比较器的粗调节/细调节切换信号产生电路以及用于控制这些部件的操作的DLL控制电路的组合而实现在一个短时间段内相位同步和在同步条件下的稳定性。在上述同步条件下，如果由于某些原因使得输入脉冲的周期变为超出该标准延迟信号DL和输入脉冲之间的相位差的DL-1和DL+1的范围，则用于粗调节的相位比较器形成向上信号UP0或向下信号DN0。相应地，由于粗调节/细调节切换信号产生电路限制用于细调节的相位比较器的输出信号，并且对用于粗调节的相位比较器的输出信号UP0或DN0给予优先权，执行该相位控制操作以使得标准延迟信号DL和输入脉冲之间的相位差进入在极短时间段内的DL-1和DL+1的范围，并且在此之后利用用于细调节的相位比较器实现同步操作。
图7示出图1的电荷泵和滤波器的一个实施例的电路图。除了该电荷泵之外，一个可变延迟控制电压产生电路被进一步添加到本实施例的电荷泵和滤波器。该向上信号UP被通过一个用于驱动的反相器电路提供到一个P沟道MOSFET Q5的栅极，以使得电流流过，以通过一个电阻器R升高一个平滑电容器C1的保持电压。该向下信号DN被通过用于驱动的反相器电路提供到一个N沟道MOSFET Q7的栅极，以使得电流通过电阻器R流过，以降低平滑电容器C1的保持电压。
上述向上信号UP0被通过用于驱动反相器电路提供到一个P沟道MOSFET Q6的栅极，并且允许电流流过，以通过电阻器R0升高该电容器C1的保持电压。该向下信号DN0被通过用于驱动的反相器提供到一个N沟道MOSFET Q8的栅极，并且使得电流流过，以通过电阻器R0降低电容器C1的保持电压。
在此，通过增加电流以利用粗调节信号UP0或DN0改变该电容器C1的保持电压可以实现在该粗调节操作中的相位的快速改变，即通过设置MOSFET Q5至Q8的电导率而增加DLL的环路增益，以满足Q6＜Q5、Q7＜Q8的关系，并且设置该电阻的阻值，以满足R＞R0的关系。相反，通过减小电流以利用该细调节信号UP或DN改变电容器C1的保持电压，可以实现细调节的相位的逐步改变，即通过减小流到MOSFET Q5和Q7的电流而减小环路增益，并且增加该电阻器R的最阻值。
利用该可变延迟控制电压产生电路，该电容器C1的保持电压VP被转换为如图8中所示的控制电压VNG和VPG。也就是说，该电压VP被提供到P沟道MOSFET Q9和Q10的栅极，然后被转换为电流信号。该MOSFET Q9被用于对电容器C3放电，用其栅极接收电压VP的MOSFET Q12和连接到该晶体管Q12的电阻器构成该电容器C3的充电电流路径、以及通过反转该电压VP所获得的控制电压VPG以通过结合MOSFET Q9的放电电流而形成。该控制电压VPG被提供到图2的P沟道MOSFET Q1等等的栅极。
由MOSFET Q10所形成的电流被提供到由N沟道MOSFET Q13和Q14所构成的一个电流密尔电路(current Miller circuit)，并且该密尔电路的输出电流被用作为一个电容器C4的放电电流。在栅极接收电压VPG的一个MOSFET Q11和一个连接到该Q11的电阻器形成该电容器C4的充电电流路径，并且通过与MOSFET Q14的放电电流合并而形成类似于该电压VP那样改变的控制电压VNG。该控制电压VNG被提供到图2的N沟道MOSFET Q3等等。
可以通过把由电容器C1所形成的用于平滑该相位比较输出的电压VP转换为上述控制电压VPG和VNG，而加宽形成该可变延迟电路的CMOS反相器电路的工作电流控制范围，结果，在该CMOS反相器电路中的可变延迟范围也可以被加宽。在这种情况中，需要分别在图2的可变延迟电路级中提供P沟道MOSFET和N沟道MOSFET，其可以把一个恒定电流提供到MOSFET Q1和Q3，对应于在并联条件下的最大延迟时间。
图9(a)至9(d)为用于描述本发明的DLL电路的操作的波形图。图9(a)为在粗调节中的向上频率(UP)条件下的波形图，而图9(b)为在粗调节中的向下频率(DN)条件下的波形图，图9(c)为在细调节中的向上频率(UP)条件下的波形图，以及图9(d)为在细调节中的向下频率(DN)条件下的波形图。
如图9(a)中所示，在该UP粗调节操作中，在信号DISABLE的高电平周期(＝使能信号ENABLEB的低电平周期)过程中，在输入脉冲CKX的1/2分频脉冲CK2X和该延迟信号DL-1(在图6中的CDUPT)的上升沿之间的相位差被输出作为向上信号UP0。该信号UP0升高电容器C1的电势VP，该N沟道MOSFET Q3的栅极控制电压VNG升高，符合图8的特性，以增加电流，并且P沟道MOSFET Q1的栅极控制电压VPG降低，以增加电流。从而，在该单元可变延迟电路级中的延迟时间变短，并且在延迟信号DL-1和输入脉冲CK2X之间的相位匹配被快速地执行，如图3中所示。
如图9(c)中所示，选择UP细调节操作，并且在粗调节完成之后执行。通过该操作，形成对应于输入脉冲CK2X和延迟信号DL0E之间的相位差的向上信号UP，以增加上述电容器C1的电势VP。从而，该单元可变延迟电路的延迟时间被缩短，以符合图8的特性。在这种情况中，由于向上信号UP造成电容器C1的电压VP的改变速率变小，换句话说，由于DLL的环路增益较小，因此在可变延迟电路1中的延迟时间的改变宽度也减小。
如图9(b)中所示，在DOWN粗调节操作中，在信号DISABLE的高电平周期过程中(＝使能信号ENABLEB的低电平周期)，在延迟信号DL+1(图6的CDDNT)和输入脉冲CKX的1/2分频脉冲CK2X的上升沿之间的相位差被输出，作为向下信号DN0。该信号DN0减小电容器C1的电势VP。从而该N沟道MOSFET Q3的栅极控制电压VNG按照上述图8的特性而下降，以减小电流，并且P沟道MOSFETQ1的栅极控制电压VPG升高，以减小电流。相应地，在该单元可变延迟电路级中的延迟时间变长，并且在延迟信号DL+1和输入脉冲CK2X之间快速地执行相位匹配，如图4中所示。
如图9(d)中所示，DOWN细调节操作被选择，并且在粗调节完成之后执行。通过该操作，形成向下信号DN，其对应于输入脉冲CK2X和延迟信号DL0F之间的相位差。相应地，如上文所述该电容器C1的电势VP被减小，并且该单元可变延迟电路的延迟时间变长，符合图8的特性。在这种情况中，由于向下信号DN导致电容器C1的电压VP的改变速率较小，换句话说，由于DLL的环路增益较小，因此在可变延迟电路1中的延迟时间的改变宽度也减小。
图10(a)和10(b)为用于描述该可变延迟电路的所需操作的示意图。在图10(a)中，仅仅用可变延迟电路控制该操作目标周期。例如，当操作目标周期为2ns(纳秒)至10ns时，图2的单元可变延迟电路级由10个电路级所构成。同时，在图10(b)中，该单元可变延迟电路级由一个可变延迟电路+一个内部电路所构成。使用一个普通电路和复制电路作为该内部电路。在本例中，由于在该普通电路和复制电路的固定延迟时间被包含以实现上述2ns至10ns的操作目标周期，5个电路级的单元延迟电路被用作为该可变延迟电路，因此需要用5个电路级的这种单元可变延迟电路实现1ns至9ns的延迟时间。
在图10(a)中，该可变延迟电路的每个电路级的操作范围为从0.2ns至1.0ns，导致最大延迟/最小延迟比为5。同时在图10(b)中，每个可变延迟电路的电路级的工作范围为从0.2ns至1.8ns，导致最大延迟/最小延迟比为9。这一事实表明当该电路由相同的部件所形成时，在最大延迟条件下的可变延迟电路的内部波形可以被认为是具有在工作电压VDD-VSS的范围的全幅度。
但是，在图10(b)中，在最大延迟条件下的可变延迟电路的内部波形不表现出在工作电压VDD-VSS的范围内的全幅度。也就是说，考虑到获得更长的延迟时间，当由于CMOS反相器电路的工作电流变小以缓慢升高(或缓慢降低)导致信号缓慢升高时，在到达电源电压VDD之前该输入信号变为高电平，从而控制该输出信号下降。
如上文所述，难以同等地在该结构中同等地设置P沟道MOSFET和N沟道MOSFET的电路，以通过改变具有MOSFET Q1和Q3的CMOS反相器电路的工作电流，并且存在使得任何所需电流变大的偏移。结果，存在要被发送的脉冲在该信号的顺序发送过程中消失，而不表现出上述的全幅度。相应地，即使在仅仅用图10(a)中所示的可变延迟电路获得预定延迟时间的情况中，出现一个问题，如在图10(b)的情况中，由于该输出脉冲频率变高，要被发送的脉冲在该信号顺序发送过程中消失，而不表现出全幅度。
图11(a)和11(b)示出用于图10(a)和10(b)中所示的脉冲的消失的测量的例子。在图11(a)中，通过把该输入脉冲的频率分为1/2，该可变延迟电路在双倍周期中工作，并且在图11(b)中，通过把该输入脉冲的频率分为1/4，该可变延迟电路在4倍周期中工作。通过这种1/2分频，2ns至10ns的操作目标周期可以被扩大到4ns至20ns，并且通过这种1/4分频，2ns至10ns的操作目标周期可以被扩大到8ns至40ns。
相应地，当复制电路的固定延迟时间可以被假设为1ns时，在1/2分频的情况中，该可变延迟电路的单元可变延迟电路级的级数可以被增加到16个电路级，并且在1/4分频的情况中可以增加到32个电路级，该可变延迟电路的每个电路级的工作范围为从0.2ns至1.27ns，导致最大延迟/最小延迟比为6.33。在1/4分频的情况中，该工作范围为从0.2ns至1.11ns，导致最大延迟/最小延迟比为5.55。另外，如图10(a)中所示，在最大延迟条件下的可变延迟电路的内部波形可以被确定为示出在工作电压VDD-VSS的范围内的全幅度。
由于可变延迟电路1执行在图1中所示的实施例的电路中的相位同步控制，因此可以通过提供上述的分频器来扩大要被发送的脉冲周期，而避免在可变延迟电路1中的脉冲消失。同时，由于可变延迟电路2必须延迟该信号，并且保持该输入信号周期，由于上述原因导致该波形容易消失。在图1的实施例中，用于减小可变延迟电路2的操作周期的多相信号被产生，并且该多相信号被发送到可变延迟电路2，以避免信号波形的变形或消失。这种脉冲的消失和变形的问题可以通过由该波形合并电路恢复从多个信号中恢复具有原始周期的信号而克服。
图12示出图1的分频/分配电路、可变延迟电路2和波形合并器的一个实施例的方框图。在该实施例中，该输入脉冲被通过波形分频和分配电路分频为1/4，并且分配到具有在每半个周期与输入脉冲的相位不同的相位的四个脉冲。这四个脉冲然后被传送到该四个可变延迟电路。该波形合并电路合并四个延迟信号，以重新产生具有与该输入脉冲相等的周期的输出信号。
图13示出图12的分频/分配电路、可变延迟电路2和波形合并器的一个实施例的电路图。该输入脉冲CK被施加到一个输入缓冲器IB，以形成如图14的操作波形图中所示的一个普通相位输出CT和反相输出CB。这些输出被寄存器(1/2分频器)REG1、REG2所分频。从而可以形成该信号CTX2T(反相信号CXT2B，未示出)和信号CBX2T(反相信号CBX2B，未示出)。
各个输出信号被反馈回其他寄存器，以使用信号CTX2T、CXT2B和CBX2T、CBX2B实现1/2分频操作，作为寄存器(1/2分频器)REG3至REG6的时钟。从而具有四倍周期并且在每半个周期与输入脉冲CK相偏离的四个脉冲CTX4T、CBX4T、CTX4B、CBX4被形成，并且这些脉冲接着被传送到与图1的可变延迟电路1(VCD1)具有相同数目的延迟级的可变延迟电路VCD 2。对应于该原始脉冲的一个输出信号CTX1TR可以通过由异或电路XOR1、XOR2和XOR3所形成的波形合并电路，从这些延迟信号中重新产生。上述结构可以有效地避免在可变延迟电路VCD 2中的脉冲消失和变形，并且可以产生在更高频带的频率范围内精确相位同步的输出信号CTX1TR。
图15示出本发明的DLL电路的另一个实施例的方框图。在本实施例中，用于细调节的相位比较器例如被置于其他区域中。作为由用于细调节的相位比较器所比较的信号，该输入缓冲器的输出信号与用于由其他输出缓冲器和输入缓冲器(复制电路)所提供的外部时钟输出的输入部分的输出信号相比较。相应地，可以通过与该输入缓冲器的输出相比较，即与实际输出的延迟信号相比较，而执行直接相位同步。
在上述实施例中，由于对图1的可变延迟电路2引入的技术，可以在更长的周期内准备该电路结构，从而可以扩大工作范围。另外，由于该工作范围分别用于粗调节和细调节，因此如果该相位在较大程度上偏离，则可以通过抑制摆动过大而实现快速相位匹配。由于用于粗调节和细调节的工作范围分离，因此通过对细调节设置较小的级别(step)而减小抖动。因此，如果由于特定原因使得输入脉冲的相位大大地偏离锁定条件，则该粗调节电路自动工作，以实现相位的快速匹配。也就是说，由于对粗调节和细调节区别工作范围，当相位偏移超过细调节的范围时(±1级的可变延迟形成单元)，该粗调节电路工作，并且当该周期变小(小于±1级的可变延迟形成单元)时，该相位可以与细调节操作相匹配。
图16示出适用本发明的DDR SDRAM(双数据率同步动态存取存储器)的一个实施例的总方框图。尽管没有特别的限制，该实施例的DDR SDRAM被提供有对应于个存储器组的四个存储阵列200A至200D。分别对应于四个存储器组0至3的存储阵列200A至200D被提供有排列为矩阵的动态存储单元。根据该图，位于相同列的存储单元的选择端子与每个列的字线(未示出)相耦合，并且排列在相同行中的存储单元输入/输出端与每个行的互补数据线(未示出)相耦合。
对于该存储阵列200A的未示出的字线，根据由行解码器(行DEC)对行地址信号解码的结果，仅仅一条字线被驱动到选择电平。该存储阵列200A的未示出的互补数据线与一个读出放大器(SenseAMP)202A和列选择电路(列DEC)203A的I/O线相耦合。该读出放大器202A是用于检测和放大由于来自存储单元的数据读取操作导致在互补数据线上出现的微小电势差的放大电路。在该放大电路中的列选择电路203A包括一个开关电路，用于分别选择互补数据线，然后把这些线路连接到互补I/O线。根据由列选择电路203A对列地址信号的解码结果有选择地操作一个列开关电路。
该存储阵列200B至200D还被提供行解码器201B至201D。该互补I/O线被共同用于每个存储器组，并且连接到包括写入缓冲器210的数据输入电路(Din缓冲器)的输出端和包括主放大器的数据输出电路(Dout缓冲器)211的输入端。尽管没有特别的限制，一个端子DQ被定义为用于输入或输出16位的数据D0至D15的输入/输出端。一个DQS缓冲器215产生从该端子DQ输出的数据的数据选通信号。
从地址输入端提供的地址信号A0至A14被一次存储在一个地址缓冲器204中。在上述按照时间次序输入的地址信号中的行***地址信号被存储在行地址缓冲器205中。该列***地址信号被存储在列地址缓冲器206中。一个刷新计数器208产生行地址，用于自动刷新和自刷新模式。
模式寄存器213存储每个操作模式信息。对于行解码器201A至201D，仅仅对应于由组选择电路212所指定的组的行解码器工作，以实现字线的选择操作。通过提供例如时钟信号CLK、/CLK(斜杆(/)表示行使能信号)、时钟使能信号CKE、片选信号/CS、列地址选通信号/CAS、行地址选通信号/RAS和写入使能/WE这样的外部控制信号以及通过/DM、DQS和模式寄存器213的地址信号，一个控制电路209产生一个内部时序信号，用于根据上述信号的电平改变和时序控制DDR SDRAM的工作模式、测试模式和电路块的操作。另外，该控制电路209被提供对应于这些信号的输入缓冲器。
该时钟信号CLK和/CLK被通过该时钟缓冲器输入到DLL电路214，以产生一个内部时钟。尽管没有特别的限制，使用该内部时钟作为数据输出电路211和DQS缓冲器215的输入信号。另外，通过该时钟缓冲器输入的时钟信号被提供到时钟端子，用于写入缓冲器210和列地址计数器207。
其他外部输入信号被与相关内部时钟信号的上升沿同步地有效。该片选信号/CS用其低电平指示命令输入周期的开始。当片选信号/CS处于高电平时(不选择芯片的情况)，该信号和其他信号不具有任何含义。但是，该存储器组和例如短脉冲操作这样的内部操作的选择条件不受到切换到不选择状态的影响。/RAS、/CAS和/WE的信号具有不同于在普通DRAM中的相应信号的功能，并且这些区域被有效以确定在下文中所述的命令周期。
该时钟使能信号CKE被用于指示下一个时钟信号的有效性。当相关信号CKE处于高电平时，下一个时钟信号CLK的上升沿被有效，但是当信号CKE处于低电平时，该上升沿无效。当用于控制数据输出电路211为输出使能模式的外部控制信号/OE被在读取模式中提供时，该信号/OE还被提供到控制电路209。当该信号/OE处于高电平时，例如，该数据输出电路211被设置为高输出阻抗状态。
该DDR SDRAM的读取操作被执行如下。片选信号/CS、/RAS、/CAS和写入使能/WE的每个信号被分别与时钟信号CLK同步地输入。当信号/RAS被设置为0时，该行地址和组选择信号被同时输入，并且由行地址缓冲器205和组选择电路212所保持。由组选择电路212所指定的行解码器210解码该行地址信号，以输出所有行的数据，作为来自存储单元阵列200的小信号(minute signal)。所输出的小信号被放大并且被读出放大器202所存储。所指定的组变为有效。
在该行地址输入后的三个时钟之后，当该信号CAS被设置为0时，列地址和组选择信号被同时输入，并且各个信号被列地址缓冲器206和组选择电路212所保存。当该指定组被激活时，被保存的列地址从列地址计数器207输出，并且列选择电路203选择该列。所选择的数据被从读出放大器202输出。在这种情况中，两组数据(在×4位结构中的8位、在×16位结构中的32位)被输出。
从读出放大器202输出的数据然后被从数据输出电路211输出到芯片的外部。该输出时序与从DLL214输出的时钟QCLK的上升沿和下降沿同步。在这种情况中，两组数据被从上述并行数据转换为串行数据，并且变为该结构的数据(一组数据×2)。该数据选通信号DQS被与数据输出同时地从DQS缓冲器215输出。当存储在模式寄存器213中的短脉冲长度为4或更长时，列地址计数器207被自动增加，以读取下一个列数据。
该DLL214具有产生数据输出电路211和DQS缓冲器215的工作时钟QCLK的功能。数据输出电路211和DQS缓冲器215取从由DLL214所产生的内部时钟信号QCLK的输入直到数据信号和数据选通信号被实际输出的特定时间段。因此，通过使用该复制电路使得该内部时钟信号QCLK的相位比外部时钟CLK提前，而使得该数据信号和数据选通信号的相位与外部时钟CLK相匹配。相应地，该数据信号和数据选通信号的相位可以与该外部时钟信号相匹配。
在本实施例中，由于使用可以工作于短同步时间并且还可以获得对更高频带的频率稳定的同步信号的DLL电路，可以实现保证更高的响应特性和高速操作的DRR SDRAM。
图17为示出使用本发明的同步电路的PLL电路的一个实施例的方框图。通过使用奇数个可变延迟电路的电路级，然后把这种可变延迟电路的输出信号反馈到其输入端而形成一个环形振荡器，并且该环形振荡器被用作为一个压控振荡电路VCO。该VCO的输出信号被一个分频电路所分频，以形成分频的输出CK和仅仅与该信号CK具有Δt的相位差的信号CK-Δt和CK+Δt。这些分频信号然后被提供到图6中所述的相位比较器，用于与来自外部电路的时钟信号CLK进行相位比较。从而形成用于粗调节的信号UP0/DN0和用于细调节的信号UP/DN。然后，这些信号被提供到电荷泵和滤波器，以形成被用于控制形成上述VCO的可变延迟电路级的延迟控制信号。例如，该信号CK-Δt、CK和CK+Δt通过一对延迟电路对分频输出CK’给予Δt的延迟。相应地，当CK’被用作为CK-Δt、CK’+Δt被用作为CK以及CK’+2Δt被用作为CK+Δt时，这是足够的。否则，在该分频器中的分频处理过程中形成的脉冲也可以被使用。也就是说，通过使用图13中所示的分频/分配器，还可以使用相位与图14中所示的输入脉冲偏离每半个周期的三个信号。
由于上述结构，该VCO可以产生内部时钟信号ICLK，其与外部时钟CLK同步并且对应于在该分频器中的分频比率而加倍。当该VCO产生与外部时钟CLK相同频率的内部脉冲时，上述分频器可以被取消。在这种情况中，作为该信号CK-Δt和CK+Δt，可以使用形成该信号CK的单元延迟电路级的一个在前电路级和一个在后电路级的信号。
在可变延迟电路1形成要与图1的情况中的外部时钟同步的控制信号并且该控制信号被用作为形成VCO的可变延迟电路的控制信号的情况下，可以通过相同地设置该单元延迟电路级的延迟时间然后把VCO的可变延迟电路级的级数减小到可变延迟电路1的级数的(1/2)而形成，频率为外部时钟的两倍的内部时钟；并且可以通过把级数减小到该可变延迟电路级的级数的(1/4)而形成用于频率为该外部时钟的倍数的内部时钟信号。
本发明已经根据优选实施例而描述，但是本发明不仅仅限于上述实施例并且可以有各种变化和改变，而不脱离权利要求的范围。例如，各种实施例可以被引入，用于相位比较器、形成用于指定粗调节范围和细调节范围的延迟信号DL-1和DL+1的电路以及实现与这种延迟信号的相位比较的电路。上述DLL电路还可以适用于同步SRAM和各种半导体集成电路器件，以形成与来自除了上述DRR SDRAM之外的外部电路的时钟同步的信号。如上文所述，本发明可以被广泛地用作为该同步电路和同步方法。
本发明的典型实施例可以提供如下效果。通过由第一可变延迟电路形成要与一个参考脉冲相同步的第一脉冲、相位比所述第一脉冲提前特定时间段的第二脉冲、以及相位比所述第一脉冲延迟特定时间段的第三脉冲；由一个第一相位比较电路把所述参考脉冲与所述第一脉冲相比较；由一个第二相位比较电路把所述参考脉冲和所述第二脉冲以及所述第三脉冲相比较；以及由一个控制电压产生电路通过相对于所述第一相位比较电路的比较输出给予所述第二相位比较电路的比较输出更高的优先级而形成控制电压，把所述参考脉冲的相位与所述第二脉冲或所述第三脉冲的相位相匹配，然后在所述相位匹配之后，通过从所述第一相位比较电路的比较输出形成所述控制电压而把所述参考脉冲的相位与所述第一脉冲的相位相匹配，可以用简化结构获得响应特性和稳定性。
另外，通过由一个分频电路对一个参考脉冲的频率进行分频；由一个第一可变延迟电路形成要与所述分频电路的分频脉冲相同步的第一脉冲；由第一脉冲比较电路把所述分频脉冲与所述第一脉冲相比较；由一个分频/分配电路对所述参考脉冲的频率进行分频并且形成对应于分频比率的多相时钟；由配置为与所述第一可变延迟电路相同结构的第二可变延迟电路的多个电路级延迟由所述分频/分配电路所产生的各个多相时钟；由一个波形合并电路产生对应于来自多个电路级的所述第二可变延迟电路的延迟输出的所述参考脉冲的脉冲；以及由一个控制电压产生电路形成对应于所述第一相位比较电路的比较输出的所述第一和第二可变延迟电路的控制电压，可以获得具有更高精度的高频同步信号。

Claims (9)

1.一种同步电路，其中包括：
参考脉冲；
第一可变延迟电路，用于产生要与所述参考脉冲同步的第一脉冲、相位比所述第一脉冲提前特定时间段的第二脉冲、以及相位比所述第一脉冲延迟特定时间段的第三脉冲；
第一相位比较电路，用于把所述参考脉冲与所述第一脉冲相比较；
第二相位比较电路，用于把所述参考脉冲和所述第二脉冲以及所述第三脉冲相比较；以及
控制电压产生电路，用于通过接收所述第一相位比较电路的比较输出和所述第二相位比较电路的比较输出而产生所述第一可变延迟电路的控制电压；
其中所述控制电压产生电路通过相对于所述第一相位比较电路的比较输出给予所述第二相位比较电路的比较输出更高的优先级而产生控制电压，并且在由所述第二相位比较电路使所述参考脉冲和所述第二脉冲或第三脉冲的相位相匹配之后，由所述第一相位比较电路的比较输出产生所述控制电压。
2.根据权利要求1所述的同步电路，
其中所述可变延迟电路包括多个单元可变延迟电路的电路级，
其中所述第二脉冲是形成所述第一脉冲的所述单元延迟电路的输入脉冲，以及
其中所述第三脉冲是接收所述第一脉冲的所述单元延迟电路的输入脉冲。
3.根据权利要求2所述的同步电路，
其中所述同步电路被安装在一个半导体集成电路器件上，
其中所述同步电路包括第二可变延迟电路，其中包括多个单元延迟电路，用于形成所述第一可变延迟电路的所述第一脉冲并且用所述控制电压控制该延迟时间，
其中所述参考脉冲被从所述半导体集成电路器件的外部端子输入，然后被输入到所述第一和第二可变延迟电路，以及
其中与所述参考脉冲同步的脉冲被从所述第二可变延迟电路输出。
4.根据权利要求3所述的同步电路，
其中所述参考脉冲被通过一个输入缓冲器输入到所述第一和第二可变延迟电路，
其中由所述第二可变延迟电路产生的一个输出脉冲被通过一个输出缓冲器从该外部端子输出，以及
其中具有等效于所述输入缓冲器和输出缓冲器的延迟时间的一个复制电路被提供在所述输入缓冲器和所述第一可变延迟电路之间。
5.根据权利要求4所述的同步电路，其中进一步包括：
分频电路，用于对所述参考脉冲的频率进行分频；
分频/分配电路，用于按照与所述分频电路相等的分割比率对所述参考脉冲的频率进行分频，以把它们分配到对应于该分频比率的多相时钟；
第二可变延迟电路，其中包括多个电路级，用于分别延迟所述分频/分配电路的多相时钟；以及
波形合并电路，用于通过接收所述可变延迟电路的延迟输出而产生对应于所述参考脉冲的脉冲。
6.一种同步电路，其中包括：
参考脉冲；
分频电路，用于对所述参考脉冲的频率进行分频；
第一可变延迟电路，用于产生与所述分频电路的分频脉冲相同步的第一脉冲；
第一相位比较电路，用于把所述分频脉冲与所述第一相位相比较；
分频/分配电路，用于对所述参考脉冲的频率进行分频，并且产生对应于该分频比率的多相时钟；
第二可变延迟电路，其被配置为与所述第一可变延迟电路相同的结构，并且包括用于分别延迟在所述分频/分配电路中形成的多相时钟的多个电路级；
波形合并电路，用于通过接收来自所述第二可变延迟电路的多个电路级的延迟输出而产生对应于所述参考脉冲的脉冲；以及
控制电压产生电路，用于通过接收所述第一相位比较电路的比较输出而产生所述可变延迟电路和所述第二可变延迟电路的控制电压。
7.根据权利要求6所述的同步电路，
其中所述同步电路被安装在一个半导体集成电路器件上，
其中所述参考脉冲被从所述半导体集成电路器件的外部端子输入，然后被输入到所述第一和所述第二可变延迟电路。
8.一种同步方法，其中包括如下步骤：
由第一可变延迟电路形成要与一个参考脉冲相同步的第一脉冲、相位比所述第一脉冲提前特定时间段的第二脉冲、以及相位比所述第一脉冲延迟特定时间段的第三脉冲；
由一个第一相位比较电路把所述参考脉冲与所述第一脉冲相比较；
由一个第二相位比较电路把所述参考脉冲和所述第二脉冲以及所述第三脉冲相比较；以及
由一个控制电压产生电路通过相对于所述第一相位比较电路的比较输出给予所述第二相位比较电路的比较输出更高的优先级而形成控制电压，把所述参考脉冲的相位与所述第二脉冲或所述第三脉冲的相位相匹配，然后在所述相位匹配之后，通过从所述第一相位比较电路的比较输出形成所述控制电压而把所述参考脉冲的相位与所述第一脉冲的相位相匹配。
9.一种同步方法，其中包括如下步骤：
由一个分频电路对一个参考脉冲的频率进行分频；
由一个第一可变延迟电路形成要与所述分频电路的分频脉冲相同步的第一脉冲；
由第一脉冲比较电路把所述分频脉冲与所述第一脉冲相比较；
由一个分频/分配电路对所述参考脉冲的频率进行分频并且形成对应于分频比率的多相时钟；
由配置为与所述第一可变延迟电路相同结构的第二可变延迟电路的多个电路级延迟由所述分频/分配电路所产生的各个多相时钟，
由一个波形合并电路产生对应于来自多个电路级的所述第二可变延迟电路的延迟输出的所述参考脉冲的脉冲；以及
由一个控制电压产生电路形成对应于所述第一相位比较电路的比较输出的所述第一和第二可变延迟电路的控制电压。
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