CN107359873B - 一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法 - Google Patents
一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法 Download PDFInfo
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Abstract
本发明提供一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法，其用于校准合并单元测试仪的对时误差和守时误差，所述装置包括：标准时钟；第一时钟转换单元，其用于将输入的标准时钟信号转换成秒脉冲PPS信号；第二时钟转换单元，其用于将待测合并单元测试仪时钟输出模块输出的时钟信号转换成待检测光PPS信号或者电PPS信号；锁相时钟，其使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿；时钟偏移单元，其用于设定额外时钟偏移，并输出时钟偏移值；第三时钟转换单元，其用于将时钟偏移单元输出的时钟偏移值转换为IRIG_B码或者PPS信号，并将转换后的信号传输至待测合并单元测试仪的时钟输入模块。
Description
技术领域
本发明涉及智能变电站检测技术领域，并且更具体地，涉及一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法。
背景技术
随着智能变电站建设的深入，智能二次设备的各项指标均大幅提升。为获得高精度的过程层采样数据，对过程层设备的时钟精度提出了新的要求，国家电网公司企业标准《Q/GDW 11015-2013模拟量输入式合并单元检测规范》指出合并单元(MU：Merging Unit)时钟误差中的对时误差在10min内应不大于±1μs,合并单元的守时误差在外部同步信号消失后,至少能在10min内不大于4μs。这就要求二次智能设备的时钟误差在外部时钟正常时必须小于1μs,且在外部时钟丢失时,能在10min的时间内保持4μs的精度。这些指标对智能二次设备提出了很高的要求，按照溯源的要求，作为校验合并单元的设备,合并单元测试仪的对时守时性能至少应比合并单元高2个等级，对合并单元测试仪进行溯源的标准设备所需的精度更高，因此针对合并单元测试仪的对时、守时误差的测试，必须开发高准确度的时钟装置，以满足对合并单元测试仪的相关时间性能的校准。
发明内容
为了解决背景技术存在的缺乏高精度的测试合并单元测试仪的对时、守时误差的装置的技术问题，本发明提供一种基于FPGA锁相及移相校准合并单元测试仪时钟误差的装置，其用于校准合并单元测试仪的对时误差和守时误差，所述装置包括：
标准时钟，其用于输入校准合并单元测试仪时钟误差的标准时钟信号；
第一时钟转换单元，其用于将输入的标准时钟信号转换成PPS信号；
第二时钟转换单元，其用于将待测合并单元测试仪时钟输出模块输出的时钟信号转换成待检测光PPS信号或者电PPS信号；
锁相时钟，其采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿；
时钟偏移单元，其用于设定额外时钟偏移，并输出时钟偏移值；
第三时钟转换单元，其用于将时钟偏移单元输出的时钟偏移值转换为IRIG_B码、光PPS信号或者电PPS信号，并将转换后的信号传输至待测合并单元测试仪的时钟输入模块。
IRIG是英文InterRange Instrumentation Group的缩写。IRIG是美国靶场仪器组的简称。IRIG时间标准有两大类：一类是并行时间码格式，这类码由于是并行格式，传输距离较近，且是二进制，因此远不如串行格式广泛；另一类是串行时间码，共有六种格式，即A、B、D、E、G、H。它们的主要差别是时间码的帧速率不同，IRIG-B为其中的B型码。B型码的时帧速率为1帧/s，可传递100位的信息。作为应用广泛的时间码，B型码具用以下主要特点：携带信息量大，经译码后可获得1、10、100、1000c/s的脉冲信号和BCD编码的时间信息及控制功能信息；高分辨率，调制后的B码带宽，适用于远距离传输；分直流、交流两种，具有接口标准化，国际通用等特点，我们常说的IRIG_B码指的就是直流IRIG_B码。
优选地，所述锁相时钟使用的时钟的频率为400MHz。
优选地，所述时钟偏移单元设定的额外时钟偏移的范围是0～100μs。
优选地，所述装置还包括一个时钟信号输出端口，其用于将第二时钟转换单元生成的电PPS信号传输至其他标准设备，从而使其他标准设备接收第二时钟转换单元生成的电PPS信号的同时，接收第三时钟转换单元生成的电PPS信号，以对两路时钟信号进行溯源或者检测。
根据本发明的另一方面，本发明提供一种基于FPGA锁相及移相校准合并单元测试仪对时误差的方法，所述方法包括：
待测合并单元测试仪时钟输出模块将输出时钟信号传输到校准合并单元测试仪时钟误差的装置的第二时钟转换单元；
第二时钟转换单元将接收到的同步时钟信号转换成待检测光PPS信号或者电PPS信号，并通过相应的光口或者电口发送出至锁相时钟；
锁相时钟采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿；
锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定额外时间偏移并输出时钟偏移值；
输出的时钟偏移值经第三时钟转换单元转换为IRIG_B码、光PPS信号或者电PPS信号后传输至待测合并单元测试仪的时钟输入模块；
待测合并单元测试仪的时钟测试模块对时钟输入信号和时钟输出信号进行误差计算即可得出合并单元测试仪的对时误差。
优选地，所述待测合并单元测试仪时钟输出模块输出的时钟信号是IRIG_B码、光PPS信号或者电PPS信号。
优选地，所述锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定的额外时间偏移的范围是0～100μs。
根据本发明的另一方面，本发明提供一种基于FPGA锁相及移相校准合并单元测试仪守时误差的方法，所述方法包括：
待测合并单元测试仪时钟输出模块将输出时钟信号传输到校准合并单元测试仪时钟误差的装置的第二时钟转换单元；
第二时钟转换单元将接收到的同步时钟信号转换成待检测光PPS信号或者电PPS信号，并通过相应的光口或者电口发送出至锁相时钟；
锁相时钟采用FPGA方式，使用高频时钟跟踪锁相在PPS信号的上升沿；
待测合并单元测试仪输出时钟信号达到固定时间后，断开待测合并单元测试仪的时钟输出信号；
当待测合并单元测试仪的时钟输出信号断开时，锁相时钟进入守时模式，锁相时钟根据标准时钟输出的标准时钟信号继续输出锁相PPS信号；
锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定额外时间偏移并输出时钟偏移值；
输出的时钟偏移值经第三转换单元转换为IRIG_B码、光PPS信号或者电PPS信号后传输至待测合并单元测试仪的时钟输入模块；
待测合并单元测试仪的时钟测试模块对接收到的时钟输入信号和自身的时钟输出信号进行误差计算即可得出合并单元测试仪的守时误差。
优选地，待测合并单元测试仪输出时钟信号的固定时间是10分钟。
优选地，所述待测合并单元测试仪时钟输出模块输出的时钟信号是IRIG_B码、光PPS信号或者电PPS信号。
优选地，所述锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定的额外时间偏移的范围是0～100μs。
本发明所提供的技术方案与现有技术相比，本发明的技术方案提出了一种基于FPGA锁相及移相校准合并单元校验仪时钟误差的装置和方法，很好的解决了合并单元测试仪溯源需要高精度对时守时装置的问题。
附图说明
通过参考下面的附图，可以更为完整地理解本发明的示例性实施方式：
图1是本发明具体实施方式的基于锁相及移相校准合并单元测试仪守时误差的装置的结构图；
图2是本发明具体实施方式的基于锁相及移相校准合并单元测试仪对时误差的方法的流程图；
图3本发明具体实施方式的基于锁相及移相校准合并单元测试仪守时误差的方法的流程图。
具体实施方式
现在参考附图介绍本发明的示例性实施方式，然而，本发明可以用许多不同的形式来实施，并且不局限于此处描述的实施例，提供这些实施例是为了详尽地且完全地公开本发明，并且向所属技术领域的技术人员充分传达本发明的范围。对于表示在附图中的示例性实施方式中的术语并不是对本发明的限定。在附图中，相同的单元/元件使用相同的附图标记。
除非另有说明，此处使用的术语(包括科技术语)对所属技术领域的技术人员具有通常的理解含义。另外，可以理解的是，以通常使用的词典限定的术语，应当被理解为与其相关领域的语境具有一致的含义，而不应该被理解为理想化的或过于正式的意义。
图1是本发明具体实施方式的基于锁相及移相校准合并单元测试仪守时误差的装置的结构图。如图1所示，所述基于FPGA锁相及移相校准合并单元测试仪时钟误差的装置100用于校准合并单元测试仪的对时误差和守时误差，所述装置包括标准时钟101、第一时钟转换单元102、第二时钟转换单元103、锁相时钟104、时钟偏移单元105、第三时钟转换单元106和时钟信号输出端口107。
标准时钟101，其用于输入校准合并单元测试仪时钟误差的标准时钟信号。在本实施例中，标准时钟使用铷钟。铷钟又被称为铷原子钟，铷原子钟由铷量子部分和压控晶体振荡器组成。压控晶体振荡器的频率经过倍频和频率合成，送到量子***与铷原子跃迁频率进行比较。误差信号送回到压控晶体振荡器，对其频率进行调节，使其锁定在铷原子特有的能级跃迁所对应的频率上。铷原子频标短期稳定度最高可达到10-12量级，准确度为±5×10-11，在分类上常分为：普通型、军用型、航天型等。由于它体积小、精度高，所以应用最广。
第一时钟转换单元102，其用于将输入的标准时钟信号转换成秒脉冲PPS信号。
第二时钟转换单元103，其用于将待测合并单元测试仪时钟输出模块输出的时钟信号转换成待检测光PPS信号或者电PPS信号。
锁相时钟104，其采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿。
时钟偏移单元105，其用于设定额外时钟偏移，并输出时钟偏移值。
第三时钟转换单元106，其用于将时钟偏移单元输出的时钟偏移值转换为IRIG_B码、光PPS信号或者电PPS信号，并将转换后的信号传输至待测合并单元测试仪的时钟输入模块。
优选地，所述锁相时钟104使用的时钟的频率为400MHz。当锁相时钟使用400MHz的高稳主时钟时，一秒钟的分辨率为2.5ns，当被检输入时钟的周期数越长，FPGA的时钟分辨率就越高。
优选地，所述时钟偏移单元105设定的额外时钟偏移的范围是0～100μs。
优选地，所述装置还包括一个时钟信号输出端口107，其用于将第二时钟转换单元106生成的电PPS信号传输至其他标准设备，从而使其他标准设备接收第二时钟转换单元103生成的电PPS信号的同时，接收第三时钟转换单元106生成的电PPS信号，以对两路时钟信号进行溯源或者检测。
图2是本发明具体实施方式的基于锁相及移相校准合并单元测试仪对时误差的方法的流程图。如图2所示，所述方法从步骤201开始。
在步骤201，待测合并单元测试仪时钟输出模块将输出时钟信号传输到校准合并单元测试仪时钟误差的装置的第二时钟转换单元；
在步骤202，第二时钟转换单元将接收到的同步时钟信号转换成待检测光PPS信号或者电PPS信号，并通过相应的光口或者电口发送出至锁相时钟；
在步骤203，锁相时钟采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿；
在步骤204，锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定额外时间偏移并输出时钟偏移值；
在步骤205，输出的时钟偏移值经第三时钟转换单元转换为IRIG_B码、光PPS信号或者电PPS信号后传输至待测合并单元测试仪的时钟输入模块；
在步骤206，待测合并单元测试仪的时钟测试模块对时钟输入信号和时钟输出信号进行误差计算即可得出合并单元测试仪的对时误差。
优选地，所述待测合并单元测试仪时钟输出模块输出的时钟信号是IRIG_B码、光PPS信号或者电PPS信号。
优选地，所述锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定的额外时间偏移的范围是0～100μs。
图3本发明具体实施方式的基于锁相及移相校准合并单元测试仪守时误差的方法的流程图。如图3所示，所述方法从步骤301开始。
在步骤301，待测合并单元测试仪时钟输出模块将输出时钟信号传输到校准合并单元测试仪时钟误差的装置的第二时钟转换单元；
在步骤302，第二时钟转换单元将接收到的同步时钟信号转换成待检测光PPS信号或者电PPS信号，并通过相应的光口或者电口发送出至锁相时钟；
在步骤303，锁相时钟采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿；
在步骤304，待测合并单元测试仪输出时钟信号达到固定时间后，断开待测合并单元测试仪的时钟输出信号；
在步骤305，当待测合并单元测试仪的时钟输出信号断开时，锁相时钟进入守时模式，锁相时钟根据标准时钟输出的标准时钟信号继续输出锁相PPS信号；
在步骤306，锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定额外时间偏移并输出时钟偏移值；
在步骤307，输出的时钟偏移值经第三转换单元转换为IRIG_B码、光PPS信号或者电PPS信号后传输至待测合并单元测试仪的时钟输入模块；
在步骤308，待测合并单元测试仪的时钟测试模块对接收到的时钟输入信号和自身的时钟输出信号进行误差计算即可得出合并单元测试仪的守时误差。
优选地，待测合并单元测试仪输出时钟信号的固定时间是10分钟。
优选地，所述待测合并单元测试仪时钟输出模块输出的时钟信号是IRIG_B码、光PPS信号或者电PPS信号。
优选地，所述锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定的额外时间偏移的范围是0～100μs。
通常地，在权利要求中使用的所有术语都根据他们在技术领域的通常含义被解释，除非在其中被另外明确地定义。所有的参考“一个/所述/该【装置、组件等】”都被开放地解释为所述装置、组件等中的至少一个实例，除非另外明确地说明。这里公开的任何方法的步骤都没必要以公开的准确的顺序运行，除非明确地说明。
Claims (11)
1.一种基于锁相及移相校准合并单元测试仪时钟误差的装置，其用于校准合并单元测试仪的对时误差和守时误差，所述装置包括：
标准时钟，其用于输入校准合并单元测试仪时钟误差的标准时钟信号；
第一时钟转换单元，其用于将输入的标准时钟信号转换成秒脉冲PPS信号；
第二时钟转换单元，其用于将待测合并单元测试仪时钟输出模块输出的时钟信号转换成待检测光PPS信号或者电PPS信号，其中，当待测合并单元测试仪时钟输出模块输出时钟信号达到固定时间后，断开待测合并单元测试仪的时钟输出信号；
锁相时钟，其采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在PPS信号的上升沿，其中，当待测合并单元测试仪的时钟输出信号断开时，锁相时钟进入守时模式，锁相时钟根据标准时钟输出的标准时钟信号继续输出锁相PPS信号；
时钟偏移单元，其用于设定额外时钟偏移，并输出时钟偏移值；
第三时钟转换单元，其用于将时钟偏移单元输出的时钟偏移值转换为串行时间码IRIG_B码、光PPS信号或者电PPS信号，并将转换后的信号传输至待测合并单元测试仪的时钟输入模块；
待测合并单元测试仪的时钟测试模块对时钟输入信号和时钟输出信号进行误差计算即可得出合并单元测试仪的对时误差；
当锁相时钟进入守时模式时，待测合并单元测试仪的时钟测试模块对接收到的时钟输入信号和自身的时钟输出信号进行误差计算即可得出合并单元测试仪的守时误差。
2.根据权利要求1所述的装置，其特征在于，所述锁相时钟使用的时钟的频率为400MHz。
3.根据权利要求1所述的装置，其特征在于，所述时钟偏移单元设定的额外时钟偏移的范围是0～100μs。
4.根据权利要求1所述的装置，其特征在于，所述装置还包括一个时钟信号输出端口，其用于将第二时钟转换单元生成的电PPS信号传输至其他标准设备，从而使其他标准设备接收第二时钟转换单元生成的电PPS信号的同时，接收第三时钟转换单元生成的电PPS信号，以对两路时钟信号进行溯源或者检测。
5.一种基于锁相及移相校准合并单元测试仪对时误差的方法，所述方法包括：
待测合并单元测试仪时钟输出模块将输出时钟信号传输到权利要求1至4中任意一个所述的装置的第二时钟转换单元；
第二时钟转换单元将接收到的同步时钟信号转换成待检测光PPS信号或者电PPS信号，并通过相应的光口或者电口发送出至锁相时钟；
锁相时钟采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在 PPS信号的上升沿；
锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定额外时间偏移并输出时钟偏移值；
输出的时钟偏移值经第三时钟转换单元转换为IRIG_B码、光PPS信号或者电PPS信号后传输至待测合并单元测试仪的时钟输入模块；
待测合并单元测试仪的时钟测试模块对时钟输入信号和时钟输出信号进行误差计算即可得出合并单元测试仪的对时误差。
6.根据权利要求5所述的方法，其特征在于，所述待测合并单元测试仪时钟输出模块输出的时钟信号是IRIG_B码、光PPS信号或者电PPS信号。
7.根据权利要求5所述的方法，其特征在于，所述锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定的额外时间偏移的范围是0～100μs。
8.一种基于锁相及移相校准合并单元测试仪守时误差的方法，所述方法包括：
待测合并单元测试仪时钟输出模块将输出时钟信号传输到权利要求1至4中任意一个所述的装置的第二时钟转换单元；
第二时钟转换单元将接收到的同步时钟信号转换成待检测光PPS信号或者电PPS信号，并通过相应的光口或者电口发送出至锁相时钟；
锁相时钟采用FPGA方式，使用高频时钟跟踪第一时钟转换单元和第二时钟转换单元输入的PPS信号并锁相在 PPS信号的上升沿；
待测合并单元测试仪输出时钟信号达到固定时间后，断开待测合并单元测试仪的时钟输出信号；
当待测合并单元测试仪的时钟输出信号断开时，锁相时钟进入守时模式，锁相时钟根据标准时钟输出的标准时钟信号继续输出锁相PPS信号；
锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定额外时间偏移并输出时钟偏移值；
输出的时钟偏移值经第三转换单元转换为IRIG-B码、光PPS信号或者电PPS信号后传输至待测合并单元测试仪的时钟输入模块；
待测合并单元测试仪的时钟测试模块对接收到的时钟输入信号和自身的时钟输出信号进行误差计算即可得出合并单元测试仪的守时误差。
9.根据权利要求8所述的方法，其特征在于，待测合并单元测试仪输出时钟信号的固定时间是10分钟。
10.根据权利要求8所述的方法，其特征在于，所述待测合并单元测试仪时钟输出模块输出的时钟信号是IRIG_B码、光PPS信号或者电PPS信号。
11.根据权利要求8所述的方法，其特征在于，所述锁相后的PPS信号经过时钟偏移单元时，时钟偏移单元设定的额外时间偏移的范围是0～100μs。
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