CN107346943B - 适用于dcm和ccm的双模式同步整流控制电路 - Google Patents
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Abstract
适用于DCM和CCM的双模式同步整流控制电路，属于电源管理技术领域。本发明结构简单，能够有效地减小整流导通损耗，实现同步整流的高效率。其中，第二负电平检测器实现了极小的死区时间控制；关断时间屏蔽模块防止同步整流管M2的误开启，开启时间屏蔽模块防止同步整流管M2的误关断；第一采样端采用高压器件LDMOS和DEMOS的漏极来承受高压，避免了用齐纳管对同步整流管M2的漏端VD进行箝位，防止同步整流管M2的漏端VD对地泄放电流；以上措施共同实现了同步整流的高效率；另外引入了同步控制模块，实现了电流连续模式CCM下的同步整流。
Description
技术领域
本发明属于电源管理技术领域，具体的说涉及一种适用于DCM和CCM的双模式同步整流控制电路。
背景技术
随着现代高速超大规模集成电路尺寸不断减小，功耗不断降低，要求的供电电压也越来越低，输出电流则越来越大。在低压、大电流的输出环境下，传统的整流二极管导通压降较高，即使采用低压降的肖特基二极管，也会产生0.4V以上的压降，导致整流损耗增加，电源效率降低。同步整流技术通过采用更低导通电阻的MOSFET，可以大大降低整流部分的功耗，提高变换器的性能，实现电源的高效率。
同步整流技术按驱动方式可以分为电压型驱动和电流型驱动，按驱动信号的来源又可以分为自驱动和外驱动。其中，电压型自驱动方式结构简单、经济高效，是目前广受关注的同步整流驱动技术，电压型自驱动同步整流适用于反激变换器Flyback的应用拓扑如图1所示。该应用拓扑的工作原理为：当原边开关管M1开启时，同步整流控制电路检测到同步整流管M2的漏极和源极电压差VDS>0，将同步整流管M2关闭，副边绕组NS储存能量，***依靠输出电容COUT给负载供电；当原边开关管M1关闭时，副边绕组NS电压反向，同步整流控制电路检测到同步整流管M2的漏极和源极电压差VDS<0，将同步整流管M2开启，副边绕组NS储存的能量提供给负载，同时补充输出电容COUT损失的能量。两个过零点的检测是电压型自驱动同步整流技术的关键，而实际中并不是严格的检测过零点，而是检测两个接近零电压的负的阈值，采用两个负阈值来判断同步整流管M2的开启或关闭而非采用一个过零比较器的原因在于，可以减小VDS电压的抖动对准确判断电路状态的影响。而选择一个接近于零的负阈值检测点可以减小体二极管D2导通时间，提高整流效率。另外，在同步整流管M2关断时同步整流管M2的漏极(VD端)会由于LC振荡而造成VD电压产生振铃现象，VD振铃电压可能会造成1)使同步整流管误开启，降低整流效率；2)整流芯片的内部器件被高压击穿。对于前者，通常用一段TON/TOFF信号来屏蔽误关断/误开启，而对于后者，传统的做法是用齐纳管对VD采样端进行箝位，齐纳管击穿时将VD电压箝位在一个安全电平，但是这种方案会使电源通过击穿的齐纳管向地泄放电流，造成整流效率的降低。
发明内容
针对上述不足之处，本发明提供一种适用于DCM和CCM的双模式同步整流控制电路，结构简单，能够有效地减小整流导通损耗，实现同步整流的高效率。
本发明的技术方案为：
适用于DCM和CCM的双模式同步整流控制电路，包括开启时间屏蔽模块、关断时间屏蔽模块、第一SR锁存器、第二SR锁存器、第一与门、第二与门、驱动模块、第一齐纳管Dz1和第二齐纳管Dz2，
所述同步整流控制电路还包括第一负电平检测器、第二负电平检测器、振铃检测器和同步控制模块，
所述第二负电平检测器包括采样管，所述采样管包括第十三NMOS管MN13和第十四NMOS管MN14，所述第十三NMOS管的漏极作为所述同步整流控制电路的第一采样端，其源极输出第一采样电压至所述第一负电平检测器的第一输入端；所述第十四NMOS管的漏极作为所述同步整流控制电路的第二采样端，其源极输出第二采样电压至所述第一负电平检测器的第二输入端；
所述振铃检测器的输入端连接所述同步整流控制电路的第一采样端；所述第一SR锁存器的S端连接所述振铃检测器的输出端，其R端连接所述驱动模块的输入端，其Q端连接所述关断时间屏蔽模块的输入端和所述第一与门的第一输入端；所述第一与门的第二输入端连接所述关断时间屏蔽模块的输出端，其第三输入端连接所述第一负电平检测器的输出端和所述开启时间屏蔽模块的输入端；所述第二与门的第一输入端连接所述第二负电平检测器的输出端，其第二输入端连接所述开启时间屏蔽模块的输出端；所述第二SR锁存器的S端连接所述第一与门的输出端，其R端连接所述第二与门的输出端和所述同步控制模块的输出端，其Q端连接所述驱动模块的输入端；
所述第一齐纳管Dz1的阳极连接第二齐纳管Dz2的阴极和所述同步控制模块的输入端，其阴极接电源电压，第二齐纳管Dz2的阳极接地；所述驱动模块的输出端作为所述同步整流控制电路的输出端。
具体的，所述同步整流控制电路还包括内部基准及电流偏置模块，用于产生基准电压VREF和偏置电流。
具体的，所述第二负电平检测器还包括第一电阻R1，第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十九PMOS管MP19和第二十PMOS管MP20，
第十三NMOS管MN13和第十四NMOS管MN14的栅极互连，第十三NMOS管MN13的源极连接第七NMOS管MN7、第四NMOS管MN4、第十一NMOS管MN11的源极和第十七PMOS管MP17、第十二NMOS管MN12的漏极，第十四NMOS管MN14的源极连接第三NMOS管MN3、第八NMOS管MN8和第十NMOS管MN10的源极、第十八PMOS管MP18的漏极以及第四电阻R4的一端，第四电阻R4的另一端连接第十一NMOS管MN11的漏极；
第七NMOS管MN7和第八NMOS管MN8的栅极互连并连接第五NMOS管MN5和第十二PMOS管MP12的漏极，第七NMOS管MN7的漏极连接第五NMOS管MN5的源极和第十六PMOS管MP16的漏极，第八NMOS管MN8的漏极连接第六NMOS管MN6的源极和第十五PMOS管MP15的漏极；
第五NMOS管MN5和第六NMOS管MN6的栅极互连并连接第三NMOS管MN3的栅极和漏极以及第十PMOS管MP10的漏极，第十三PMOS管MP13的漏极连接第六NMOS管MN6的漏极和第九NMOS管MN9的栅极，其源极接第七PMOS管MP7的漏极，其栅极连接第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第十四PMOS管MP14的栅极以及第九PMOS管MP9和第二NMOS管MN2的漏极；
第六PMOS管MP6的漏极接第十二PMOS管MP12的源极，其栅极接第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第七PMOS管MP7和第八PMOS管MP8的栅极以及第一PMOS管MP1的漏极和第九PMOS管MP9的源极，第二PMOS管MP2的漏极接第十PMOS管MP10的源极，第三PMOS管MP3的漏极接第十一PMOS管MP11的源极，第四PMOS管MP4的漏极接第十七PMOS管MP17和第十八PMOS管MP18的源极，第五PMOS管MP5的漏极接第十五PMOS管MP15和第十六PMOS管MP16的源极，第八PMOS管MP8的漏极接第十四PMOS管MP14的源极；
第四NMOS管MN4的栅漏短接并连接第十一PMOS管MP11的漏极，第十五NMOS管MN15的漏极接第九NMOS管MN9、第十六NMOS管MN16和第十四PMOS管MP14的漏极以及第十七NMOS管MN17和第十九PMOS管MP19的栅极，其源极通过第三电容C3后接第九NMOS管MN9的栅极；第十六NMOS管MN16的源极连接第十八PMOS管MP18和第十六PMOS管MP16的栅极并通过第二电容C2后接地；第十八NMOS管MN18和第二十PMOS管MP20的栅极互连连接第十七NMOS管MN17和第十九PMOS管MP19的漏极，其漏极也互连并作为所述第二负电平检测器的输出端；
第一NMOS管MN1的栅漏互连并连接第二NMOS管MN2的栅极和第二电阻R2的一端，第二电阻R2的另一端连接第一电阻R1的一端、第一电容C1的一端、第十五PMOS管MP15和第十七PMOS管MP17的栅极，第一电阻R1的另一端接等效的基准电压V1，第一电容C1的另一端接地；第三电阻R3的一端接等效的基准电压V1，另一端接第十NMOS管MN10的漏极；所述等效的基准电压V1由基准电压VREF经过一电压跟随器产生；第十NMOS管MN10的栅极连接第十一NMOS管MN11、第十二NMOS管MN12的栅极，第十五NMOS管MN15的栅极接第十六NMOS管MN16的栅极；
第一PNMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第十九PMOS管MP19和第二十PMOS管MP20的源极接电源电压，第一NMOS管MN1、第二NMOS管MN2、第九NMOS管MN9、第十二NMOS管MN12、第十七NMOS管MN17和第十八NMOS管MN18的源极接地；
所述第十三NMOS管MN13和第十四NMOS管MN14为高压横向扩散金属氧化物半导体。
具体的，所述第一负电平检测器包括第一箝位运算放大器OP1、第五电阻R5、第六电阻R6、第二十一PMOS管MP21、第二十二PMOS管MP22、第二十三PMOS管MP23、第二十四PMOS管MP24、第二十五PMOS管MP25、第二十六PMOS管MP26、第二十七PMOS管MP27、第十九NMOS管MN19、第二十NMOS管MN20、第二十一NMOS管MN21、第二十二NMOS管MN22、第二十三NMOS管MN23，
第二十七PMOS管MP27的栅极作为所述第一负电平检测器的第一输入端连接所述第二负电平检测器中第十三NMOS管MN13的源极，第二十六PMOS管MP26的栅极作为所述第一负电平检测器的第二输入端连接所述第二负电平检测器中第十四NMOS管MN14的源极；
第一箝位运算放大器OP1的正向输入端连接基准电压VREF，其负向输入端连接第十九NMOS管MN19的源极并通过第五电阻R5后接地，其输出端连接第十九NMOS管MN19的栅极；
第二十一PMOS管MP21的栅漏短接并连接第十九NMOS管MN19的漏极、第二十二PMOS管MP22、第二十三PMOS管MP23和第二十四PMOS管MP24的栅极；
第二十NMOS管MN20的栅漏短接并连接第二十一NMOS管MN21的栅极和第二十二PMOS管MP22的漏极，其源极接第二十六PMOS管MP26的源极；第二十一NMOS管MN21的漏极接第二十三PMOS管MP23的漏极和第二十五PMOS管MP25的栅极，其源极通过第六电阻R6后接第二十七PMOS管MP27的源极；
第二十二NMOS管MN22的栅漏短接并连接第二十三NMOS管MN23的栅极和第二十四PMOS管MP24的漏极，第二十三NMOS管MN23的漏极连接第二十五PMOS管MP25的漏极并作为所述第一负电平检测器的输出端；
第二十一PMOS管MP21、第二十二PMOS管MP22、第二十三PMOS管MP23、第二十四PMOS管MP24和第二十五PMOS管MP25的源极接电源电压，第二十六PMOS管MP26和第二十七PMOS管MP27的漏极以及第二十二NMOS管MN22和第二十三NMOS管MN23的源极接地。
具体的，所述振铃检测器包括第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、二十八PMOS管MP28、第二十九PMOS管MP29、第三十PMOS管MP30、第三十一PMOS管MP31、第三十二PMOS管MP32、第一DEMOS管DEMOS1、第二DEMOS管DEMOS2、第二十四NMOS管MN24、第二十五NMOS管MN25，
第一DEMOS管DEMOS1的栅漏短接并连接第二DEMOS管DEMOS2的栅极和第二十八PMOS管MP28的漏极，其源极通过第七电阻R7和第九电阻R9的串联结构后接地；第二DEMOS管DEMOS2的漏极通过第八电阻R8后接所述同步整流控制电路的第一采样端，其源极接第二十九PMOS管MP29的漏极和第三十二PMOS管MP32的栅极；第二十八PMOS管MP28的栅极连接第二十九PMOS管MP29、第三十PMOS管MP30、第三十一PMOS管MP31和所述第一负电平检测器中第二十四PMOS管MP24的栅极，第二十八PMOS管MP28、第二十九PMOS管MP29、第三十PMOS管MP30和第三十一PMOS管MP31的源极接电源电压，
第二十四NMOS管MN24的栅漏短接并连接第二十五NMOS管MN25的栅极和第三十PMOS管MP30的漏极，第二十四NMOS管和第二十五NMOS管MN25的源极接地，第二十五的漏极接第三十二PMOS管MP32的漏极并作为所述振铃检测器的输出端，第三十一PMOS管MP31的漏极通过第十电阻R10后接所述同步整流控制电路的第二采样端。
具体的，所述同步控制模块包括第二箝位运算放大器OP2、第十一电阻R1、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻Rpull、第三十三PMOS管MP33、第三十四PMOS管MP34、第三十五PMOS管MP35、第三十六PMOS管MP36、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28和第二十九NMOS管MN29，
第二箝位运算放大器OP2的正向输入端连接基准电压VREF，其负向输入端连接第二十六NMOS管MN26的源极并通过第十一电阻R1后接地，其输出端连接第二十六NMOS管MN26的栅极；
第三十三PMOS管MP33的栅漏短接并连接第二十六NMOS管MN26的漏极和第三十四PMOS管MP34的栅极，第三十四PMOS管MP34的漏极接第二十七NMOS管MN27的漏极，第三十三PMOS管MP33和第三十四PMOS管MP34的源极接电源电压；
第三十五PMOS管MP35的栅漏短接并连接第三十六PMOS管MP36的栅极和第二十八NMOS管MN28的漏极，其源极通过第十三电阻R13和第十二电阻R12的串联结构后接电源电压，第三十六PMOS管MP36的源极通过第十四电阻R14和第十五电阻Rpull的串联结构后接电源电压，其漏极连接第二十九NMOS管MN29的漏极并作为所述同步控制模块的输出端，第十四电阻R14和第十五电阻Rpull的串联点作为所述同步控制模块的输入端；
第二十七NMOS管MN27、第二十八NMOS管MN28和第二十九NMOS管MN29的栅极互连，其源极均接地。
具体的，所述开启时间屏蔽模块和关断时间屏蔽模块在检测到其输入端的上升沿信号时输出一个低电平信号。
具体的，所述同步整流控制电路用于反激变换器时，所述反激变换器的输出电压作为所述同步整流控制电路的电源电压，所述第一采样端采样所述反激变换器中同步整流管的漏端电压，所述第二采样端采样所述反激变换器中同步整流管的源端电压。
本发明的有益效果为：本发明结构简单，能够有效地减小整流导通损耗，实现同步整流的高效率。其中在用于反激变换器时，第二负电平检测器实现了极小的死区时间控制；关断时间屏蔽模块防止同步整流管M2的误开启，开启时间屏蔽模块防止同步整流管M2的误关断；采样端采用高压器件LDMOS(即第二负电平检测器中第十三NMOS管MN13和第十四NMOS管MN14)和DEMOS(即振铃检测器中第一DEMOS管DEMOS2和第二DEMOS管DEMOS2)的漏极来承受高压，避免了用齐纳管对同步整流管M2的漏端VD进行箝位，防止同步整流管M2的漏端VD对地泄放电流；以上措施共同实现了同步整流的高效率；另外引入了同步控制模块，实现了电流连续模式CCM下的同步整流。
附图说明
图1为本发明的架构及实施例中的应用拓扑结构图。
图2为实施例中电路工作在电流断续模式DCM下的信号时序图。
图3为实施例中电路工作在电流连续模式CCM下的信号时序图。
图4为实施例中第二负电平检测器NLD2的电路示意图。
图5为实施例中第一负电平检测器NLD1与振铃检测器Ringing Detector的电路示意图。
图6为实施例中同步控制模块SYNC Controller的电路示意图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
以本发明提出的适用于DCM和CCM的双模式同步整流控制电路应用于反激变换器flyback时为实施例，如图1所示，其中实线部分是本发明的电路拓扑，由内部基准及电流偏置模块、振铃检测器、第一负电平检测器、第二负电平检测器、第一SR锁存器、第二SR锁存器、关断时间屏蔽模块、开启时间屏蔽模块、同步控制模块、第一与门、第二与门、第一齐纳管DZ1、第二齐纳管DZ2、驱动模块组成，第一采样端采样反激变换器中同步整流管M2的漏极电平VD，第二采样端采样同步整流管M2的源极电平，同步控制模块的输入端通过反激变换器中外挂电阻RSYNC和外挂耦合电容CSYNC的串联结构后连接原边开关管的漏极。本实施例中的同步整流控制电路由反激变换器Flyback的输出来供电，内部基准与电流偏置模块给其余模块提供参考电压Vref与偏置电流Ibias。下面介绍本实施例中电路的具体工作方式：
如果在开关管M1开启之前次级电感电流ISEC已经下降到零，***工作在DCM(电流断续模式)模式。DCM模式下，当开关管M1关闭，同步整流管M2的漏极电平VD急剧下降，当第一负电平检测器检测到同步整流管M2漏源电压VDS下降到-150mV以下时输出高电平，将第二SR锁存器输出置位为高电平，通过驱动模块将同步整流管M2开启，同时开启时间屏蔽模块检测到第一负电平检测器输出的上升沿信号，输出一个低电平脉冲，屏蔽来自第二负电平检测器的信号，防止同步整流管M2开启时同步整流管M2的漏极电平VD产生的微小扰动使同步整流M2被误关断，在同步整流管M2开启阶段，次级电感电流ISEC对外供电。随着次级电感Ns的能量消耗，次级电感电流ISEC逐渐下降，当检测到同步整流管M2的漏极电压下降到零时，***判断次级电感电流ISEC也已经下降到零，将同步整流管M2关闭。然而实际情况下对于同步整流管M2的漏极电平VD的过零检测并不能做到绝对精确，如果在次级电感电流ISEC下降到零时同步整流管M2还未关闭，负载电流将会通过次级电感和导通的同步整流管M2向地倒灌，严重降低整流效率，为此，需要在次级电感电流ISEC下降到零之前将同步整流管M2关断。而提前关断同步整流管M2时，电感电流ISEC还未下降到零，将通过同步整流管M2的体二极管D2续流，由于体二极管D2的导通压降比较大(一般为0.7V)，因此该时间内的导通损耗比较大，降低了整流效率。因而更接近零的负阈值检测点有利于减小体二极管D2导通损耗。本实施例的方案是当第二负电平检测器检测到同步整流管M2漏源电压VDS大于-5mV时输出高电平，此时开启时间屏蔽模块计时已经结束，第二锁存器SR2被复位为低电平，通过驱动模块将同步整流管M2关断。同步整流管M2关断以后，其漏极会由于LC振荡而造成VD电压产生振铃现象，当振铃检测模块检测到VDS电压高于1.5V时输出高电平，判断VD开始振铃，第一SR锁存器SR1被置位为高电平，关断时间屏蔽模块检测到第一SR锁存器SR1的上升沿信号而产生一段低电平脉冲，屏蔽来自第一负电平检测器NLD1的信号，防止同步整流管M2被误开启。DCM模式下的信号时序如图2所示。本实施例中第一负电平检测器检测的-150mV和第二负电平检测器检测的-5mV都是优选值。
如果在同步开关管M1开启时，次级电感电流ISEC还未下降到零，***进入CCM(电流连续模式)模式。由于次级电感电流ISEC不会下降到零，所以无法及时产生关断信号在下一个周期到来前关闭同步整流管，因此一般的自驱动模式的同步整流方案不适用于CCM模式。为了同时实现CCM和DCM模式下的同步整流，本发明引入了同步控制模块来快速关闭同步整流管M2。具体工作原理是：当原边开关管M1开启，M1漏端瞬间被拉到低电平，该低电平脉冲通过反激变换器中外挂耦合电容CSYNC和外挂电阻RSYNC快速耦合到同步控制模块，同步控制模块的输入端即第十四电阻R14和第十五电阻Rpull的连接点为SYNC端，当同步控制模块的SYNC端的SYNC电平低于VCC-2V(该值为经验值)，输出一个低电平信号送入第二SR锁存器SR2，将同步整流管M2关闭。第一齐纳管DZ1和第二齐纳管DZ2用于对SYNC电平进行箝位，防止过高的SYNC电平对电路造成损坏。CCM模式下的信号时序如图3所示。
本实施例中第二负电平检测器如图4所示，该模块同时实现了对同步整流管栅端电平VD和源端电平VS的采样和-5mV电平的检测。第二负电平检测器的采样管即第十三NMOS管MN13和第十四NMOS管MN14采样高压LDMOS(横向扩散金属氧化物半导体)，利用其漏端耐压特性来承受VD端的高压，第十三NMOS管MN13的源端电压即同步整流管M2的漏端电压VD的采样电压VDSENSE，第十四NMOS管MN14的源端电压即同步整流管M2的源端电压VS的采样电压VSSENSE，将采样到的信号和VSSENSE信号送入该模块本身以及第一负电平检测器。第二负电平检测器的工作原理详见专利201710274231.5。
第一负电平检测器架构如图5所示。由第二负电平检测器采样到的VDSENSE信号和VSSENSE信号送入第一负电平检测器，第一负电平检测器的翻转阈值分析如下：
I＝VREF/R5 (1)
V-＝VDSENSE+VGS27+IR6 (2)
V+＝VSSENSE+VGS27 (3)
(1)-(2)得：
V--V+＝VDSENSE-VSSENSE+IR6 (4)
VDSENSE-VSSENSE＝VD-VS (5)
联立(3)，(4)，(5)得：
由此得到第一负电平检测器的翻转阈值为合理设置第六电阻R6，第五电阻R5的值可以得到需要的-150mV阈值。
振铃检测模块如图5所示，利用两个DEMOS(DEMOS1和DEMOS2)的漏端耐压特性来承受高的VD电压，而当VD电压较低时，DEMOS的漏端电压低于其源端电压，LDMOS的源漏实现功能互换，最终实现正常的电压比较。第十一PMOS管MP11等比例镜像第八PMOS管MP8和第九PMOS管MP9的电流，实现了电源流入VD和VS端的电流相等，减小VD和VS的采样的误差。
设置R7＝R8，所以振铃检测器的翻转点为
VD＝VTHARM (8)
合理设置第九电阻R9的值可以得到振铃检测模块的翻转阈值VTHARM＝1.5V。
同步控制模块的电路架构如图6所示。该同步控制模块电路的翻转阈值VTH,SYNC可以表示为：
当VPRI低电平脉冲到来时，信号通过电容CSYNC和电阻RSYNC耦合到同步检测模块的SYNC端，SYNC端将从电源电压VCC抽走一股电流ISYNC，所以有：
VSYNC＝VCC-ISYNCRpull (10)
当ISYNC足以使VSYNC<VTH,SYNC时，比较器将翻转，同步整流管M2关闭。
外挂电阻RSYNC由(11)式决定：
VSYNC被拉到低于VTH,SYNC的时间至少应超过响应时间tMIN才能保证同步控制模块能够响应，所以外挂耦合电容CSYNC的值可以由(12)式确定：
综合上述，本发明提出了一种高效率DCM/CCM双模式同步整流控制电路，利用第二负电平检测器实现了极小的死区时间控制；采用关断时间屏蔽模块防止同步整流管M2的误开启，开启时间屏蔽模块防止同步整流管M2的误关断；VD采样端采用高压器件LDMOS和DEMOS的漏极来承受高压，避免了用齐纳管对VD端进行箝位，防止VD端对地泄放电流。以上措施共同实现了同步整流的高效率。另外引入了同步控制模块，实现了CCM模式下的同步整流。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (8)
1.适用于DCM和CCM的双模式同步整流控制电路，包括开启时间屏蔽模块、关断时间屏蔽模块、第一SR锁存器、第二SR锁存器、第一与门、第二与门、驱动模块、第一齐纳管(Dz1)和第二齐纳管(Dz2)，
其特征在于，所述同步整流控制电路还包括第一负电平检测器、第二负电平检测器、振铃检测器和同步控制模块，
所述第二负电平检测器包括采样管，所述采样管包括第十三NMOS管(MN13)和第十四NMOS管(MN14)，所述第十三NMOS管(MN13)的漏极作为所述同步整流控制电路的第一采样端，其源极输出第一采样电压至所述第一负电平检测器的第一输入端；所述第十四NMOS管(MN14)的漏极作为所述同步整流控制电路的第二采样端，其源极输出第二采样电压至所述第一负电平检测器的第二输入端；
所述振铃检测器的输入端连接所述同步整流控制电路的第一采样端；所述第一SR锁存器的S端连接所述振铃检测器的输出端，其R端连接所述驱动模块的输入端，其Q端连接所述关断时间屏蔽模块的输入端和所述第一与门的第一输入端；所述第一与门的第二输入端连接所述关断时间屏蔽模块的输出端，其第三输入端连接所述第一负电平检测器的输出端和所述开启时间屏蔽模块的输入端；所述第二与门的第一输入端连接所述第二负电平检测器的输出端，其第二输入端连接所述开启时间屏蔽模块的输出端；所述第二SR锁存器的S端连接所述第一与门的输出端，其R端连接所述第二与门的输出端和所述同步控制模块的输出端，其Q端连接所述驱动模块的输入端；
所述第一齐纳管(Dz1)的阳极连接第二齐纳管(Dz2)的阴极和所述同步控制模块的输入端，其阴极接电源电压，第二齐纳管(Dz2)的阳极接地；所述驱动模块的输出端作为所述同步整流控制电路的输出端。
2.根据权利要求1所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述同步整流控制电路还包括内部基准及电流偏置模块，用于产生基准电压(VREF)和偏置电流。
3.根据权利要求2所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述第二负电平检测器还包括第一电阻(R1)，第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一电容(C1)、第二电容(C2)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十五NMOS管(MN15)、第十六NMOS管(MN16)、第十七NMOS管(MN17)、第十八NMOS管(MN18)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)、第十八PMOS管(MP18)、第十九PMOS管(MP19)和第二十PMOS管(MP20)，
第十三NMOS管(MN13)和第十四NMOS管(MN14)的栅极互连，第十三NMOS管(MN13)的源极连接第七NMOS管(MN7)、第四NMOS管(MN4)、第十一NMOS管(MN11)的源极和第十七PMOS管(MP17)、第十二NMOS管(MN12)的漏极，第十四NMOS管(MN14)的源极连接第三NMOS管(MN3)、第八NMOS管(MN8)和第十NMOS管(MN10)的源极、第十八PMOS管(MP18)的漏极以及第四电阻(R4)的一端，第四电阻(R4)的另一端连接第十一NMOS管(MN11)的漏极；
第七NMOS管(MN7)和第八NMOS管(MN8)的栅极互连并连接第五NMOS管(MN5)和第十二PMOS管(MP12)的漏极，第七NMOS管(MN7)的漏极连接第五NMOS管(MN5)的源极和第十六PMOS管(MP16)的漏极，第八NMOS管(MN8)的漏极连接第六NMOS管(MN6)的源极和第十五PMOS管(MP15)的漏极；
第五NMOS管(MN5)和第六NMOS管(MN6)的栅极互连并连接第三NMOS管(MN3)的栅极和漏极以及第十PMOS管(MP10)的漏极，第十三PMOS管(MP13)的漏极连接第六NMOS管(MN6)的漏极和第九NMOS管(MN9)的栅极，其源极接第七PMOS管(MP7)的漏极，其栅极连接第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)和第十四PMOS管(MP14)的栅极以及第九PMOS管(MP9)和第二NMOS管(MN2)的漏极；
第六PMOS管(MP6)的漏极接第十二PMOS管(MP12)的源极，其栅极接第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第七PMOS管(MP7)和第八PMOS管(MP8)的栅极以及第一PMOS管(MP1)的漏极和第九PMOS管(MP9)的源极，第二PMOS管(MP2)的漏极接第十PMOS管(MP10)的源极，第三PMOS管(MP3)的漏极接第十一PMOS管(MP11)的源极，第四PMOS管(MP4)的漏极接第十七PMOS管(MP17)和第十八PMOS管(MP18)的源极，第五PMOS管(MP5)的漏极接第十五PMOS管(MP15)和第十六PMOS管(MP16)的源极，第八PMOS管(MP8)的漏极接第十四PMOS管(MP14)的源极；
第四NMOS管(MN4)的栅漏短接并连接第十一PMOS管(MP11)的漏极，第十五NMOS管(MN15)的漏极接第九NMOS管(MN9)、第十六NMOS管(MN16)和第十四PMOS管(MP14)的漏极以及第十七NMOS管(MN17)和第十九PMOS管(MP19)的栅极，其源极通过第三电容(C3)后接第九NMOS管(MN9)的栅极；第十六NMOS管(MN16)的源极连接第十八PMOS管(MP18)和第十六PMOS管(MP16)的栅极并通过第二电容(C2)后接地；第十八NMOS管(MN18)和第二十PMOS管(MP20)的栅极互连连接第十七NMOS管(MN17)和第十九PMOS管(MP19)的漏极，其漏极也互连并作为所述第二负电平检测器的输出端；
第一NMOS管(MN1)的栅漏互连并连接第二NMOS管(MN2)的栅极和第二电阻(R2)的一端，第二电阻(R2)的另一端连接第一电阻(R1)的一端、第一电容(C1)的一端、第十五PMOS管(MP15)和第十七PMOS管(MP17)的栅极，第一电阻(R1)的另一端接等效的基准电压(V1)，第一电容(C1)的另一端接地；第三电阻(R3)的一端接等效的基准电压(V1)，另一端接第十NMOS管(MN10)的漏极；所述等效的基准电压(V1)由基准电压(VREF)经过一电压跟随器产生；第十NMOS管(MN10)的栅极连接第十一NMOS管(MN11)、第十二NMOS管(MN12)的栅极，第十五NMOS管(MN15)的栅极接第十六NMOS管(MN16)的栅极；
第一PNMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第十九PMOS管(MP19)和第二十PMOS管(MP20)的源极接电源电压，第一NMOS管(MN1)、第二NMOS管(MN2)、第九NMOS管(MN9)、第十二NMOS管(MN12)、第十七NMOS管(MN17)和第十八NMOS管(MN18)的源极接地；
所述第十三NMOS管(MN13)和第十四NMOS管(MN14)为高压横向扩散金属氧化物半导体。
4.根据权利要求2或3所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述第一负电平检测器包括第一箝位运算放大器(OP1)、第五电阻(R5)、第六电阻(R6)、第二十一PMOS管(MP21)、第二十二PMOS管(MP22)、第二十三PMOS管(MP23)、第二十四PMOS管(MP24)、第二十五PMOS管(MP25)、第二十六PMOS管(MP26)、第二十七PMOS管(MP27)、第十九NMOS管(MN19)、第二十NMOS管(MN20)、第二十一NMOS管(MN21)、第二十二NMOS管(MN22)、第二十三NMOS管(MN23)，
第二十七PMOS管(MP27)的栅极作为所述第一负电平检测器的第一输入端连接所述第二负电平检测器中第十三NMOS管(MN13)的源极，第二十六PMOS管(MP26)的栅极作为所述第一负电平检测器的第二输入端连接所述第二负电平检测器中第十四NMOS管(MN14)的源极；
第一箝位运算放大器(OP1)的正向输入端连接基准电压(VREF)，其负向输入端连接第十九NMOS管(MN19)的源极并通过第五电阻(R5)后接地，其输出端连接第十九NMOS管(MN19)的栅极；
第二十一PMOS管(MP21)的栅漏短接并连接第十九NMOS管(MN19)的漏极、第二十二PMOS管(MP22)、第二十三PMOS管(MP23)和第二十四PMOS管(MP24)的栅极；
第二十NMOS管(MN20)的栅漏短接并连接第二十一NMOS管(MN21)的栅极和第二十二PMOS管(MP22)的漏极，其源极接第二十六PMOS管(MP26)的源极；第二十一NMOS管(MN21)的漏极接第二十三PMOS管(MP23)的漏极和第二十五PMOS管(MP25)的栅极，其源极通过第六电阻(R6)后接第二十七PMOS管(MP27)的源极；
第二十二NMOS管(MN22)的栅漏短接并连接第二十三NMOS管(MN23)的栅极和第二十四PMOS管(MP24)的漏极，第二十三NMOS管(MN23)的漏极连接第二十五PMOS管(MP25)的漏极并作为所述第一负电平检测器的输出端；
第二十一PMOS管(MP21)、第二十二PMOS管(MP22)、第二十三PMOS管(MP23)、第二十四PMOS管(MP24)和第二十五PMOS管(MP25)的源极接电源电压，第二十六PMOS管(MP26)和第二十七PMOS管(MP27)的漏极以及第二十二NMOS管(MN22)和第二十三NMOS管(MN23)的源极接地。
5.根据权利要求4所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述振铃检测器包括第七电阻(R7)、第八电阻(R8)、第九电阻(R9)、第十电阻(R10)、二十八PMOS管(MP28)、第二十九PMOS管(MP29)、第三十PMOS管(MP30)、第三十一PMOS管(MP31)、第三十二PMOS管(MP32)、第一DEMOS管(DEMOS1)、第二DEMOS管(DEMOS2)、第二十四NMOS管(MN24)、第二十五NMOS管(MN25)，
第一DEMOS管(DEMOS1)的栅漏短接并连接第二DEMOS管(DEMOS2)的栅极和第二十八PMOS管(MP28)的漏极，其源极通过第七电阻(R7)和第九电阻(R9)的串联结构后接地；第二DEMOS管(DEMOS2)的漏极通过第八电阻(R8)后接所述同步整流控制电路的第一采样端，其源极接第二十九PMOS管(MP29)的漏极和第三十二PMOS管(MP32)的栅极；第二十八PMOS管(MP28)的栅极连接第二十九PMOS管(MP29)、第三十PMOS管(MP30)、第三十一PMOS管(MP31)和所述第一负电平检测器中第二十四PMOS管(MP24)的栅极，第二十八PMOS管(MP28)、第二十九PMOS管(MP29)、第三十PMOS管(MP30)和第三十一PMOS管(MP31)的源极接电源电压；
第二十四NMOS管(MN24)的栅漏短接并连接第二十五NMOS管(MN25)的栅极和第三十PMOS管(MP30)的漏极，第二十四NMOS管和第二十五NMOS管(MN25)的源极接地，第二十五的漏极接第三十二PMOS管(MP32)的漏极并作为所述振铃检测器的输出端，第三十一PMOS管(MP31)的漏极通过第十电阻(R10)后接所述同步整流控制电路的第二采样端。
6.根据权利要求2或5所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述同步控制模块包括第二箝位运算放大器(OP2)、第十一电阻(R1)、第十二电阻(R12)、第十三电阻(R13)、第十四电阻(R14)、第十五电阻(Rpull)、第三十三PMOS管(MP33)、第三十四PMOS管(MP34)、第三十五PMOS管(MP35)、第三十六PMOS管(MP36)、第二十六NMOS管(MN26)、第二十七NMOS管(MN27)、第二十八NMOS管(MN28)和第二十九NMOS管(MN29)，
第二箝位运算放大器(OP2)的正向输入端连接基准电压(VREF)，其负向输入端连接第二十六NMOS管(MN26)的源极并通过第十一电阻(R1)后接地，其输出端连接第二十六NMOS管(MN26)的栅极；
第三十三PMOS管(MP33)的栅漏短接并连接第二十六NMOS管(MN26)的漏极和第三十四PMOS管(MP34)的栅极，第三十四PMOS管(MP34)的漏极接第二十七NMOS管(MN27)的漏极，第三十三PMOS管(MP33)和第三十四PMOS管(MP34)的源极接电源电压；
第三十五PMOS管(MP35)的栅漏短接并连接第三十六PMOS管(MP36)的栅极和第二十八NMOS管(MN28)的漏极，其源极通过第十三电阻(R13)和第十二电阻(R12)的串联结构后接电源电压，第三十六PMOS管(MP36)的源极通过第十四电阻(R14)和第十五电阻(Rpull)的串联结构后接电源电压，其漏极连接第二十九NMOS管(MN29)的漏极并作为所述同步控制模块的输出端，第十四电阻(R14)和第十五电阻(Rpull)的串联点作为所述同步控制模块的输入端；
第二十七NMOS管(MN27)、第二十八NMOS管(MN28)和第二十九NMOS管(MN29)的栅极互连，其源极均接地。
7.根据权利要求1所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述开启时间屏蔽模块和关断时间屏蔽模块在检测到其输入端的上升沿信号时输出一个低电平信号。
8.根据权利要求1所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述同步整流控制电路用于反激变换器时，所述反激变换器的输出电压作为所述同步整流控制电路的电源电压，所述第一采样端采样所述反激变换器中同步整流管的漏端电压，所述第二采样端采样所述反激变换器中同步整流管的源端电压。
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