CN107306125A - 信号生成电路以及信号生成方法 - Google Patents

信号生成电路以及信号生成方法 Download PDF

Info

Publication number
CN107306125A
CN107306125A CN201710243813.7A CN201710243813A CN107306125A CN 107306125 A CN107306125 A CN 107306125A CN 201710243813 A CN201710243813 A CN 201710243813A CN 107306125 A CN107306125 A CN 107306125A
Authority
CN
China
Prior art keywords
voltage
signal
generated
frequency
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710243813.7A
Other languages
English (en)
Inventor
石桥浩二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN107306125A publication Critical patent/CN107306125A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/014—Modifications of generator to ensure starting of oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

本发明提供一种信号生成电路以及信号生成方法。所述信号生成电路包括：VCO，其被构造为生成具有与控制电压相对应的频率的信号；分频器，其被构造为通过对由所述VCO生成的信号的频率进行分频来生成分频信号；相位比较器，其被构造为将由基准振荡器生成的基准时钟信号与由所述分频器生成的分频信号进行比较；电荷泵，其被构造为输出与所述相位比较器的比较结果相对应的电流；环路滤波器，其被构造为生成与由所述电荷泵输出的电流相对应的电压；开关电容滤波器，其被构造为通过对由所述环路滤波器生成的电压进行采样，来生成在稳定状态下的所述VCO的控制电压；以及初始值提供电路，其被构造为提供所述VCO的控制电压的初始值。

Description

信号生成电路以及信号生成方法
技术领域
本发明涉及一种信号生成电路以及信号生成方法。
背景技术
在各种通信设备和LSI(Large Scale Integrated circuit，大规模集成电路)中使用用于基准时钟的频率转换的诸如PLL(Phase Locked Loop，锁相环路)或CDR(Clockand Data Recovery，时钟和数据恢复)等的时钟生成电路。近年来，数据传输和LSI信号处理的速度已经增加，并且由时钟生成电路生成的时钟需要比传统上所实现的进一步减少抖动 (jitter)。用于相位同步的基准时钟使电压控制振荡器(voltage controlledoscillator，在下文中被称为VCO)的控制信号波动的参考泄漏(reference leak)，能够被提出为时钟生成电路中的抖动产生的原因之一。为了抑制参考泄漏，提出了一种方法，其中使VCO的控制电压通过诸如陷波滤波器或低通滤波器等的滤波器。然而，这种滤波器通常由诸如电阻器和电容器等的无源元件构造，并且由于带会因半导体工艺变化的影响而波动，因此可能没有充分地抑制参考泄漏。
作为一种抑制时钟生成电路中的滤波器的带波动的技术，日本特开平6-291644号公报提出了一种开关电容滤波器(switched capacitor filter，在下文中被称为SCF)型滤波器，其中通过仅使用多个电容比和电容切换频率来确定滤波器带。使用SCF型滤波器的方法的优点在于，由于电容的相对比不针对芯片之间的较大变化/半导体晶片之间的较大变化而波动，因此滤波器带不波动。
然而，在日本特开平6-291644号公报中公开的方法中没有提供初始电荷。因此，如果VCO在初始状态下不振荡，则VCO的控制电压被固定为低电平，并且可能无法稳定地振荡。
此外，日本特开平8-288845号公报公开了在时钟生成电路中施加 VCO的控制电压的初始电压。在该时钟生成电路中，与要输入的基准信号的多个类型的频率改变对应地准备多个初始电压。然而，虽然该时钟生成电路包括LPF(环路滤波器)，但是既不使用低通滤波器也不使用开关电容滤波器。
发明内容
本发明的方面提供一种在使用SCF型滤波器的信号生成电路中能够开始稳定的振荡或者能够缩短相位锁定之前的时间的信号生成技术。
本发明的一个方面包括以下布置。
一种信号生成电路，所述信号生成电路包括：电压控制振荡器，其被构造为生成具有与控制电压相对应的频率的信号；分频器，其被构造为通过对由所述电压控制振荡器生成的信号的频率进行分频来生成分频信号；相位比较器，其被构造为将由基准振荡器生成的基准时钟信号和由所述分频器生成的分频信号进行比较；电荷泵，其被构造为输出与所述相位比较器的比较结果相对应的电流；环路滤波器，其被构造为生成与由所述电荷泵输出的电流相对应的电压；开关电容滤波器，其被构造为通过对由所述环路滤波器生成的电压进行采样，来生成在稳定状态下的所述电压控制振荡器的控制电压；以及初始值提供电路，其被构造为提供所述电压控制振荡器的控制电压的初始值。
本发明的另一方面包括以下布置。一种信号生成方法，所述信号生成方法包括：生成具有与控制电压相对应的频率的信号；通过对所生成的信号的频率进行分频来生成分频信号；将由基准振荡器生成的基准时钟信号和所述分频信号进行比较；从电荷泵输出与所述比较结果相对应的电流；由环路滤波器生成与所输出的电流相对应的电压；通过对所生成的电压进行采样，来生成在稳定状态下的电压控制振荡器的控制电压；以及提供所述电压控制振荡器的控制电压的初始值。
本发明的又一方面包括以下布置。一种信号生成电路，所述信号生成电路包括：电压控制振荡器，其被构造为生成具有与控制电压相对应的频率的信号；分频器，其被构造为通过对由所述电压控制振荡器生成的信号的频率进行分频来生成分频信号；相位比较器，其被构造为将由基准振荡器生成的基准时钟信号和由所述分频器生成的分频信号进行比较；电荷泵，其被构造为输出与所述相位比较器的比较结果相对应的电流；环路滤波器，其被构造为生成与由所述电荷泵输出的电流相对应的电压；开关电容滤波器，其被构造为通过对由所述环路滤波器生成的电压进行采样，来生成在稳定状态下的所述电压控制振荡器的控制电压；以及初始电压提供电路，其被构造为针对达到稳定状态之前的时段，提供所述电压控制振荡器能够生成信号的范围的电压，作为所述控制电压的初始电压。
本发明的又一方面包括以下布置。一种信号生成方法，所述信号生成方法包括：由电压控制振荡器生成具有与控制电压相对应的频率的信号；通过对所生成的信号的频率进行分频来生成分频信号；将由基准振荡器生成的基准时钟信号和所述分频信号进行比较；从电荷泵输出与所述比较结果相对应的电流；由环路滤波器生成与所输出的电流相对应的电压；通过对所生成的电压进行采样，来生成在稳定状态下的所述电压控制振荡器的控制电压；以及针对达到稳定状态之前的时段，提供所述电压控制振荡器能够生成信号的范围的电压，作为所述控制电压的初始电压。
根据本发明的示例性方面，在使用SCF型滤波器的信号生成电路中能够开始稳定的振荡或者能够缩短相位锁定之前的时间。
通过以下(参照附图)对示例性实施例的描述，本发明的其他特征将变得清楚。
附图说明
并入说明书并构成说明书的一部分的附图例示了本发明的实施例，并且与描述一起用来解释本发明的原理。
图1A和图1B是各自示出时钟生成电路的功能和布置的框图；
图2A和图2B是各自示出时钟生成电路构件的细节的电路图；
图3A和图3B是各自示出滤波器频率特性的曲线图；
图4A和图4B是各自示出时钟生成电路中的一系列处理的序列的流程图；
图5A和图5B是与各流程图相对应的时序图；
图6A和图6B是各自示出时钟生成电路的功能和布置的框图；
图7A和图7B是各自示出时钟生成电路中的一系列处理的序列的流程图；以及
图8A和图8B是与各流程图相对应的时序图。
具体实施方式
下面将参照附图描述本发明的实施例。然而，本公开的实施例不限于以下实施例。相同的附图标记表示图中所示的相同或几乎相同的构成要素、构件和处理，并且将适当地省略重复的说明。另外，将从各附图中省略对说明而言不重要的一些构件。另外，根据需要，表示为电压、电流或电阻的符号可以用作代表电压值、电流值或电阻值的符号。
在实施例中，在PLL的反馈路径上配设有电荷泵和环路滤波器，以将相位比较结果转换成电压。此外，在环路滤波器之后的阶段，配设有开关电容滤波器以减少或去除在电荷泵中产生的切换噪声。从来自PLL 的输出信号，即，来自VCO的输出信号，提供该开关电容滤波器的采样时钟。在紧接在接通PLL之后的初始状态下，VCO不是使用来自SCF 的输出，而是使用具有更高和更稳定的电位的另一信号，作为控制信号。因此，能够避免由于使用SCF而导致的初始状态的不稳定性。
(第一实施例)
图1A是示出根据第一实施例的时钟生成电路100的功能和布置的框图。时钟生成电路100包括基准振荡器101、相位比较器102、电荷泵103、环路滤波器104、低通滤波器105、VCO 106、第一可变分频器107、第二可变分频器108和初始值提供电路120。时钟生成电路100基本具有 PLL装置，PLL装置通过将来自VCO 106的输出与基准时钟进行比较来向VCO106提供反馈。
基准振荡器101生成基准时钟信号S2并且将生成的信号输出到相位比较器102。相位比较器102将由基准振荡器101生成的基准时钟信号 S2的相位和由第二可变分频器108(稍后描述)生成的第二分频信号S4 的相位进行比较。电荷泵103对相位比较器102的相位比较结果进行积分，以将与比较结果相对应的比较电流I2输出到环路滤波器104。环路滤波器104生成与由电荷泵103输出的比较电流I2相对应的泵激电压 V2，并且将生成的泵激电压输出到低通滤波器105。环路滤波器104将来自电荷泵103的输出限制到环路带。低通滤波器105是SCF，并且通过从环路滤波器104的输出抑制或去除在电荷泵103中产生的切换噪声来生成VCO 106的控制信号S6。低通滤波器105将生成的控制信号S6 输出到VCO 106。
注意，低通滤波器105可以由具有去除与相位比较器102的输入时钟同步的切换噪声的功能的其他滤波器来替换，例如带阻(band elimination)滤波器(诸如陷波滤波器)。
在稳定状态下，VCO 106获得由低通滤波器105生成的控制信号S6 的电压作为控制电压，生成与控制电压相对应的输出信号S8，并且输出生成的输出信号。更具体地，VCO106生成具有与控制电压相对应的频率的输出信号S8。由VCO 106生成的输出信号S8作为时钟生成电路100 的输出信号被输出到外部，并且被提供给第一可变分频器107和初始值提供电路120。第一可变分频器107通过由预定的第一分频数对由VCO 106生成的输出信号S8的频率进行分频来生成第一分频信号S10，并且将生成的第一分频信号输出到低通滤波器105和第二可变分频器108。第二可变分频器108通过由预定的第二分频数对从第一可变分频器107获得的第一分频信号S10的频率进行分频来生成第二分频信号S4，并且将生成的第二分频信号输出到相位比较器102。
注意，在本实施例的布置中，第一可变分频器107和第二可变分频器108是串联连接的。然而，它可以由能够向低通滤波器105和相位比较器102提供期望的频率的时钟信号的其他装置来替换。例如，可以并行地提供用于向低通滤波器105提供时钟信号的第一可变分频器和用于向相位比较器102提供时钟信号的第二可变分频器。第一可变分频器107 和第二可变分频器108也可以分别是固定的分频器。此外，虽然在本实施例中使用两个分频器，但是本发明不限于此。可以提供具有这两个功能的单个分频器。
在时钟生成电路100的操作的初始状态下，初始值提供电路120提供用于控制VCO106的控制电流或控制电压的初始值。初始值提供电路 120包括初始值生成电路109、频率检测器110和提供开关SW11。初始值生成电路109生成控制电压的初始值。初始值生成电路109可以是生成用作初始值的预定电压的恒定电压源。初始值生成电路109将生成的初始值施加到提供开关SW11的一个端子。提供开关SW11的另一个端子连接到低通滤波器105。频率检测器110用作控制电路，控制电路在稳定状态下将提供开关SW11设置为关(OFF)状态，并且在时钟生成电路 100达到稳定状态之前的时段期间接通提供开关SW11。频率检测器110在时钟生成电路100通电时接通提供开关SW11。随后，频率检测器110 监视输出信号S8的频率，并且当频率超过预定阈值时断开提供开关 SW11。可以基于时钟生成电路100的标称频率或基于稳定状态下的输出信号S8的频率来设置该阈值。频率检测器110生成频率检测信号S12，并且将生成的频率检测信号输出到提供开关SW11的控制端子。在一个示例中，当频率检测信号S12被断言(asserted)(即，改变为高电平)时，提供开关SW11被接通，并且当频率检测信号被否定(negated)(即，改变为低电平)时，提供开关SW11被断开。然而，频率检测信号S12的电平与提供开关SW11的开/关(ON/OFF)之间的关系不限于此，并且可以是其他模式。
图2A是示出图1A中的一些构件的细节的电路图。图2A示出了当使用电流输出型电荷泵103时SCF型低通滤波器105的布置的示例。电荷泵103包括第一恒流源210、第一开关212、第二开关214和第二恒流源216。第一恒定电流源210、第一开关212、第二开关214和第二恒定电流源216按该顺序串联连接。向第一恒流源210的一个端子施加电源电压，并且另一个端子连接到第一开关212的一个端子。第二恒流源216 的一个端子接地，并且另一个端子连接到第二开关214的一个端子。第一开关212和第二开关214由代表从相位比较器102输出的比较结果的信号控制。可以由在已知PLL中使用的相位比较技术来实现第一开关212和第二开关214的控制。
环路滤波器104包括第一电阻器218和第一电容器220。第一电阻器 218的一个端子连接到第一开关212的另一个端子和第二开关214的另一个端子之间的连接节点。第一电阻器218的一个端子连接到第一电容器 220的一个端子。第一电容器220的另一个端子接地。
低通滤波器105对由环路滤波器104生成的泵激电压V2进行采样，以生成稳定状态下的VCO 106的控制电压。采样块的该采样是基于由 VCO 106生成的输出信号S8。更具体地，根据通过对输出信号S8的频率进行分频而生成的第一分频信号S10进行采样。
低通滤波器105包括第三开关SW10、第二电容器C10和第三电容器C11。第三开关SW10实现在第二电容器C10的一个端子和第一电阻器218的一个端子连接的第一状态、与第二电容器C10的一个端子和第三电容器C11的一个端子连接的第二状态之间的切换。第一分频信号S10 被输入到第三开关SW10的控制端子，并且第三开关SW10由第一分频信号S10控制。例如，第三开关SW10在第一分频信号S10处于高电平时实现第一状态，并且在第一分频信号处于低电平时实现第二状态。第二电容器C10和第三电容器C11的另一个端子分别接地。提供开关SW11 的另一个端子连接到第三电容器C11的一个端子，并且它们的连接节点连接到VCO 106的控制信号输入端子。连接节点的电压变为控制信号S6 的电压。
在紧接在从掉电(power down)状态起动了时钟生成电路100之后的初始状态下，VCO 106没有生成具有足够频率的时钟信号。因此，如果使用该时钟信号来驱动第三开关SW10，则第三开关SW10的切换操作的频率变得不足，并且VCO 106的控制信号S6的电压电平变得不确定。如果这种不确定的电压电平改变为等于或小于能够振荡VCO 106的电压的电平，则VCO 106将保持不振荡的状态。因此，在本实施例中，在初始状态下，将作为VCO 106的振荡范围内的电压的控制电压的初始电压经由提供开关SW11施加到VCO 106的控制信号输入端子。这迫使VCO 106的振荡开始。由初始值生成电路109生成的控制电压的初始值能够在能够由VCO 106生成时钟信号的范围内。作为选择，能够将初始值固定在时钟生成电路100的锁定操作时的控制信号S6的电平附近，以缩短锁定所需的时间。
在图2A的示例中，描述了提供开关SW11的另一个端子和第三电容器C11的一个端子的连接节点在低通滤波器105中的情况。然而，本发明不限于此。可以具有其他布置，只要提供开关SW11的另一个端子连接到VCO 106的控制信号输入端子即可。例如，低通滤波器105的输出端子和提供开关SW11的另一个端子的连接节点可以连接到VCO 106的控制信号输入端子。
图3A是示出SCF型低通滤波器105的频率特性的曲线图。横坐标表示以log表示的频率，并且纵坐标表示滤波器增益。在能够忽略寄生元件和周围影响的情况下，能够使用第二电容器C10、第三电容器C11和切换频率fSW来通过下式逻辑地代表低通滤波器105的截止频率f0。
能够通过将式(1)中所示的截止频率f0设置为低于诸如参考泄漏等的噪声的噪声频率来进行噪声去除。如果使用诸如基准振荡器101的输出频率等的固定频率作为切换频率fSW，则必须仅通过第二电容器C10和第三电容器C11来调整截止频率。因此，电容值选择的自由度较低。此外，对于诸如电容器等的电容元件，由于面积和元件变化是权衡关系，所以可选择的电容值也受到元件变化的限制。为了应对于此，在本实施例中，使用VCO 106的输出信号S8或通过对输出信号S8的频率进行分频而获得的第一分频信号S10作为输入时钟。结果，由于能够使用切换频率fSW以及电容值来调整截止频率f0，所以能够提高电容值选择的自由度。环路滤波器104和低通滤波器105按该顺序连接在图1A和图2A中的电荷泵103之后。然而，环路滤波器104和低通滤波器105的连接顺序可以反转。
将描述具有上述布置的时钟生成电路100的操作。
图4A是示出时钟生成电路100中的一系列处理的序列的流程图。图 4A中所示的序列对应于通过检测VCO 106的频率来控制提供开关SW11 的布置。在步骤S402中，时钟生成电路100处于未供给电力或停止操作的掉电状态。在步骤S404中，时钟生成电路100的通电信号S14被断言，并且开始向时钟生成电路100的电力供给，或取消操作停止状态，从而将时钟生成电路100改变到初始状态。时钟生成电路100在通电信号S14 的断言时接通提供开关SW11。注意，只要时钟生成电路100的通电和提供开关SW11的接通同步发生就足够了。无论是操作同时发生，还是操作中的一个较早发生都无所谓。
当提供开关SW11改变为开状态时，控制电压的初始值被提供给 VCO 106。这将控制电压改变为能够振荡的值，并且VCO 106的输出信号S8改变为时钟信号。在步骤S406中，频率检测器110检测由VCO 106 生成的输出信号S8的频率，即，VCO 106的振荡频率，是否超过预定值。如果VCO 106的振荡频率超过该值，则时钟生成电路100在步骤S408 中断开提供开关SW11。否则，时钟生成电路100重复步骤S406。在自提供开关SW11被断开起经过了预定时段之后，在步骤S410中，时钟生成电路100改变到稳定状态，即，锁定状态。
图5A是与图4A中所示的流程图相对应的时序图。从图5A的顶部起，示出了通电信号S14、频率检测信号S12、控制信号S6、VCO 106 的振荡频率以及频率检测器110的频率检测结果。在图5A中，横坐标表示时间，并且纵坐标在信号的情况下表示电压电平，在频率的情况下表示频率值。在时钟生成电路100的通电信号S14以及频率检测信号S12 中的各个中，高电平对应于开，低电平对应于关。频率检测结果是当VCO 106的振荡频率高于预定值ft时改变为高电平并且当振荡频率低于预定值 ft时改变为低电平的信号。在频率检测器110中生成频率检测结果。控制信号S6的电压电平示出了模拟改变。
在时刻t1，时钟生成电路100的通电信号S14改变为高电平，并且频率检测信号S12也相应地改变为高电平。当频率检测信号S12改变为高电平时，提供开关SW11接通，并且控制电压的初始值Vi被输入到VCO 106。VCO 106在接收到该初始值Vi时开始振荡。在时刻t2，VCO 106 的振荡频率超过预定值ft。因此频率检测结果从低电平改变为高电平，并且频率检测信号S12从高电平改变为低电平。当频率检测信号S12改变为低电平时，提供开关SW11被断开，并且向控制信号S6供给初始值 Vi结束。从时刻t3起，在从时刻t2起经过了预定时段Δ1之后，输出信号S8稳定到信号被锁定到期望的频率和相位的锁定状态。
根据本实施例的时钟生成电路100，代替在初始状态下不确定的来自 SCF型低通滤波器105的输出，通过布置初始值提供电路120能够将初始值生成电路109中生成的初始值供给到VCO 106。因此，能够稳定VCO 106的从通电直到稳定状态为止的启动操作。此外，由于初始值提供电路 120被构造为对状态接近稳定状态进行检测并且停止初始值的供给，所以能够减少或去除由于存在初始值提供电路120而导致的对稳定状态的影响。
在第一实施例中，描述了初始值提供电路120检测输出信号S8的频率的情况。然而，本发明不限于此。例如，可以在自通电起经过了预定时间之后断开提供开关SW11。作为选择，可以当检测到时钟生成电路 100的输出信号S8被锁定时断开提供开关SW11。图1B是示出根据第一变型例的时钟生成电路200的功能和布置的框图。时钟生成电路200使用测量预定时段的时间计数器以控制提供开关SW11。时钟生成电路200 包括基准振荡器101、相位比较器102、电荷泵103、环路滤波器104、低通滤波器105、VCO 106、第一可变分频器107、第二可变分频器108 和初始值提供电路122。
初始值提供电路122具有如下的布置：控制第一实施例的初始值提供电路120中的提供开关SW11的实体，从频率检测器110替换为时间计数器111。时间计数器111在时钟生成电路200通电时，接通提供开关 SW11。时间计数器111参照基准振荡器101中生成的基准时钟信号S2，并且对自提供开关SW11被接通起经过的时段的时长进行计数。当通过计数获得的时段的时长超过预定阈值时，时间计数器111断开提供开关 SW11。注意，在该变型例中，从基准振荡器101获得基准时钟信号S2 以对时段的时长进行计数。然而，本发明不限于此，并且可以使用其他时钟。
图4B是示出时钟生成电路200中的一系列处理的序列的流程图。图 4B中所示的序列对应于如下的布置：代替检测频率，通过对提供开关 SW11的开时段进行计数，来控制提供开关SW11。在步骤S412中，时钟生成电路200处于没有电力供给的掉电状态。在步骤S414中，时钟生成电路200的通电信号S14被断言，开始向时钟生成电路200的电力供给，并且时钟生成电路200改变到初始状态。时钟生成电路200在通电信号S14的断言时接通提供开关SW11。注意，只要时钟生成电路200 的通电和提供开关SW11的接通同步发生就足够了。无论是操作同时发生，还是操作中的一个较早发生都无所谓。
当提供开关SW11改变为开状态时，控制电压的初始值被提供给 VCO 106。这将控制电压改变为能够振荡的值，并且VCO 106的输出信号S8改变为时钟信号。在步骤S416中，时钟生成电路200确定自提供开关SW11改变为开起是否经过了预定时段。例如，当提供开关SW11 被接通时，时间计数器111开始计数。时间计数器111确定当计数值达到预定值时经过了预定时段。预定时段被设置为长于VCO 106自振荡开始起至达到足够的振荡频率所需的时间。如果确定经过了预定时段，则在步骤S418中时钟生成电路200断开提供开关SW11。在步骤S420中，在自提供开关SW11被断开起经过了预定时段之后，时钟生成电路200改变到稳定状态，即，锁定状态。
图5B是与图4B中所示的流程图相对应的时序图。从图5B的顶部起，示出了通电信号S14、控制提供开关SW11的计数信号S16、控制信号S6、VCO 106的振荡频率以及时间计数器111的计数值。在图5B中，横坐标表示时间，并且纵坐标表示信号的电压电平、频率、或计数值。对于计数信号S16和时钟生成电路200的通电信号S14中的各个，高电平对应于开并且低电平对应于关。控制信号S6的电压电平示出了模拟改变。
在时刻t4，时钟生成电路200的通电信号S14改变为高电平，并且计数信号S16相应地改变为高电平。当计数信号S16改变为高电平时，提供开关SW11被接通，并且控制电压的初始值Vi被输入到VCO 106。 VCO 106在接收到该初始值Vi时开始振荡。另外，响应于提供开关SW11 的接通，时间计数器111开始计数。在时刻t5，时间计数器111的计数值达到预定值。计数信号S16从高电平改变为低电平。当计数信号S16改变为低电平时，提供开关SW11被断开，并且向控制信号S6供给初始值 Vi结束。从时刻t6向前，在从时刻t5起经过了预定时段Δ2之后，输出信号S8稳定到信号被锁定到期望的频率和相位的锁定状态。
根据该第一变型例的时钟生成电路200具有与根据第一实施例的时钟生成电路100相同的效果。
在第一实施例中，描述了使用SCF型低通滤波器105的情况。然而，本发明不限于此。例如，可以使用SCF型陷波滤波器。图2B是根据第二变型例的在时钟生成电路中的环路滤波器104与VCO 106之间布置的陷波滤波器250的电路图。陷波滤波器250包括第四开关SW20、第五开关SW21、第六开关SW22、第四电容器C20、第五电容器C21、第六电容器C22、第七电容器C23、第八电容器C24和第九电容器C25。
第四开关SW20实现在第四电容器C20的一个端子和第六电容器 C22的一个端子连接的第一状态、与第四电容器C20的一个端子和第九电容器C25的一个端子连接的第二状态之间的切换。第五开关SW21实现在第五电容器C21的一个端子和第九电容器C25的一个端子连接的第一状态、与第五电容器C21的一个端子和第七电容器C23的一个端子连接的第二状态之间的切换。第六开关SW22实现在第八电容器C24的一个端子和第七电容器C23的另一个端子连接的第一状态、与第八电容器 C24的一个端子与第九电容器C25的另一个端子连接的第二状态之间的切换。第六电容器C22的一个端子连接到环路滤波器104的输出。第四电容器C20的另一个端子、第五电容器C21的另一个端子、第八电容器 C24的另一个端子以及第九电容器C25的另一个端子接地。第六电容器 C22的另一个端子连接到第七电容器C23的另一个端子。在第七电容器 C23的一个端子中生成的信号被输出到VCO 106以用作控制信号S6。向第四开关SW20、第五开关SW21和第六开关SW22的各个控制端子输入第一分频信号S10。这些开关由第一分频信号S10控制。
通过根据从第一可变分频器107提供的第一分频信号S10的分频时钟切换第四电容器C20、第五电容器C21和第八电容器C24，能够获得陷波滤波器的频率特性。图3B是示出SCF型陷波滤波器250的频率特性的曲线图。横坐标表示以log表示的频率，并且纵坐标表示滤波器增益。陷波滤波器250的中心频率f1与诸如参考泄漏等的噪声的噪声频率匹配，以减少或去除叠加在VCO 106的控制信号S6上的噪声。注意，第四电容器C20、第五电容器C21和第八电容器C24中的至少一个能够由电阻器来替换。
根据该第二变型例的时钟生成电路具有与根据第一实施例的时钟生成电路100相同的效果。以这种方式，根据第一实施例的技术思想可应用到SCF型滤波器，并且滤波器布置不限于低通滤波器或陷波滤波器。
(第二实施例)
在第一实施例中已经描述了初始值提供电路120生成初始值的情况。在第二实施例中，初始值提供电路使用从环路滤波器104输出的电压作为初始值。
图6A是示出根据第二实施例的时钟生成电路300的功能和布置的框图。时钟生成电路300包括基准振荡器101、相位比较器102、电荷泵103、环路滤波器104、低通滤波器105、VCO 106、第一可变分频器107、第二可变分频器108和初始值提供电路320。
在时钟生成电路300的操作的初始状态下，初始值提供电路320提供用于控制VCO106的控制电流或控制电压的初始值。初始值提供电路 320包括锁定检测器112和旁路开关SW12。旁路开关SW12的一个端子连接到环路滤波器104的输出端子，并且向该一个端子施加泵激电压V2。旁路开关SW12的另一个端子连接到VCO 106的控制信号输入端子。在初始状态下，旁路开关SW12进行操作以对低通滤波器105设置旁路。
锁定检测器112根据VCO 106的输出信号S8的频率检测锁定状态，并且基于检测结果控制旁路开关SW12。锁定检测器112在时钟生成电路 300通电时接通旁路开关SW12。随后，锁定检测器112监视输出信号S8，并且在检测到输出信号S8的频率锁定或相位锁定时断开旁路开关 SW12。锁定检测器112生成锁定检测信号S18，并且将生成的锁定检测信号输出到旁路开关SW12的控制端子。
在图6A中所示的布置中，当时钟生成电路300从掉电状态启动时，由于在初始状态下VCO 106的振荡频率不足，所以来自SCF型低通滤波器105的输出变得不确定。因此，在操作开始时旁路开关SW12被接通以对低通滤波器105设置旁路，从而帮助VCO 106的振荡。锁定检测器 112确定时钟生成电路300是否被锁定并且当它被锁定时取消旁路。注意，代替锁定检测器112，当输出信号S8的频率超过阈值时，可以使用在第一实施例中描述的频率检测器110来断开旁路开关SW12。
将描述具有上述布置的时钟生成电路300的操作。
图7A是示出时钟生成电路300中的一系列处理的序列的流程图。图 7A中所示的序列对应于如下的布置：通过检测时钟生成电路300的锁定状态来控制旁路开关SW12。在步骤S702中，时钟生成电路300处于没有电力供给的掉电状态。在步骤S704中，时钟生成电路300的通电信号 S14被断言，开始向时钟生成电路300的电力供给，并且时钟生成电路 300改变到初始状态。时钟生成电路300在通电信号S14的断言时接通旁路开关SW12。注意，只要时钟生成电路300的通电和旁路开关SW12的接通同步发生就足够了。无论是操作同时发生，还是操作中的一个较早发生都无所谓。
当旁路开关SW12改变为开状态时，具有低通滤波器105被设置旁路的形式的环路操作变得有效。VCO 106的控制电压改变，并且VCO 106 的输出信号S8改变为时钟信号。在步骤S706中，时钟生成电路300进行一次确定以确定由VCO 106生成的输出信号S8的频率是否达到了期望的频率。如果达到了期望的频率，则在步骤S708中，时钟生成电路300 确定已经实现一次锁定并且断开旁路开关SW12。否则，时钟生成电路 300重复步骤S706，直到频率被锁定为止。
当在步骤S708中断开旁路开关SW12时，频率由于切换噪声而波动。因此，在步骤S710中，时钟生成电路300进行二次确定以再次确定由 VCO 106生成的输出信号S8的频率是否达到了期望的频率。注意，如果 VCO 106的频率波动较小或者不需要确认时钟生成电路300是否被锁定，则不需要进行步骤S710中的锁定确认处理。在步骤S710中确认了二次锁定之后，在步骤S712中时钟生成电路改变到稳定状态，即，VCO 106 的稳定振荡状态。注意，虽然在第二实施例中使用频率来检测锁定状态，但是除了或替代地通过频率的检测以外，也可以使用相位来检测相位锁定。
图8A是与图7A中所示的流程图相对应的时序图。从图8A的顶部起，示出了通电信号S14、锁定检测信号S18、控制信号S6、VCO 106 的振荡频率以及锁定检测器112中的锁定检测结果。在图8A中，横坐标表示时间，并且纵坐标表示信号电压电平或频率。在时钟生成电路300 的通电信号S14以及锁定检测信号S18中的各个中，高电平对应于开，低电平对应于关。锁定检测结果是在正检测到输出信号S8的锁定状态时改变为高电平并且在其他时段期间改变为低电平的信号。在锁定检测器 112中生成锁定检测结果。控制信号S6的电压电平示出了模拟改变。
在时刻t7，时钟生成电路300的通电信号S14改变为高电平，并且锁定检测信号S18也相应地改变为高电平。当锁定检测信号S18改变为高电平时，旁路开关SW12被接通，并且在环路滤波器104中生成的泵激电压V2作为控制电压被输入到VCO 106。VCO 106在接收到该控制电压时开始振荡。在时刻t8，控制信号S6的电压(即，控制电压)渐近于预定的锁定时间电压VL，并且时钟生成电路300检测一次锁定。随后，在时刻t9，锁定检测信号S18从高电平改变为低电平。当锁定检测信号 S18改变为低电平时，旁路开关SW12被断开，并且低通滤波器105的旁路结束。由于在断开旁路开关SW12时叠加在控制信号S6上的切换噪声 SN的影响，所以在时刻t10改变到没有检测到锁定的状态。当切换噪声 SN在时刻t11稳定时，时钟生成电路300检测二次锁定。
根据第二实施例的时钟生成电路300具有与根据第一实施例的时钟生成电路100相同的效果。此外，在第二实施例中，为了防止来自SCF 型低通滤波器105的不确定的输出，通过在VCO 106的操作开始时由旁路开关SW12对低通滤波器105设置旁路来控制VCO 106。虽然与第一实施例中相比，在第二实施例中可能需要更多的时间来达到频率/相位锁定，但是由于不需要布置初始值生成电路，所以能够使电路小型化。
在第二实施例中，描述了初始值提供电路320检测输出信号S8的锁定状态的情况。然而，本发明不限于此。例如，在经过了预定时段之后，可以断开旁路开关SW12。图6B是示出根据第三变型例的时钟生成电路 400的功能和布置的框图。时钟生成电路400通过使用测量预定时段的时间计数器来控制旁路开关SW12。时钟生成电路400包括基准振荡器101、相位比较器102、电荷泵103、环路滤波器104、低通滤波器105、VCO 106、第一可变分频器107、第二可变分频器108和初始值提供电路420。
初始值提供电路420具有如下的布置：将第二实施例的初始值提供电路320中的控制旁路开关SW12的实体从锁定检测器112替换为时间计数器411。时间计数器411在时钟生成电路400通电时接通旁路开关 SW12。时间计数器411参照由基准振荡器101生成的基准时钟信号S2，并且对自旁路开关SW12被接通起经过的时段的时长进行计数。当通过计数获得的时段时长超过预定阈值时，时间计数器411断开旁路开关 SW12。注意，在第三变型例中，从基准振荡器101获得基准时钟信号S2，以对时段的时长进行计数。然而，本发明不限于此，并且可以使用其他时钟。
图7B是示出时钟生成电路400中的一系列处理的序列的流程图。图 7B中所示的序列对应于如下的布置：代替检测锁定状态，通过对旁路开关SW12的开时段进行计数来控制旁路开关SW12。在步骤S714中，时钟生成电路400处于没有电力供给的掉电状态。在步骤S716中，时钟生成电路400的通电信号S14被断言，开始向时钟生成电路400的电力供给，并且时钟生成电路400改变到初始状态。时钟生成电路400在通电信号S14的断言时接通旁路开关SW12。注意，只要时钟生成电路400 的通电和旁路开关SW12的接通同步发生就足够了。无论是操作同时发生，还是操作中的一个较早发生都无所谓。
当旁路开关SW12改变为开状态时，控制电压的初始值被提供给 VCO 106。这将控制电压改变为能够振荡的值，并且VCO 106的输出信号S8改变为时钟信号。在步骤S718中，时钟生成电路400确定自旁路开关SW12被接通起是否经过了第一预定时段。例如，当旁路开关SW12 被接通时，时间计数器411开始计数。当计数值达到第一预定值时，时间计数器411确定经过了第一预定时段。第一预定时段被设置为长于时钟生成电路400的输出被锁定所需的时间。如果确定经过了第一预定时段，则在步骤S720中时钟生成电路400断开旁路开关SW12。由于在断开旁路开关SW12时发生频率波动，所以在步骤S722中，时钟生成电路 400确定自旁路开关SW12被断开起是否经过了第二预定时段。在经过了第二预定时段之后，在步骤S724中时钟生成电路400改变到稳定振荡状态。注意，如果由于切换导致的频率波动是小的或者不需要确认时钟生成电路400是否被锁定，则可以省略步骤S722。
图8B是与图7B中所示的流程图相对应的时序图。从图8B的顶部起，示出了通电信号S14、控制旁路开关SW12的计数信号S20、控制信号S6、VCO 106的振荡频率以及时间计数器411的计数值。在图8B中，横轴表示时间，并且纵坐标表示信号的电压电平、频率或计数值。在时钟生成电路400的通电信号S14以及计数信号S20中的各个中，高电平对应于开，低电平对应于关。控制信号S6的电压示出了模拟改变。
在时刻t12，时钟生成电路400的通电信号S14改变为高电平，并且计数信号S20也相应地改变为高电平。当计数信号S20改变为高电平时，旁路开关SW12被接通，并且控制电压的初始值被输入到VCO 106。VCO 106在接收到该初始值时开始振荡。另外，响应于旁路开关SW12的接通，时间计数器411开始计数。在时刻t13，时间计数器411的计数值达到第一预定值。随后，在时刻t14，计数信号S20从高电平改变为低电平。当计数信号S20改变为低电平时断开旁路开关SW12，并且低通滤波器105 的旁路结束。时间计数器411相应地开始计数。在时刻t15，时间计数器 411的计数值达到第二预定值。由断开旁路开关SW12引起的切换噪声 SN稳定，直到时刻t15为止。
根据第三变型例的时钟生成电路400具有与根据第二实施例的时钟生成电路300相同的效果。
另外，在第二实施例中，低通滤波器105可以由诸如陷波滤波器等的带阻滤波器来替换。环路滤波器104和低通滤波器105的连接顺序可以反转。此外，第一可变分频器107和第二可变分频器108也可以分别是固定分频器，并且可以通过并联连接代替串联连接来提供频分时钟。
上面描述了根据实施例的时钟生成电路的布置和操作。本领域技术人员应当理解的是，这些实施例是示例，能够对构成要素和处理的组合进行各种变型，并且这些修改落入本发明的范围内。此外，能够具有实施例的组合、变型例的组合以及实施例和变型例的组合。例如，第二实施例中描述的旁路开关SW12可以并入根据第一实施例的时钟生成电路100。
在第一实施例和第二实施例中的各个中描述了时钟生成电路。然而，本发明不限于此。实施例的技术思想能够应用到能够反馈相位或频率比较结果的任意信号生成电路。
虽然参照示例性实施例对本发明进行了描述，但是应当理解，本发明并不限于所公开的示例性实施例。应当对所附权利要求的范围给予最宽的解释，以便涵盖所有这些变型例以及等同的结构和功能。

Claims (19)

1.一种信号生成电路，所述信号生成电路包括：
电压控制振荡器，其被构造为生成具有与控制电压相对应的频率的信号；
分频器，其被构造为通过对由所述电压控制振荡器生成的信号的频率进行分频来生成分频信号；
相位比较器，其被构造为将由基准振荡器生成的基准时钟信号与由所述分频器生成的分频信号进行比较；
电荷泵，其被构造为输出与所述相位比较器的比较结果相对应的电流；
环路滤波器，其被构造为生成与由所述电荷泵输出的电流相对应的电压；
开关电容滤波器，其被构造为通过对由所述环路滤波器生成的电压进行采样，来生成在稳定状态下的所述电压控制振荡器的控制电压；以及
初始值提供电路，其被构造为提供所述电压控制振荡器的控制电压的初始值。
2.根据权利要求1所述的信号生成电路，其中，所述初始值提供电路包括：
开关，其具有被施加所述电压控制振荡器的控制电压的初始值的一个端子、以及与所述电压控制振荡器的控制电压的输入端子连接的另一个端子；以及
控制电路，其被构造为在稳定状态下将所述开关改变为关状态，并且在所述信号生成电路达到稳定状态之前的时段中接通所述开关。
3.根据权利要求2所述的信号生成电路，其中，所述控制电路在所述信号生成电路通电时接通所述开关。
4.根据权利要求2所述的信号生成电路，其中，当由所述电压控制振荡器生成的信号被锁定时，所述控制电路断开所述开关。
5.根据权利要求2所述的信号生成电路，其中，在自所述开关被接通起经过了预定时段之后，所述控制电路断开所述开关。
6.根据权利要求2所述的信号生成电路，其中，当由所述电压控制振荡器生成的信号的频率超过阈值时，所述控制电路断开所述开关。
7.根据权利要求2所述的信号生成电路，其中，所述初始值提供电路还包括：
初始值生成电路，其被构造为生成所述电压控制振荡器的控制电压的初始值；并且
由所述初始值生成电路生成的初始值被施加到所述开关的所述一个端子。
8.根据权利要求2所述的信号生成电路，其中，由所述环路滤波器生成的电压被施加到所述开关的所述一个端子。
9.根据权利要求7所述的信号生成电路，所述信号生成电路还包括：
另一开关，其具有被施加由所述环路滤波器生成的电压的一个端子、以及与所述电压控制振荡器的控制电压的输入端子连接的另一个端子。
10.根据权利要求1所述的信号生成电路，其中，所述开关电容滤波器基于由所述电压控制振荡器生成的信号通过使用采样时钟，来对由所述环路滤波器生成的电压进行采样。
11.一种信号生成方法，所述信号生成方法包括：
生成具有与控制电压相对应的频率的信号；
通过对所生成的信号的频率进行分频来生成分频信号；
将由基准振荡器生成的基准时钟信号与所述分频信号进行比较；
从电荷泵输出与所述比较结果相对应的电流；
由环路滤波器生成与所输出的电流相对应的电压；
通过对所生成的电压进行采样，来生成在稳定状态下的电压控制振荡器的控制电压；以及
提供所述电压控制振荡器的控制电压的初始值。
12.一种信号生成电路，所述信号生成电路包括：
电压控制振荡器，其被构造为生成具有与控制电压相对应的频率的信号；
分频器，其被构造为通过对由所述电压控制振荡器生成的信号的频率进行分频来生成分频信号；
相位比较器，其被构造为将由基准振荡器生成的基准时钟信号与由所述分频器生成的分频信号进行比较；
电荷泵，其被构造为输出与所述相位比较器的比较结果相对应的电流；
环路滤波器，其被构造为生成与由所述电荷泵输出的电流相对应的电压；
开关电容滤波器，其被构造为通过对由所述环路滤波器生成的电压进行采样，来生成在稳定状态下的所述电压控制振荡器的控制电压；以及
初始电压提供电路，其被构造为针对达到稳定状态之前的时段，提供所述电压控制振荡器能够生成信号的范围的电压，作为所述控制电压的初始电压。
13.根据权利要求12所述的信号生成电路，其中，所述初始电压提供电路包括：
开关，其具有被施加所述电压控制振荡器的控制电压的初始电压的一个端子、以及与所述电压控制振荡器的控制电压的输入端子连接的另一个端子；以及
控制电路，其被构造为在稳定状态下将所述开关改变为关状态，并且在所述信号生成电路达到稳定状态之前的时段中接通所述开关。
14.根据权利要求13所述的信号生成电路，其中，所述控制电路在所述信号生成电路通电时接通所述开关。
15.根据权利要求13所述的信号生成电路，其中，当由所述电压控制振荡器生成的信号被锁定时，所述控制电路断开所述开关。
16.根据权利要求13所述的信号生成电路，其中，在自所述开关被接通起经过了预定时段之后，所述控制电路断开所述开关。
17.根据权利要求13所述的信号生成电路，其中，当由所述电压控制振荡器生成的信号的频率超过阈值时，所述控制电路断开所述开关。
18.根据权利要求12所述的信号生成电路，其中，所述开关电容滤波器基于由所述电压控制振荡器生成的信号通过使用采样时钟，来对由所述环路滤波器生成的电压进行采样。
19.一种信号生成方法，所述信号生成方法包括：
由电压控制振荡器生成具有与控制电压相对应的频率的信号；
通过对所生成的信号的频率进行分频来生成分频信号；
将由基准振荡器生成的基准时钟信号与所述分频信号进行比较；
从电荷泵输出与所述比较结果相对应的电流；
由环路滤波器生成与所输出的电流相对应的电压；
通过对所生成的电压进行采样，来生成在稳定状态下的所述电压控制振荡器的控制电压；以及
针对达到稳定状态之前的时段，提供所述电压控制振荡器能够生成信号的范围的电压，作为所述控制电压的初始电压。
CN201710243813.7A 2016-04-21 2017-04-14 信号生成电路以及信号生成方法 Pending CN107306125A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016085431A JP2017195543A (ja) 2016-04-21 2016-04-21 信号生成回路および信号生成方法
JP2016-085431 2016-04-21

Publications (1)

Publication Number Publication Date
CN107306125A true CN107306125A (zh) 2017-10-31

Family

ID=60089141

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710243813.7A Pending CN107306125A (zh) 2016-04-21 2017-04-14 信号生成电路以及信号生成方法

Country Status (4)

Country Link
US (1) US20170310328A1 (zh)
JP (1) JP2017195543A (zh)
KR (1) KR20170120514A (zh)
CN (1) CN107306125A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113726332A (zh) * 2021-08-18 2021-11-30 上海聆芯科技有限公司 锁相环电路参考杂散消除方法、消除装置及锁相环***

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10135448B1 (en) * 2017-09-20 2018-11-20 Qualcomm Incorporated Phase-locked loop (PLL) with charge scaling
GB201820175D0 (en) 2018-12-11 2019-01-23 Nordic Semiconductor Asa Frequency synthesiser circuits
EP3852272A1 (en) * 2020-01-14 2021-07-21 University College Dublin, National University of Ireland, Dublin A fractional-n frequency synthesizer based on a charge-sharing locking technique
CN112994682B (zh) * 2021-05-10 2021-08-03 上海灵动微电子股份有限公司 基于开关电容的时钟分频器、微控制器和锁相环电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291644A (ja) * 1993-04-07 1994-10-18 Fujitsu General Ltd Ｐｌｌ回路
JPH08288845A (ja) * 1995-04-10 1996-11-01 Fujitsu General Ltd Ｐｌｌ回路
KR100845775B1 (ko) * 2006-11-14 2008-07-14 주식회사 하이닉스반도체 Ｐｌｌ 회로
US20090224838A1 (en) * 2008-03-04 2009-09-10 Freescale Semiconductor, Inc. Automatic Calibration Lock Loop Circuit and Method Having Improved Lock Time
US20100001771A1 (en) * 2008-07-01 2010-01-07 National Taiwan University Phase locked loop with leakage current calibration
CN103378858A (zh) * 2012-04-16 2013-10-30 富士通半导体股份有限公司 Pll电路
US20140132308A1 (en) * 2012-11-12 2014-05-15 Stmicroelectronics International N.V. Fast lock acquisition and detection circuit for phase-locked loops
CN104426479A (zh) * 2013-08-29 2015-03-18 京微雅格（北京）科技有限公司 一种低功耗、低抖动、宽工作范围的晶体振荡器电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1583221A1 (en) * 2004-03-31 2005-10-05 NEC Compound Semiconductor Devices, Ltd. PLL frequency synthesizer circuit and frequency tuning method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291644A (ja) * 1993-04-07 1994-10-18 Fujitsu General Ltd Ｐｌｌ回路
JPH08288845A (ja) * 1995-04-10 1996-11-01 Fujitsu General Ltd Ｐｌｌ回路
KR100845775B1 (ko) * 2006-11-14 2008-07-14 주식회사 하이닉스반도체 Ｐｌｌ 회로
US20090224838A1 (en) * 2008-03-04 2009-09-10 Freescale Semiconductor, Inc. Automatic Calibration Lock Loop Circuit and Method Having Improved Lock Time
US20100001771A1 (en) * 2008-07-01 2010-01-07 National Taiwan University Phase locked loop with leakage current calibration
CN103378858A (zh) * 2012-04-16 2013-10-30 富士通半导体股份有限公司 Pll电路
US20140132308A1 (en) * 2012-11-12 2014-05-15 Stmicroelectronics International N.V. Fast lock acquisition and detection circuit for phase-locked loops
CN104426479A (zh) * 2013-08-29 2015-03-18 京微雅格（北京）科技有限公司 一种低功耗、低抖动、宽工作范围的晶体振荡器电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113726332A (zh) * 2021-08-18 2021-11-30 上海聆芯科技有限公司 锁相环电路参考杂散消除方法、消除装置及锁相环***
CN113726332B (zh) * 2021-08-18 2023-07-07 上海聆芯科技有限公司 锁相环电路参考杂散消除方法、消除装置及锁相环***

Also Published As

Publication number Publication date
KR20170120514A (ko) 2017-10-31
US20170310328A1 (en) 2017-10-26
JP2017195543A (ja) 2017-10-26

Similar Documents

Publication Publication Date Title
CN107306125A (zh) 信号生成电路以及信号生成方法
CN104821823B (zh) 用于发起故障保持状态的装置和方法
US6870411B2 (en) Phase synchronizing circuit
CN103297041B (zh) 锁相环电路
US8098110B2 (en) Phase locked loop apparatus with selectable capacitance device
US7920665B1 (en) Symmetrical range controller circuit and method
TWI394376B (zh) 鎖相迴路電路、鎖相方法及電容性電路
US20100090768A1 (en) Pll circuit
US8503597B2 (en) Method to decrease locktime in a phase locked loop
US7046093B1 (en) Dynamic phase-locked loop circuits and methods of operation thereof
TW201223165A (en) Phase-locked loop
TWI412234B (zh) 鎖相迴路及其壓控振盪器
JP2004007588A (ja) 位相同期ループ回路および半導体集積回路装置
US7468629B2 (en) Tuning circuit for transconductors and related method
CN104702271B (zh) 锁相环电路及压控振荡器的特性曲线的校准方法
CN109698697B (zh) 一种应用于fpga芯片的锁相环装置及fpga芯片
US8373511B2 (en) Oscillator circuit and method for gain and phase noise control
US20090237036A1 (en) Frequency synthesizer and loop filter used therein
US7598816B2 (en) Phase lock loop circuit with delaying phase frequency comparson output signals
CN103078636A (zh) 锁相环***
US9467154B2 (en) Low power and integrable on-chip architecture for low frequency PLL
US20090085672A1 (en) Frequency synthesizer
US7541850B1 (en) PLL with low spurs
US8373465B1 (en) Electronic device and method for phase locked loop
CN109547017A (zh) 一种应用于fpga的双环路锁相环模拟核心电路及锁相环

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171031

WD01 Invention patent application deemed withdrawn after publication