CN106341127A - 一种视频时钟恢复的方法和装置 - Google Patents

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Abstract

本申请公开的视频时钟恢复的方法和装置，先根据链路数据中的视频数据计算待恢复的像素时钟的理论频率，由此计算锁相环中环路分频器的配置参数，并对环路分频器进行配置，再根据双时钟先入先出模块的读写状态，对环路分频器的配置参数进行调整，以使调整后的配置参数对应的锁相环输出的时钟满足双时钟先入先出模块处于动态平衡状态的要求。由于在视频时钟恢复的过程中，环路分频器的取值仅与计算得到的待恢复的像素时钟的理论频率有关，且前置分频器的取值可以由任意方式配置，均不需要依赖于发送端发送的相关信息，例如Mvid/Nvid的数值。因此，接收端采用本申请公开的视频时钟恢复方案后，可以兼容所有的发送端，提高了接收端的兼容性。

Description

一种视频时钟恢复的方法和装置
技术领域
本申请涉及信号传输技术领域，更具体地说，涉及一种视频时钟恢复的方法和装置。
背景技术
在一些高速信号接口协议如DP、MHL V3.1&V3.2及MIPI协议中，视频数据被打包在链路数据里通过链路以一定的链路速率传输，而链路中并不包括原始视频的像素时钟，为了保证视频信号回放的质量，不出现任何数据丢失及错误，就需要在接收端重新生成此像素时钟，生成这个像素时钟的过程即为视频时钟恢复过程。
现有的视频时钟恢复方案中均需要依赖于发送端发送的视频时钟恢复的相关信息，如DP协议中的Mvid/Nvid。依赖Mvid/Nvid的数值，配置锁相环的前置分频器和环路分频器的值。发送端发送的相关信息精确度与稳定性都会影响到接收端的视频时钟恢复。而市场上不同的发送端发送的相关信息有着不同精确度以及稳定性，使得同一个接收端很可能无法或难以同时兼容所有的发送端。并且，MHL V3.1&V3.2及MIPI协议传输过程中没有视频时钟恢复的相关信息，导致现有的视频时钟恢复方案不兼容这些协议。因此，依赖于发送端发送的相关信息的视频时钟恢复方案，降低了接收端的兼容性。
发明内容
有鉴于此，本申请提出一种视频时钟恢复的方法和装置，欲实现不依赖于发送端发送的相关信息，提高接收端的兼容性的目的。
为了实现上述目的，现提出的方案如下：
一种视频时钟恢复的方法，包括：
接收发送端发送的链路数据；
根据所述链路数据中视频数据计算待恢复的像素时钟的理论频率；
根据所述待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，以使锁相环输出频率为所述待恢复的像素时钟的理论频率的时钟；
依据所述配置参数对所述环路分频器进行配置；
调整所述环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度相等的要求。
优选的，所述根据所述链路数据中视频数据计算待恢复的像素时钟的理论频率，包括：
在预设时间内对行消隐信号的周期数进行计数，得到行消隐信号的频率；
将所述行消隐信号频率与行同步信号包含的像素点数相乘，得到所述待恢复的像素时钟的理论频率。
优选的，所述根据所述待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，包括：
将待恢复的像素时钟的理论频率乘以锁相环的压控振荡器的时钟频率与锁相环输出的时钟的频率之间的倍数参数，并除以锁相环的参考时钟频率，得到环路分频器的配置参数。
优选的，所述调整所述环路分频器的配置参数，包括：
比较所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度的大小；
若所述视频数据写入双时钟先入先出模块的速度大于从所述双时钟先入先出模块读取出所述视频数据的速度，则增大所述环路分频器的配置参数以提高所述锁相环输出的时钟的频率；
若所述视频数据写入双时钟先入先出模块的速度小于从所述双时钟先入先出模块读取出所述视频数据的速度，则减小所述环路分频器的配置参数以降低所述锁相环输出的时钟的频率。
一种视频时钟恢复的装置，包括：
接收模块，用于接收发送端发送的链路数据；
第一计算模块，用于根据所述链路数据中视频数据计算待恢复的像素时钟的理论频率；
第二计算模块，用于根据所述待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，以使锁相环输出频率为所述待恢复的像素时钟的理论频率的时钟；
第一频率模块，用于依据所述配置参数对所述环路分频器进行配置；
频率调整模块，用于调整所述环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度相等的要求。
优选的，所述第一计算模块，包括：
第一频率单元，用于在预设时间内对行消隐信号的周期数进行计数，得到行消隐信号的频率；
第一计算单元，用于将所述行消隐信号频率与行同步信号包含的像素点数相乘，得到所述待恢复的像素时钟的理论频率。
优选的，所述第二计算模块包括：
第二计算单元，用于将待恢复的像素时钟的理论频率乘以锁相环的压控振荡器的时钟频率与锁相环输出的时钟的频率之间的倍数参数，并除以锁相环的参考时钟频率，得到环路分频器的配置参数。
优选的，所述频率调整模块，包括：
判断单元，用于比较所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度的大小；
第一调整单元，用于若所述视频数据写入双时钟先入先出模块的速度大于从所述双时钟先入先出模块读取出所述视频数据的速度，则增大所述环路分频器的配置参数以提高所述锁相环输出的时钟的频率；
第二调整单元，用于若所述视频数据写入双时钟先入先出模块的速度小于从所述双时钟先入先出模块读取出所述视频数据的速度，则减小所述环路分频器的配置参数以降低所述锁相环输出的时钟的频率。
从上述的技术方案可以看出，本申请公开的视频时钟恢复的方法和装置，先根据链路数据中的视频数据计算待恢复的像素时钟的理论频率，由此，计算锁相环中环路分频器的配置参数，并对环路分频器进行配置得到频率为待恢复的像素时钟的理论频率的时钟，再根据双时钟先入先出模块的读写状态，对环路分频器的配置参数进行调整，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足双时钟先入先出模块处于动态平衡状态的要求，即写入速度等于读取速度。且在双时钟先入先出模块处于读写平衡状态时，锁相环输出的时钟即为恢复后的像素时钟，通过此像素时钟从双时钟先入先出模块读取出视频数据，实现视频数据的无损恢复。
由于在视频时钟恢复的过程中，环路分频器的取值仅与计算得到的待恢复的像素时钟的理论频率有关，且前置分频器的取值可以由任意方式配置，均不需要依赖于发送端发送的视频时钟恢复需要的相关信息，例如Mvid/Nvid的数值。因此，接收端采用本申请公开的视频时钟恢复方案后，不受发送端发送的相关信息精确度与稳定性的影响，所以可以兼容发送的相关信息有着不同精确度以及稳定性的发送端，以及不包含相关信息的发送端，使得同一接收端可以兼容所有的发送端，提高了接收端的兼容性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实施例公开的一种视频时钟恢复的方法的流程图；
图2为本实施例公开的另一种视频时钟恢复的方法的流程图；
图3为本实施例公开的另一种视频时钟恢复的方法的流程图；
图4为本实施例公开的一种视频时钟恢复的装置的示意图；
图5为本实施例公开的第一计算模块的示意图；
图6为本实施例公开的频率调整模块的示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现对本申请涉及的名词进行解释，以便于对本申请方案的理解：
锁相环(Phase Locked Loop)：锁相环是把输出相位和输入相位相比较的反馈***，其最基本的功能之一是时钟频率倍频功能。其基本结构由鉴相器(PD,Phase Detector)或鉴频鉴相器(PFD,Phase Frequency Detector)、环路滤波器(LF,Loop Filter)、压控振荡器(VCO,Voltage Controlled Oscillator)及环路分频器(Loop Divider)构成。
Delta-Sigma小数倍频锁相环(Delta Sigma Fractional N PLL)：在基本锁相环结构的基础上将环路分频器(Loop Divider)改成由程序分频器(Programmable Divider)实现，并由数字Delta-Sigma控制器控制，最终实现带小数倍频的锁相环。
VCO：压控振荡器，即通过改变输入电压可改变输出频率的振荡器。
双时钟先入先出模块(Double Clock First In First Out，FIFO)：写入时钟和读取时钟可以不相同的先入先出队列。
本实施例公开一种视频时钟恢复的方法，参见图1所示，该方法包括：
步骤S11：接收发送端发送的链路数据；
发送端发送的链路数据为串行链路数据，因此，进行时钟数据恢复并将串行的数据转化为并行的时钟和数据。
步骤S12：根据链路数据中视频数据计算待恢复的像素时钟的理论频率；
链路数据中的视频数据包括行消隐信号，以及行同步信号包含的像素点数。行消隐信号的频率和行同步信号包含的像素点数的乘积即为待恢复的像素时钟的理论频率。需要说明的是行消隐信号的频率和行同步信号包含的像素点数是由发送端决定的，而接收端的行同步信号是根据接收端恢复的像素时钟自建的。
步骤S13：根据计算得到的待恢复的像素时钟的理论频率，计算锁相环的环路分频器的配置参数，以使锁相环输出频率为待恢复的像素时钟的理论频率的时钟；
锁相环输出的时钟的频率与锁相环的环路分频器的配置参数呈线性关系，控制环路分频器的配置参数，即可确定锁相环输出的时钟的频率。在得到待恢复的像素时钟的理论频率后，计算锁相环输出频率为待恢复的像素时钟的理论频率的时钟时，环路分频器对应的配置参数，即环路分频器的取值。而前置分频器的取值可以由任意方式配置，例如直接配置任意固定的数值。
步骤S14：依据计算得到的环路分频器配置参数对环路分频器进行配置；
步骤S15：调整环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足从双时钟先入先出模块读取出视频数据的速度与视频数据写入双时钟先入先出模块的速度相等的要求。
将视频数据通过链路时钟写入双时钟先入先出模块，视频数据写入双时钟先入先出模块的速度，与链路时钟的频率成正比例关系；并通过锁相环输出的时钟从双时钟先入先出模块读取出视频数据，从双时钟先入先出模块中读取出视频数据的速度，与锁相环输出的时钟的频率成正比例关系。根据双时钟先入先出模块的读写状态调整环路分频器的配置参数，进而实现对锁相环输出的时钟的频率的调整，即对像素时钟的频率的调整。双时钟先入先出模块的作用是为了保证在跨时钟域转换过程中数据不会出错。在双时钟先入先出模块处于读写平衡状态时，转换过程中的数据就不会出错。且在双时钟先入先出模块处于读写平衡状态时，锁相环输出的时钟，即为恢复后的像素时钟，通过此像素时钟从双时钟先入先出模块读取出视频数据，实现视频数据的无损恢复。
本申请公开的视频时钟恢复方法，环路分频器的取值仅与计算得到的待恢复的像素时钟的理论频率有关，前置分频器的取值可以由任意方式配置，均不需要依赖于发送端发送的视频时钟恢复需要的相关信息，例如Mvid/Nvid的数值。因此，接收端采用本申请公开的视频时钟恢复方法后，不受发送端发送的相关信息精确度与稳定性的影响，所以可以兼容发送的相关信息有着不同精确度以及稳定性的发送端，以及不包含相关信息的发送端，使得同一接收端可以兼容所有的发送端，提高了接收端的兼容性。
本实施例公开另一种视频时钟恢复的方法，参见图2所示，其中，步骤S21、S24、S25、S26分别与步骤S11、S13、S14、S15一致，在此不再赘述。步骤S22和步骤S23为步骤S12的细化，具体的如下所述：
步骤S22：在预设时间内对行消隐信号的周期数进行计数，计算行消隐信号的频率；
利用接收端频率固定的***时钟或其它时钟，定时一定的时间T，在该预设时间T内通过对行消隐信号(Hblank)的周期数进行计数C，得到行消隐信号(Hblank)的频率fHblank＝C/T。
步骤S23：将计算得到的行消隐信号频率fHblank与行同步信号包含的像素点数Htotal相乘，得到待恢复的像素时钟的理论频率fpixel＝fHblank*Htotal。
计算行消隐信号的频率过程中利用的时钟与发送端发送的视频时钟恢复需要的相关信息(Mvid/Nvid)无关，这样保证了接收端视频时钟的恢复过程不需要依赖发送端发送视频时钟恢复需要的相关信息(Mvid/Nvid)。因此，接收端采用本申请公开的视频时钟恢复方法后，可以兼容所有的发送端，提高了接收端的兼容性。
本实施例公开另一种视频时钟恢复的方法，参见图3所示，其中，步骤S31、S32、S34、S35分别与步骤S11、S12、S14、S15一致，在此不再赘述。步骤S33为步骤S13的细化，具体的如下所述：
步骤S33：将待恢复的像素时钟的理论频率fpixel与锁相环中VCO的时钟频率与锁相环输出的时钟的频率之间的倍数参数N相乘，并将相乘结果除以锁相环的参考时钟频率fr，得到环路分频器的配置参数q。
其中，待恢复的像素时钟的理论频率fpixel为步骤S12得到的，锁相环中VCO的时钟频率fvco与锁相环输出的时钟的频率fpixel之间的倍数参数N由锁相环中分频电路确定，N＝fvco/fpixel，参考时钟频率fr由锁相环设置的参考时钟决定。因此，在锁相环的电路确定后，只需要计算得到待恢复的像素时钟的理论频率fpixel，即可计算出环路分频器的配置参数q＝fHblank*Htotal*N/fr。对环路分频器的取值进行配置后，锁相环输出的时钟，即为理论频率fpixel的像素时钟。
具体的，锁相环的参考时钟设置为晶振时钟。相对于将链路时钟作为参考时钟，将晶振时钟设置为锁相环的参考时钟有着更好的时钟性能，发送端的抖动性能不会影响待恢复的像素时钟。并且，选择频率较大的晶振时钟时，如选择27MHz的晶振时钟作为锁相环的参考时钟时，锁相环的环路宽带可以选择1MHz左右，即较高的带宽，不仅加快了锁相环跟踪速度，同时，由于没有利用Mvid/Nvid的值，所以也不需要较大面积的前置分频器和环路分频器，因此大大减小了锁相环的面积，进而会很容易集成在芯片内，减小生产成本。
具体的，调整环路分频器的配置参数过程，包括：比较视频数据写入双时钟先入先出模块的速度与从双时钟先入先出模块读取出视频数据的速度的大小，若视频数据写入双时钟先入先出模块的速度大于从双时钟先入先出模块读取出视频数据的速度，则增大环路分频器的配置参数以提高锁相环输出的时钟的频率，若视频数据写入双时钟先入先出模块的速度小于从双时钟先入先出模块读取出视频数据的速度，则减小环路分频器的配置参数以降低锁相环输出的时钟的频率。直到调整后环路分频器的配置参数对应的锁相环输出的时钟使得视频数据写入双时钟先入先出模块的速度与从双时钟先入先出模块读取出视频数据的速度相等为止。
还需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。
本实施例公开一种视频时钟恢复的装置，参见图4所示，包括：
接收模块101，用于接收发送端发送的链路数据；
第一计算模块102，用于根据链路数据中视频数据计算待恢复的像素时钟的理论频率；
第二计算模块103，用于根据待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，以使锁相环输出频率为待恢复的像素时钟的理论频率的时钟；
第一频率模块104，用于依据计算得到的配置参数对环路分频器进行配置，进而得到频率为待恢复的像素时钟的理论频率的时钟；
频率调整模块105，用于调整环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足视频数据写入双时钟先入先出模块的速度与从双时钟先入先出模块读取出视频数据的速度相等的要求。
本实施例公开的第一计算模块102，参见图5所示，包括：
第一频率单元1021，用于在预设时间内对行消隐信号的周期数进行计数，得到行消隐信号的频率；
第一计算单元1022，用于将行消隐信号频率与行同步信号包含的像素点数相乘，得到待恢复的像素时钟的理论频率。
本实施例公开的第二计算模块103，包括：
第二计算单元，用于将待恢复的像素时钟的理论频率乘以锁相环的压控振荡器的时钟频率与锁相环输出的时钟的频率之间的倍数参数，并除以锁相环的参考时钟频率，得到环路分频器的配置参数。
本实施例公开的频率调整模块105，参见图6所示，包括：
判断单元1051，用于比较视频数据写入双时钟先入先出模块的速度与从双时钟先入先出模块读取出视频数据的速度的大小；
第一调整单元1052，用于若视频数据写入双时钟先入先出模块的速度大于从双时钟先入先出模块读取出视频数据的速度，则增大环路分频器的配置参数以提高锁相环输出的时钟的频率；
第二调整单元1053，用于若视频数据写入双时钟先入先出模块的速度小于从双时钟先入先出模块读取出所述视频数据的速度，则减小环路分频器的配置参数以降低锁相环输出的时钟的频率。
对于装置实施例而言，由于其基本相应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种视频时钟恢复的方法，其特征在于，包括：
接收发送端发送的链路数据；
根据所述链路数据中视频数据计算待恢复的像素时钟的理论频率；
根据所述待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，以使锁相环输出频率为所述待恢复的像素时钟的理论频率的时钟；
依据所述配置参数对所述环路分频器进行配置；
调整所述环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度相等的要求。
2.根据权利要求1所述的方法，其特征在于，所述根据所述链路数据中视频数据计算待恢复的像素时钟的理论频率，包括：
在预设时间内对行消隐信号的周期数进行计数，得到行消隐信号的频率；
将所述行消隐信号频率与行同步信号包含的像素点数相乘，得到所述待恢复的像素时钟的理论频率。
3.根据权利要求1所述的方法，其特征在于，所述根据所述待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，包括：
将待恢复的像素时钟的理论频率乘以锁相环的压控振荡器的时钟频率与锁相环输出的时钟的频率之间的倍数参数，并除以锁相环的参考时钟频率，得到环路分频器的配置参数。
4.根据权利要求1所述的方法，其特征在于，所述调整所述环路分频器的配置参数，包括：
比较所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度的大小；
若所述视频数据写入双时钟先入先出模块的速度大于从所述双时钟先入先出模块读取出所述视频数据的速度，则增大所述环路分频器的配置参数以提高所述锁相环输出的时钟的频率；
若所述视频数据写入双时钟先入先出模块的速度小于从所述双时钟先入先出模块读取出所述视频数据的速度，则减小所述环路分频器的配置参数以降低所述锁相环输出的时钟的频率。
5.一种视频时钟恢复的装置，其特征在于，包括：
接收模块，用于接收发送端发送的链路数据；
第一计算模块，用于根据所述链路数据中视频数据计算待恢复的像素时钟的理论频率；
第二计算模块，用于根据所述待恢复的像素时钟的理论频率计算锁相环的环路分频器的配置参数，以使锁相环输出频率为所述待恢复的像素时钟的理论频率的时钟；
第一频率模块，用于依据所述配置参数对所述环路分频器进行配置；
频率调整模块，用于调整所述环路分频器的配置参数，以使调整后环路分频器的配置参数对应的锁相环输出的时钟满足所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度相等的要求。
6.根据权利要求5所述的装置，其特征在于，所述第一计算模块，包括：
第一频率单元，用于在预设时间内对行消隐信号的周期数进行计数，得到行消隐信号的频率；
第一计算单元，用于将所述行消隐信号频率与行同步信号包含的像素点数相乘，得到所述待恢复的像素时钟的理论频率。
7.根据权利要求5所述的装置，其特征在于，所述第二计算模块包括：
第二计算单元，用于将待恢复的像素时钟的理论频率乘以锁相环的压控振荡器的时钟频率与锁相环输出的时钟的频率之间的倍数参数，并除以锁相环的参考时钟频率，得到环路分频器的配置参数。
8.根据权利要求5所述的装置，其特征在于，所述频率调整模块，包括：
判断单元，用于比较所述视频数据写入双时钟先入先出模块的速度与从所述双时钟先入先出模块读取出所述视频数据的速度的大小；
第一调整单元，用于若所述视频数据写入双时钟先入先出模块的速度大于从所述双时钟先入先出模块读取出所述视频数据的速度，则增大所述环路分频器的配置参数以提高所述锁相环输出的时钟的频率；
第二调整单元，用于若所述视频数据写入双时钟先入先出模块的速度小于从所述双时钟先入先出模块读取出所述视频数据的速度，则减小所述环路分频器的配置参数以降低所述锁相环输出的时钟的频率。
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