CN107275326B - 半导体装置和液体排出头基板 - Google Patents

半导体装置和液体排出头基板 Download PDF

Info

Publication number
CN107275326B
CN107275326B CN201710222193.9A CN201710222193A CN107275326B CN 107275326 B CN107275326 B CN 107275326B CN 201710222193 A CN201710222193 A CN 201710222193A CN 107275326 B CN107275326 B CN 107275326B
Authority
CN
China
Prior art keywords
transistor
terminal
main terminal
semiconductor device
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710222193.9A
Other languages
English (en)
Other versions
CN107275326A (zh
Inventor
松本晃平
藤井一成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN107275326A publication Critical patent/CN107275326A/zh
Application granted granted Critical
Publication of CN107275326B publication Critical patent/CN107275326B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04511—Control methods or devices therefor, e.g. driver circuits, control circuits for electrostatic discharge protection
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/135—Nozzles
    • B41J2/14—Structure thereof only for on-demand ink jet heads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04541—Specific driving circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/0458—Control methods or devices therefor, e.g. driver circuits, control circuits controlling heads based on heating elements forming bubbles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/135—Nozzles
    • B41J2/14—Structure thereof only for on-demand ink jet heads
    • B41J2/14016—Structure of bubble jet print heads
    • B41J2/14072—Electrical connections, e.g. details on electrodes, connecting the chip to the outside...
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0281—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements field effect transistors in a "Darlington-like" configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2202/00—Embodiments of or processes related to ink-jet or thermal heads
    • B41J2202/01—Embodiments of or processes related to ink-jet heads
    • B41J2202/13—Heads having an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)

Abstract

公开了半导体装置和液体排出头基板。提供半导体装置。该装置包括：第一晶体管，其包括第一主端子，第二主端子和第一控制端子；第二晶体管，其包括第三主端子，第四主端子和第二控制端子；和电阻元件。第一和第三主端子连接到第一电压线。第二主端子和电阻元件的一端连接到第二电压线。第一和第二控制端子、第四主端子和电阻元件的另一端子连接到节点。通过第三主端子和节点之间的电容耦合将第三主端子的电位变化传递到第一控制端子，从而导通第一晶体管。

Description

半导体装置和液体排出头基板
技术领域
本发明涉及半导体装置和液体排出头基板。
背景技术
日本专利公开10-209292号公开了一种用于在半导体装置中保护元件免受ESD(静电放电：ESD)的保护电路。日本专利公开10-209292号中的保护电路包括连接电压线和接地线的晶体管M2。如果在电压线中产生浪涌电压，则晶体管M2导通，以及电流从电压线流向接地线，从而对电压线中的浪涌电压进行放电。结果，日本专利公开10-209292号公开了内部电路被保护免受ESD。
发明内容
在日本专利公开10-209292号的保护电路中，电压线中的电压波动经由晶体管M1的栅极-漏极寄生电容传递到晶体管M1的栅极。晶体管M1的栅极中的电压波动使晶体管M1导通，以及用于导通晶体管M2的电压被施加到晶体管M2的栅极。
然而，如日本专利公开10-209292号中所述，如果仅将MOS的栅极-漏极寄生电容用作保护电路中的电容元件，则可能缺乏用于将电压波动传递到晶体管M1的栅极的电容耦合。晶体管M1的栅极-源极电容不能被充电，因此不可能充分确保用于导通晶体管M1的栅极-源极电压Vgs。结果，保护电路的功能可能降低。
日本专利公开10-209292号公开了电容元件的额外使用。然而，其并没有公开电容元件的具体结构。为了将其用于高电压端子，要求电容元件的高击穿电压。例如，通过增厚栅极氧化膜而获得的氧化膜电容、或利用pn结的pn结电容可用作保护电路中的电容元件。然而，为了形成氧化膜电容，需要形成厚氧化膜的工艺，增加了工艺中的步骤数。pn结电容的面积效率差，增加了成本。
如上所述，在日本专利公开10-209292号公开的技术中，特别是难以适当地保护施加了高电压的端子。
本发明提供了利于在半导体装置中适当地保护内部电路免受ESD的技术。
根据一些实施例，提供了一种半导体装置，包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；以及第一电阻元件，其中所述第一主端子和所述第三主端子连接到第一电压线，所述第二主端子和所述第一电阻元件的一个端子连接到第二电压线，所述第一控制端子、第二控制端子、第四主端子和第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，以及所传递的电位变化使所述第一晶体管导通。
根据一些其它的实施例，提供了一种液体排出头基板，包含：半导体装置；加热元件，所述加热元件被配置为加热液体；以及第五晶体管，所述第五晶体管被配置为驱动所述加热元件，其中所述半导体装置包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；以及第一电阻元件，其中所述第一主端子和所述第三主端子连接到第一电压线，所述第二主端子和所述第一电阻元件的一个端子连接到第二电压线，所述第一控制端子、第二控制端子、第四主端子和第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，以及所传递的电位变化使所述第一晶体管导通。
根据一些其它的实施例，提供了一种液体排出头基板，包含：半导体装置；加热元件，所述加热元件被配置为加热液体；以及第五晶体管，所述第五晶体管被配置为驱动所述加热元件，其中所述半导体装置包含：第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；第一电阻元件；电容元件，所述电容元件包括第一端子和第二端子；第三晶体管，所述第三晶体管包括连接到所述第二端子的第五主端子、第六主端子和第三控制端子；以及驱动单元，所述驱动单元由包括第四晶体管的至少一个晶体管形成，且被配置为通过向所述第三控制端子提供控制信号而导致所述电容元件的绝缘击穿，其中所述第一主端子、第三主端子和第一端子连接到第一电压线，所述第二主端子、第一电阻元件的一个端子和第六主端子连接到第二电压线，所述第一控制端子、第二控制端子、第四主端子和第一电阻元件的另一端子彼此连接以形成一个节点，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，所传递的电位变化使所述第一晶体管导通。
从以下(参考附图)对示例性实施例的描述中，本发明的其它特征将变得明白。
附图说明
图1是示出根据本发明的实施例的半导体装置的电路布置的电路图；
图2是示出图1中的半导体装置的截面结构的视图；
图3是示出根据本发明的实施例的半导体装置的电路布置的电路图；
图4是示出图3中的半导体装置的截面结构的视图；
图5是示出施加到图3中的反熔丝元件的两个端子的电压的波形的曲线图；以及
图6是示出根据本发明的实施例的液体排出头基板的电路布置的电路图。
具体实施方式
下面将参照附图描述本发明的半导体装置的实用实施例。注意，在下面的描述和附图中，共同的附图标记表示多个附图之间共同的布置。因此，将通过相互参照多个附图来描述共同的布置，并将根据需要省略由共同的附图标记表示的布置的描述。
将参照图1和2描述根据本发明的实施例的半导体装置的结构。图1是示出根据本发明的第一实施例的半导体装置100的电路布置的电路图。半导体装置100形成用于保护内部电路免受静电放电(ESD)的保护电路。半导体装置100包括晶体管103、晶体管104和电阻元件105。晶体管103的一个主端子(漏极)和晶体管104的一个主端子(漏极)连接到电压线111。晶体管103的另一个主端子(源极)和电阻元件105的一个端子连接到电压线112。晶体管103的控制端子(栅极)、晶体管104的控制端子(栅极)和另一个主端子(源极)、以及电阻元件105的另一个端子彼此连接以形成一个节点110。高电压VH从端子101提供到电压线111，以及地电位从端子102提供到电压线112。每个作为比普通晶体管具有更高击穿电压的耐高压元件的DMOS(双扩散MOS)晶体管被用作晶体管103和晶体管104。
图2示出由图1中的虚线围绕的晶体管104的截面结构。作为n型半导体区域的埋入层201和作为p型半导体区域的阱区202a布置在p型半导体区域200中。半导体区域200可以是，例如，硅或其它类似物的p型半导体基板，或形成在基板上的p型阱区。在本实施例中，硅的p型半导体基板用作半导体区域200。作为p型半导体区域的阱区202b和作为n型半导体区域的阱区203布置在埋入层201上。栅极电极206通过栅极绝缘膜205而布置在阱区202b和阱区203的上方。栅极电极206包括分别布置在阱区202b、阱区203和场绝缘膜204上的部分。因此，通过栅极绝缘膜205和场绝缘膜204与阱区203接触的部分的实质栅极绝缘膜厚度，比仅通过栅极绝缘膜205与阱区202b和203接触的部分的栅极绝缘膜厚度厚。栅极绝缘膜205可使用例如硅氧化物、硅氮化物、硅氧氮化物等。栅极电极206可通过使用例如多晶硅来形成。扩散区域207a和207b是n型高浓度扩散区域。扩散区域208是p型高浓度扩散区域。如将在后文描述的，扩散区域207a、207b和208分别形成源极、漏极和背栅极的各个电极(端子)。栅极电极206和扩散区域207a、207b和208经由接触部209分别电连接到布线210a和210b。例如金属等用于接触部209和布线210a和210b。然而，制造方法及其结构不受限制，只要它们电连接到各个电极即可。每个具有LOCOS(硅的局部氧化)结构的场绝缘膜204被布置在各个电极之间以及诸如晶体管等的元件之间。每个场绝缘膜204可以具有STI(浅沟槽隔离)结构。上述半导体的导电类型，包括将在后文描述的半导体的导电类型，可以彼此相反。
现在将描述晶体管104的布置。栅极电极206通过栅极绝缘膜205布置在彼此相邻的阱区202b和阱区203的上方。阱区202b和栅极电极206重叠的区域成为沟道区域。在本实施例中，如图2所示，晶体管104是LDMOS(横向扩散MOS)晶体管，LDMOS(横向扩散MOS)晶体管是带有沿着半导体基板的表面形成的沟道区域的横向DMOS。扩散区域207a形成源极电极(源极区域)，扩散区域208形成背栅极电极。如图1和2所示，晶体管104的源极电极和栅极电极206短路。阱区203用作漏极区域中的电场缓和区域并在栅极电极206下方延伸。形成在阱区203中的扩散区域207b形成漏极电极(漏极区域)。n型阱区203的杂质浓度低于具有相同n导电类型的扩散区207b的杂质浓度。场绝缘膜204布置在阱区203上。栅极电极206的漏极侧具有在场绝缘膜204上延伸的结构，即所谓的LOCOS偏移结构。这使得即使晶体管104处于截止状态，即栅极电极和源极电极短路以及漏极电极的电压上升到高电压VH的状态，也可以确保栅极-漏极击穿电压。晶体管103也可以具有与晶体管104相同的布置。然而，布线210a和210b的布置不同，以及栅极电极206和源极电极不短路。栅极绝缘膜205和场绝缘膜204可以由相同的材料形成。栅极绝缘膜205和场绝缘膜204可以以不同的工艺形成。然而，它们的结构包括由相同材料形成并具有厚度不同的部分的绝缘膜。
现在将描述存在于晶体管104中的寄生电容。pn结寄生电容Cds1存在于阱区202b和阱区203之间以及阱区202b和埋入层201之间。寄生电容Cgd1存在于阱区203和栅极电极206之间。寄生电容Cgs1存在于阱区202b和栅极电极206之间。
现在将描述图1所示的半导体装置100的操作。将考虑由ESD将高浪涌电压以高速从端子101施加到电压线111之前的状态。晶体管104的寄生电容Cgd1和Cds1不传递低频信号，因此晶体管103的栅极电位变为0V的地电位。因此，晶体管103截止，并且没有电流在晶体管103的源极和漏极之间流过。现在将考虑由ESD将高浪涌电压以高速从端子101施加到电压线111的情况。晶体管104的寄生电容Cgd1和Cds1与存在于晶体管103的源极电极和栅极电极之间的寄生电容Cgs2串联存在，并且这些电容经历电容耦合并作为耦合电容工作。存在于晶体管103的栅极电极和漏极电极之间的寄生电容Cgd2也与晶体管104的寄生电容Cgd1和Cds1并联存在，因此这些电容经历电容耦合并作为耦合电容工作。因此，寄生电容Cgd1、Cds1和Cgd2对晶体管103的栅极-源极寄生电容Cgs2充电，并使晶体管103导通。也就是说，当浪涌电压施加到晶体管104的漏极时，晶体管104的漏极中的电位变化通过节点110和晶体管104的漏极之间的电容耦合而传递到晶体管103的栅极电极。结果，晶体管103导通，并且浪涌电流经由电压线112流过端子102，从而防止浪涌电流流过内部电路。寄生电容Cgd1、Cgs1和Cds1中的每个具有电压依赖性。因此，如果要施加的浪涌电压Vsur高，则每个寄生电容Cds1的耗尽层变厚，并且寄生电容Cgd1失去其效果。然而，当浪涌电压上升时，每个寄生电容Cds1的电压依赖性弱。因此，每个寄生电容Cds1的耗尽层薄，并且寄生电容Cgd1具有其效果。注意，晶体管103的栅极-源极电压Vgs的值可由下式给出：
Figure BDA0001264119420000061
与式(1)相比可以通过使晶体管104的寄生电容Cgd1和Cds1更大来增加晶体管103的栅极-源极电压Vgs。可以通过增加晶体管103的栅极-源极电压Vgs来更可靠地导通晶体管103并充分地通过浪涌电流。晶体管103导通的持续时间利用晶体管103的寄生电容Cgd2、晶体管104的寄生电容Cgd1和Cds1、以及电阻元件105的电阻值由时间常数τ＝(Cgd1+Cgd2+Cds1)×R确定。因此，首先，寄生电容Cgd1、Cgs1、Cgd2和Cgs2各自的值被确定以使得浪涌电流可充分地流动。更具体地，可通过适当地确定晶体管103和104的栅极长度和栅极宽度来确定寄生电容Cgd1、Cgs1、Cgd2和Cgs2各自的值。然后，通过适当地选择电阻元件105的电阻值来调整晶体管103导通的持续时间。
如上所述，可以通过在半导体装置100中使用连接栅极电极和源极电极的DMOS晶体管来实现用于保护内部电路免受ESD的保护电路的电容，而充分地导通晶体管103。半导体装置100要求的电容通过寄生电容来实现，从而消除了添加电容元件等的需要。用于施加有高电压(例如ESD)的保护电路的电容元件要求高的击穿电压。例如，可以使用MOS电容、利用p-n结的pn结电容等作为保护电路的电容元件。如果使用MOS电容作为电容元件，则需要形成比包括在内部电路等中的其它晶体管更厚的绝缘膜，以使击穿电压高于其它晶体管的击穿电压。例如，除了形成晶体管的栅极绝缘膜的步骤之外，这还要求形成厚绝缘膜的附加步骤，导致在制造过程中增加步骤数的可能性。pn结电容的面积效率差，使得难以使半导体装置小型化。相反，本实施例中描述的半导体装置100通过创新晶体管103的连接而用作电容。因此，可以在不添加电容元件的情况下布置具有大电容值的电容元件。结果，可以抑制制造过程中的步骤数的增加，并还可以进一步改善面积效率。
将参照图3和4描述根据本发明的实施例的半导体装置的结构。图3是表示根据本发明的第二实施例的半导体装置300的电路布置的电路图。半导体装置300包括形成反熔丝元件的电容元件Ca，以及均具有与上述半导体装置100相同的布置的晶体管103和104以及电阻元件105作为保护反熔丝元件的保护电路。半导体装置300还包括晶体管MD1、晶体管MP1、晶体管MN1和电阻元件Rp。图3表示在信息被写入反熔丝元件之前的状态，换句话说，在电容元件Ca损坏之前的状态。
晶体管MP1是p型MOS晶体管，并且晶体管MN1是n型MOS晶体管。晶体管MP1和MN1使用普通MOS晶体管，并且击穿电压低于用于晶体管103和104的DMOS晶体管。换句话说，晶体管103和104的击穿电压高于晶体管MP1和MN1的击穿电压。晶体管MD1是像晶体管103和104那样的DMOS晶体管，并且击穿电压高于晶体管MP1和MN1的击穿电压，其细节将在后文描述。晶体管MP1的背栅极和一个主端子(源极)连接到逻辑电源电压VDD。晶体管MN1的背栅极和一个主端子(源极)连接到电压线112。逻辑电源电压VDD比提供给端子101的高电压VH的电位低。电压线112如上所述连接到端子102和地电位。控制信号Sig输入到晶体管MP1的控制电极(栅极)和晶体管MN1的控制电极(栅极)。晶体管MP1的另一个主端子(漏极)和晶体管MN1的另一个主端子(漏极)彼此连接，并由晶体管MP1和晶体管MN1形成作为驱动单元的反相器电路。作为反相器电路(驱动单元)的输出信号的控制信号Vg被输入到控制反熔丝元件的写入的晶体管MD1的控制电极(栅极)。晶体管MD1的背栅极和一个主电极(源极)连接到电压线112。晶体管MD1的另一个主端子(漏极)连接到形成反熔丝元件的电容元件Ca的一个端子。电容元件Ca的另一个端子连接到电压线111。当信息被写入反熔丝元件时施加的高电压VH从端子101提供给电压线111。电阻元件Rp的一个端子连接到晶体管MD1的漏极和电容元件Ca的一个端子以形成一个节点。电阻元件Rp的另一个端子连接到电压线111。
然后，图4表示由图3所示的虚线包围的电容元件Ca和晶体管MD1的截面结构。作为p型半导体区域的阱区301以及均作为n型半导体区域的阱区302a和302b被布置在p型半导体区域310上。在本实施例中，与上述第一实施例的半导体区域200类似，硅的p型半导体基板用作半导体区域310。阱区301具有与形成驱动单元的逻辑电路的晶体管MN1的p型阱区共同的杂质浓度。阱区302a和302b中的每个具有与形成驱动单元的逻辑电路的晶体管MP1的n型阱区共同的杂质浓度。注意，阱区302a和302b的杂质浓度需要相对于半导体区域310的杂质浓度来设定，使得半导体区域310与阱区302a和302b之间的击穿电压变得高于高电压VH。场绝缘膜303具有LOCOS结构。晶体管MD1的栅极绝缘膜304使用例如硅氧化物，并与形成晶体管MP1和MN1(均形成驱动单元的逻辑电路)的栅极绝缘膜的步骤同时被形成。形成反熔丝元件的电容元件Ca具有MOS结构，并且形成该电容元件Ca的栅极绝缘膜304也与晶体管MD1、MP1和MN1的栅极绝缘膜同时被形成。栅极电极305a是晶体管MD1的栅极电极，栅极电极305b是形成作为反熔丝元件的电容元件Ca的另一端子的电极。栅极电极305a和305b通过使用例如多晶硅而形成。扩散区域306a至306c是n型高浓度扩散区域。扩散区域307是p型高浓度扩散区域。栅极电极305a和305b以及扩散区域306a至306c和307可以在与形成晶体管MP1和MN1(均形成驱动单元的逻辑电路)的栅极电极的步骤以及形成各个扩散区域的步骤相同的步骤中被形成。如将在后文描述的，栅极电极305a和305b以及扩散区域306a至306c和307形成它们各自的电极(端子)，并且经由接触部308电连接到布线309a至309d。例如，金属或类似物用作接触部308和布线309a至309d。然而，制造方法及其结构不受限制，只要它们电连接到各个电极即可。
现在将描述晶体管MD1的布置。栅极电极305a通过栅极绝缘膜304布置在彼此相邻的阱区301和阱区302a的上方。阱区301和栅极电极305a重叠的区域成为沟道区域。在本实施例中，像晶体管103和104一样，晶体管MD1是LDMOS晶体管，其是带有沿着半导体基板的表面形成的沟道区域的横向DMOS。高浓度n型扩散区域306a形成源极电极(源极区域)，扩散区域307形成背栅极电极。阱区302a用作漏极区域中的电场缓和区域，并在栅极电极305a的下方延伸。n型阱区302a的杂质浓度低于具有相同n导电类型的扩散区域306b的杂质浓度。形成在阱区302a中的扩散区域306b形成漏极电极(漏极区域)。场绝缘膜303布置在阱区302a上。栅极电极305a的漏极侧具有在场绝缘膜303上延伸的结构，即所谓的LOCOS偏移结构。这使得即使晶体管MD1处于截止状态，即栅极电极305a的电位为地电位并且漏极电极的电压上升为高电压VH的状态，也可以确保栅极-漏极击穿电压。如上所述，晶体管MD1具有与晶体管103和104相同的布置。
现在将描述形成反熔丝元件的电容元件Ca。电容元件Ca具有MOS结构，其中布置在n型阱区302b上的栅极绝缘膜304被栅极电极305b和由n型扩散区域306c形成的下部电极夹持。在图4所示的布置中，扩散区域306c仅形成在用于连接布线309c的接触部308的开口部中。然而，扩散区域306c可以形成在通过栅极绝缘膜304而与栅极电极305b重叠的整个区域中。此外，在图4所示的布置中，扩散区域306c连接到晶体管MD1的漏极。然而，本发明不限于此。例如，栅极电极305b连接到晶体管MD1的漏极，并且高电压VH可以经由布线309d(电压线111)提供给扩散区306c。此外，在图4所示的布置中，电容元件Ca的电极由n型阱区302b和栅极电极305b形成。然而，使用p型阱区的布置也是可以的。
现在将描述每个电极的连接状态。布线309a经由接触部308连接到晶体管MD1的背栅极电极和源极电极，并提供地电位。布线309b经由接触部308连接到晶体管MD1的栅极电极305a，并接收作为图3所示的驱动单元的反相器电路的输出信号的控制信号Vg。布线309c经由接触部308连接到晶体管MD1的漏极电极和作为反熔丝元件的下部电极的扩散区域306c。布线309d经由接触部308连接到电容元件Ca的栅极电极305b，并且在写入时提供高电压VH。
如上所述，晶体管MP1和MN1的栅极绝缘膜、电容元件Ca的栅极绝缘膜304、以及晶体管MD1的栅极绝缘膜304可以在相同的步骤中形成。通过在相同的步骤中形成栅极绝缘膜，可以形成电容元件Ca和晶体管MD1、MP1和MN1，而无需多个栅极绝缘膜厚度，并且制造过程中的步骤数不增加。对于晶体管103和104，当形成电容元件Ca和晶体管MD1、MP1和MN1的栅极绝缘膜时，可以同时形成栅极绝缘膜205。因此，由于电容元件Ca以及晶体管103、104、MD1、MP1和MN1的各自的栅极绝缘膜的厚度相同，因此在制造过程中步骤数不需要增加。在电容元件Ca以及晶体管103、104、MD1、MP1和MN1中，可以在诸如离子注入等的相同的步骤中形成具有相同杂质浓度的阱区和扩散区域。如上所述，在本实施例中，在抑制制造过程中的步骤数的增加的同时，可以形成在晶体管MP1和MN1与晶体管103、104和MD1之间具有不同的击穿电压的晶体管。
现在将描述当信息写入反熔丝元件时的操作。当信息写入反熔丝元件时，首先，通过向控制信号Sig输入低电平信号来从驱动单元的反相器电路提供控制信号Vg，从而导通晶体管MD1。因此，电流流过电阻元件Rp和晶体管MD1。注意，使电阻Rd为晶体管MD1的导通电阻，施加到电容元件Ca的两个端子的电压Vca的值可由下式给出：
Figure BDA0001264119420000111
当电压Vca变得等于或高于导致电容元件Ca的栅极绝缘膜304的绝缘击穿的电压时，信息被写入反熔丝元件。读出写入反熔丝元件的信息的方法包括，例如，测量反熔丝元件的阻抗变化的方法等。
现在将参照图5描述当将浪涌电压施加到半导体装置300时的操作。首先，将考虑图3的半导体装置300不包括具有与图1所示的半导体装置100相同布置的保护电路的情况。当由ESD以高速将高浪涌电压从端子101施加到电压线111时，高浪涌电压Vsur以高速施加到电容元件Ca的一个端子。令电压Vb为电容元件Ca的另一端子处的电压，则电压Vb比浪涌电压Vsur更延迟，产生电压。因为由寄生在电阻元件Rp上的电容形成滤波器，电压Vb延迟。该电容可以是不仅由电阻元件Rp也可以是由布线、晶体管MD1等产生的寄生电容。如果电压Vb比浪涌电压Vsur更延迟，使电容元件Ca的两个端子之间的电位差等于或高于损坏电容元件Ca的电压，则电容元件Ca的栅极绝缘膜304经历绝缘击穿。也就是说，可以由ESD将信息写入反熔丝元件。
同时，如果由ESD将高浪涌电压Vsur以高速施加到图3所示的半导体装置300的电压线111，则晶体管104的寄生电容Cgd1和Cds1以及晶体管103的寄生电容Cgd2经历电容耦合并作为耦合电容工作。因此，晶体管103的栅极-源极寄生电容Cgs2被充电，使晶体管103导通。结果，浪涌电流流过晶体管103的电压线112，防止浪涌电流流过内部电路。这使得可以防止信息被写入形成反熔丝元件的电容元件Ca中。
通过施加高电压VH并导致栅极绝缘膜304的绝缘击穿来使用形成反熔丝元件的电容元件Ca。因此，它由耐低压元件形成。如果使用具有与晶体管MP1和MN1相同的击穿电压的晶体管的保护电路被使用，则当施加浪涌电压时保护电路损坏。从而，保护电路不工作，并且另外，电容元件Ca损坏。因此，耐低压保护电路没有效果。因此，如本实施例所述，需要使用诸如晶体管103和104的DMOS晶体管的耐高压保护电路。通过施加高电压VH并导致击穿来使用电容元件Ca，因此保护电路不应该对直流电压工作，而需要只对交流信号工作。因此，反熔丝元件的保护电路具有高击穿电压，并且要求对高速浪涌电压工作的电路。嵌入在半导体装置300中的由图1所示的半导体装置100形成的保护电路具有高击穿电压，并仅对高速浪涌电压工作，从而具有作为反熔丝元件的保护电路的效果。
如上所述，通过使用本实施例中描述的半导体装置300，可以防止由ESD在形成反熔丝元件的电容元件Ca中的错误写入。
将参考图6描述根据本发明的实施例的液体排出头基板的结构。图6是表示根据本发明的第三实施例的液体排出头基板600的电路布置的电路图。液体排出头基板600包括加热元件601、晶体管602、控制电路603、以及与上述第二实施例的半导体装置300相同的电路布置。加热元件601通过加热用作打印材料的液体来供给能量并从孔排出液体。加热元件601可以是通过加热向液体供给能量的生热构件。此外，可以使用通过变形向用作打印材料的液体供给能量的压电元件来代替加热元件601。在图6中，加热元件601被示出为向液体供给热能的电阻元件。晶体管602被配置为驱动加热元件601。控制电路603通过控制晶体管602来控制液体排出。加热元件601的一个端子连接到诸如电压线111的高电压VH，而另一端子连接到晶体管602的主端子(漏极)。晶体管602的另一个主端子(源极)连接到电压线112，并提供地电位。晶体管602的控制端子(栅极)连接到控制电路603。控制电路603连接到逻辑电源电压VDD。形成电路的其他元件可以与上述第二实施例中相同。
晶体管602像晶体管103、104和MD1一样连接到高电压VH，因此使用具有比晶体管MP1和MN1更高的击穿电压的DMOS晶体管。像晶体管103、104和MD1一样，晶体管602可以是LDMOS晶体管。此外，像晶体管103、104和MD1一样，晶体管602可以具有LOCOS偏移结构。
同时，包括在控制电路603中的电路与晶体管MP1和MN1连接到共同的逻辑电源电压VDD，因此可以使用普通的晶体管。因此，晶体管103、104、MD1和602中的每个可具有比包括在控制电路603中的晶体管更高的击穿电压。
如上所述，晶体管MP1的源极和背栅极和控制电路603连接到共同的逻辑电源电压VDD。因此，可以在相同的步骤中形成晶体管MP1和MN1以及形成控制电路603的晶体管的所有栅极绝缘膜。此外，形成保护电路的晶体管103和104、控制写入反熔丝元件的晶体管MD1、以及被配置为驱动加热元件601的晶体管602全部可以使用LDMOS晶体管。在这种情况下，如上所述，晶体管103、104、MD1和602和电容元件Ca的栅极绝缘膜可以在与晶体管MP1和MN1的栅极绝缘膜相同的步骤中形成。也就是说，晶体管103、104、MD1、602、MP1和MN1以及电容元件Ca的栅极绝缘膜可以具有相同的厚度。如上所述，在晶体管103、104、MD1和602、晶体管MP1和MN1、以及电容元件Ca中，可以使用均具有共同的杂质浓度的阱区和扩散区域。通过使用本实施例中所述的布置，变得可以在抑制制造过程中的步骤数的增加的同时，将反熔丝元件和反熔丝元件的保护电路安装在液体排出头基板上。
以上已经举例说明了根据本发明的三个实施例。然而，本发明不限于这些实施例。在不脱离本发明的范围的情况下，上述实施例可以适当地进行修改和组合。
虽然已经参考示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。所附权利要求的范围应符合最宽泛的解释，以便包括所有这样的修改以及等同的结构和功能。

Claims (18)

1.一种半导体装置，其特征在于包含：
第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；
第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；
第一电阻元件；
电容元件，所述电容元件包括第一端子和第二端子；
第三晶体管，所述第三晶体管包括第五主端子、第六主端子以及第三控制端子；以及
驱动单元，
其中所述第一主端子、所述第三主端子和所述第一端子连接到第一电压线，
所述第一电阻元件的一个端子、所述第二主端子和所述第六主端子连接到第二电压线，
所述第一控制端子、所述第二控制端子、所述第四主端子和所述第一电阻元件的另一端子彼此连接以形成一个节点，
所述第五主端子连接到所述第二端子，
所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，
所传递的电位变化在所述第一控制端子处使所述第一晶体管导通，
所述驱动单元被配置为通过向所述第三控制端子提供控制信号而导致所述电容元件的绝缘击穿，以及
当浪涌电压被施加到所述第一电压线上时，所述第一晶体管在所述电容元件的绝缘击穿发生之前导通。
2.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个包含DMOS(双扩散MOS)晶体管。
3.根据权利要求2所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个包含LDMOS(横向扩散MOS)晶体管。
4.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个具有LOCOS偏移结构。
5.根据权利要求1所述的半导体装置，其中所述第一晶体管和所述第二晶体管中的每一个包括
布置在半导体基板中的第一导电类型的第一半导体区域，
在所述半导体基板中与所述第一半导体区域相邻布置的第二导电类型的第二半导体区域，
布置在所述第一半导体区域中的第二导电类型的源极区域，
布置在所述第二半导体区域中的第二导电类型的漏极区域，
栅极电极，所述栅极电极包括布置在所述第一半导体区域上方的第一部分、以及布置在所述第二半导体区域上方的第二部分和第三部分，以及
绝缘膜，所述绝缘膜包括布置在所述第一部分和所述第一半导体区域之间并具有第一厚度的第四部分、布置在所述第二部分和所述第二半导体区域之间并具有第一厚度的第五部分、以及布置在所述第三部分和所述第二半导体区域之间并具有比第一厚度厚的第二厚度的第六部分。
6.根据权利要求1所述的半导体装置，其中由包括第四晶体管的至少一个晶体管形成的所述驱动单元以及所述第一晶体管和所述第二晶体管的击穿电压高于所述第四晶体管的击穿电压。
7.根据权利要求6所述的半导体装置，其中所述第三晶体管的击穿电压高于所述第四晶体管的击穿电压。
8.根据权利要求6所述的半导体装置，其中所述第三晶体管包含DMOS晶体管。
9.根据权利要求8所述的半导体装置，其中所述第三晶体管包含LDMOS晶体管。
10.根据权利要求6所述的半导体装置，其中所述第三晶体管具有LOCOS偏移结构。
11.根据权利要求6所述的半导体装置，其中所述电容元件具有MOS结构，以及
所述第一晶体管的栅极绝缘膜、所述第二晶体管的栅极绝缘膜、所述第三晶体管的栅极绝缘膜、所述第四晶体管的栅极绝缘膜、以及形成所述电容元件的绝缘膜在厚度上彼此相等。
12.根据权利要求6所述的半导体装置，还包含连接在所述第一电压线和所述第二端子之间的第二电阻元件。
13.一种液体排出头基板，其特征在于包含：
半导体装置；
加热元件，所述加热元件被配置为加热液体；以及
第五晶体管，所述第五晶体管被配置为驱动所述加热元件，
其中所述半导体装置包含：
第一晶体管，所述第一晶体管包括第一主端子、第二主端子和第一控制端子；
第二晶体管，所述第二晶体管包括第三主端子、第四主端子和第二控制端子；
第一电阻元件；
电容元件，所述电容元件包括第一端子和第二端子；
第三晶体管，所述第三晶体管包括第五主端子、第六主端子以及第三控制端子；以及
驱动单元，
其中所述第一主端子、所述第三主端子和所述第一端子连接到第一电压线，
所述第一电阻元件的一个端子、所述第二主端子和所述第六主端子连接到第二电压线，
所述第一控制端子、所述第二控制端子、所述第四主端子和所述第一电阻元件的另一端子彼此连接以形成一个节点，
所述第五主端子连接到所述第二端子，所述第三主端子中的电位变化经由所述第三主端子和所述一个节点之间的电容耦合而传递到所述第一控制端子，
所传递的电位变化在所述第一控制端子处使所述第一晶体管导通，
所述驱动单元被配置为通过向所述第三控制端子提供控制信号而导致所述电容元件的绝缘击穿，以及
当浪涌电压被施加到所述第一电压线上时，所述第一晶体管在所述电容元件的绝缘击穿发生之前导通。
14.根据权利要求13所述的液体排出头基板，其中所述第五晶体管包含DMOS晶体管。
15.根据权利要求14所述的液体排出头基板，其中所述第五晶体管包含LDMOS晶体管。
16.根据权利要求13所述的液体排出头基板，其中所述第五晶体管具有LOCOS偏移结构。
17.根据权利要求13所述的液体排出头基板，其中由包括第四晶体管的至少一个晶体管形成的所述驱动单元以及所述第五晶体管的击穿电压高于所述第四晶体管的击穿电压。
18.根据权利要求13所述的液体排出头基板，其中由包括第四晶体管的至少一个晶体管形成的所述驱动单元以及所述第四晶体管和所述第五晶体管在栅极绝缘膜厚度上彼此相等。
CN201710222193.9A 2016-04-07 2017-04-07 半导体装置和液体排出头基板 Active CN107275326B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016077579A JP6664261B2 (ja) 2016-04-07 2016-04-07 半導体装置及び液体吐出ヘッド用基板
JP2016-077579 2016-04-07

Publications (2)

Publication Number Publication Date
CN107275326A CN107275326A (zh) 2017-10-20
CN107275326B true CN107275326B (zh) 2022-02-11

Family

ID=58448357

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710222193.9A Active CN107275326B (zh) 2016-04-07 2017-04-07 半导体装置和液体排出头基板

Country Status (6)

Country Link
US (1) US10040283B2 (zh)
EP (1) EP3229271B1 (zh)
JP (1) JP6664261B2 (zh)
KR (1) KR20170115448A (zh)
CN (1) CN107275326B (zh)
RU (1) RU2679650C2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
JP6971877B2 (ja) * 2018-02-20 2021-11-24 ルネサスエレクトロニクス株式会社 半導体装置
TWI654733B (zh) * 2018-06-04 2019-03-21 茂達電子股份有限公司 靜電放電保護電路
CN115871338A (zh) * 2021-09-30 2023-03-31 群创光电股份有限公司 具有记忆单元的加热器装置及其操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1147152A (zh) * 1995-06-22 1997-04-09 日本电气株式会社 用于改善静电击穿电压的半导体器件的输入保护电路
CN101689545A (zh) * 2007-06-21 2010-03-31 Nxp股份有限公司 Esd保护电路
US7910950B1 (en) * 2006-04-13 2011-03-22 National Semiconductor Corporation High voltage ESD LDMOS-SCR with gate reference voltage

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0851552A1 (en) 1996-12-31 1998-07-01 STMicroelectronics S.r.l. Protection ciruit for an electric supply line in a semiconductor integrated device
JPH1165088A (ja) 1997-08-19 1999-03-05 Canon Inc デバイス製造用の基板
US20100232081A1 (en) 2009-03-12 2010-09-16 Advanced Analogic Technologies, Inc. Method and Apparatus for Over-voltage Protection With Breakdown-Voltage Tracking Sense Element
JP5981815B2 (ja) 2012-09-18 2016-08-31 キヤノン株式会社 記録ヘッド用基板及び記録装置
JP6077836B2 (ja) 2012-11-20 2017-02-08 キヤノン株式会社 半導体装置、液体吐出ヘッド、液体吐出カートリッジ及び液体吐出装置
US9608107B2 (en) * 2014-02-27 2017-03-28 Vanguard International Semiconductor Corporation Method and apparatus for MOS device with doped region
JP6450169B2 (ja) 2014-04-02 2019-01-09 キヤノン株式会社 半導体装置、液体吐出ヘッド、液体吐出カードリッジ及び液体吐出装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1147152A (zh) * 1995-06-22 1997-04-09 日本电气株式会社 用于改善静电击穿电压的半导体器件的输入保护电路
US7910950B1 (en) * 2006-04-13 2011-03-22 National Semiconductor Corporation High voltage ESD LDMOS-SCR with gate reference voltage
CN101689545A (zh) * 2007-06-21 2010-03-31 Nxp股份有限公司 Esd保护电路

Also Published As

Publication number Publication date
US10040283B2 (en) 2018-08-07
CN107275326A (zh) 2017-10-20
JP2017188606A (ja) 2017-10-12
EP3229271B1 (en) 2022-05-11
RU2017111580A3 (zh) 2018-10-08
RU2017111580A (ru) 2018-10-08
KR20170115448A (ko) 2017-10-17
RU2679650C2 (ru) 2019-02-12
US20170291415A1 (en) 2017-10-12
EP3229271A1 (en) 2017-10-11
JP6664261B2 (ja) 2020-03-13
BR102017006334A2 (pt) 2017-10-10

Similar Documents

Publication Publication Date Title
CN107275326B (zh) 半导体装置和液体排出头基板
US6566715B1 (en) Substrate-triggered technique for on-chip ESD protection circuit
EP0724295A1 (en) SOI-type semiconductor device with variable threshold voltages
JP4402109B2 (ja) 低電圧ｎｍｏｓ型静電気放電クランプ
KR101034614B1 (ko) 정전기 보호 회로
JP3639596B2 (ja) 保護形スイッチ
US7729096B2 (en) Semiconductor integrated circuit
US8102002B2 (en) System and method for isolated NMOS-based ESD clamp cell
CN108475662B (zh) 半导体集成电路及其控制方法
CN1326243C (zh) 半导体器件
US20030043517A1 (en) Electro-static discharge protecting circuit
US9761577B2 (en) Semiconductor device
JP5241109B2 (ja) 半導体集積回路装置
US8519451B2 (en) Semiconductor device
US7733618B2 (en) Electrostatic discharge device
EP3024034B1 (en) Esd protection semiconductor device
JP2007227697A (ja) 半導体装置および半導体集積装置
JP2737629B2 (ja) Ｃｍｏｓ構成の出力回路を有する半導体装置
JP3082720B2 (ja) 半導体集積回路の保護回路
KR101279186B1 (ko) 반도체 장치
JP3431127B2 (ja) 電子装置および電子スイッチ装置
BR102017006334B1 (pt) Dispositivo semicondutor e substrato para cabeça de descarga de líquido
JP2002118230A (ja) 半導体装置
KR20090066490A (ko) 정전기 방전 회로
JP3810401B2 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant