CN107275278A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN107275278A
CN107275278A CN201610213621.7A CN201610213621A CN107275278A CN 107275278 A CN107275278 A CN 107275278A CN 201610213621 A CN201610213621 A CN 201610213621A CN 107275278 A CN107275278 A CN 107275278A
Authority
CN
China
Prior art keywords
metal layer
layer
planarization process
forming method
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610213621.7A
Other languages
English (en)
Inventor
邓武锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610213621.7A priority Critical patent/CN107275278A/zh
Priority to EP17163839.8A priority patent/EP3240021B1/en
Priority to US15/476,249 priority patent/US10062572B2/en
Publication of CN107275278A publication Critical patent/CN107275278A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：提供衬底，表面具有介质层，介质层内具有开口；形成第一金属层，位于介质层顶部表面上，形成第一金属层的温度为第一温度；形成第二金属层，形成第二金属层的温度为第二温度，第二温度高于第一温度；进行平坦化处理。本发明通过在介质层顶部表面上形成第一金属层，在开口内填充第二金属层，第一金属层在第一温度下形成，第二金属层在第二温度下形成，且第二温度高于第一温度。因此第一金属层的晶体结构较完整，晶粒较小，强度较大，能够在平坦化处理过程中保护介质层顶部表面，能够有效的减少在平坦化处理过程中产生碎片，降低晶圆在平坦化处理过程中被碎片划伤的可能，提高平坦化后晶圆表面的平整程度。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
随着超大规模集成电路(Ultra Large Scale Integration)的飞速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，芯片单位面积内的半导体元器件数量不断增加，平面布线已经难以满足半导体元器件高密度分布的需求，只能采用多层布线技术，利用芯片的垂直空间，进一步提高器件的集成度。但是多层布线技术的应用会造成硅片表面的起伏不平，对图形制造及其不利。为此要实现多次布线结构，首先需要使每一层半导体结构均具有很高的平整度，及要求对晶圆上的半导体结构进行平坦化处理。
化学机械研磨(Chemical Mechanical Polishing,CMP)是目前最常见的平坦化工艺之一。化学机械研磨进行平坦化处理的效率较高，已经成一种不可或缺的半导体工艺技术。
但是现有技术中所形成的半导体结构在平坦化处理后，晶圆表面易产生刮伤。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以减少平坦化后晶圆表面的刮伤，提高晶圆表面的平整度。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底表面具有介质层，所述介质层内具有开口，所述开口底部露出所述衬底表面；形成第一金属层，所述第一金属层位于所述介质层顶部表面上，形成所述第一金属层的温度为第一温度；形成第二金属层，所述第二金属层填充所述开口，形成所述第二金属层的温度为第二温度，所述第二温度高于所述第一温度；对所述第二金属层和所述第一金属层进行平坦化处理，露出所述介质层顶部表面。
可选的，形成所述第一金属层的步骤中，所述第一温度在300℃到350℃范围内。
可选的，形成所述第二金属层的步骤中，所述第二温度在400℃到450℃范围内。
可选的，形成所述第一金属层以及形成所述第二金属层的步骤中，所述第一金属层和所述第二金属层的材料相同。
可选的，形成所述第一金属层以及形成所述第二金属层的步骤中，所述第一金属层和所述第二金属层的材料均为铝。
可选的，形成所述第一金属层和形成所述第二金属层中的一个或两个步骤包括：通过物理气相沉积的方式形成所述第一金属层或第二金属层。
可选的，形成所述第一金属层的步骤中，所述第一金属层的厚度大于
可选的，形成所述第二金属层的步骤中，所述第二金属层的厚度在到范围内。
可选的，形成所述第一金属层的步骤中，所述第一金属层还覆盖所述开口的底部。
可选的，所述第二金属层还位于介质层的顶部表面上；进行平坦化处理的步骤包括：进行第一平坦化处理，去除位于介质层顶部表面上的所述第二金属层；进行第二平坦化处理，去除位于介质层顶部表面上的所述第一金属层，露出所述介质层表面；进行第三平坦化处理，使所述开口内剩余的第二金属层的顶部表面与所述介质层顶部表面齐平。
可选的，进行第一平坦化处理的步骤中，所述第一平坦化处理还去除位于介质层顶部表面上的第一金属层的部分厚度，使位于介质层顶部表面的所述第一金属层的厚度达到预设厚度。
可选的，使位于所述介质层顶部表面的所述第一金属层的厚度达到预设厚度的步骤中，所述预设厚度在到范围内。
可选的，所述第一平坦化处理、所述第二平坦化处理以及所述第三平坦化处理中的一个或多个步骤包括：采用化学机械研磨的方式进行平坦化处理。
可选的，采用化学机械研磨的方式进行第一平坦化处理的步骤中，所述化学机械研磨过程中的压强大于1.5Pa，所述研磨垫的硬度在80MPa到100MPA范围内。
可选的，采用化学机械研磨的方式进行第二平坦化处理的步骤中，所述化学机械研磨过程中的压强在1Pa到2Pa范围内，所述研磨垫的硬度在20MPa到40MPa范围内。
可选的，采用化学机械研磨的方式进行第三平坦化处理的步骤中，所述化学机械研磨过程中的压强在1Pa到2Pa范围内，所述研磨垫的硬度在20MPa到40MPa范围内。
可选的，提供衬底之后，形成第一金属层之前，还包括：形成衬垫结构层，所述衬垫结构层覆盖所述开口底部和侧壁表面。
可选的，形成衬垫结构层的步骤中，沿背向所述衬底方向，所述衬垫结构层依次包括：阻挡层、功函数层以及粘附层。
可选的，所述阻挡层包括氮化钽层；所述功函数层包括依次位于所述阻挡层表面的钛铝层、氮化铝层以及钛层；所述粘附层的材料与所述第一金属层材料相同。
可选的，所述半导体结构为金属栅极结构；提供所述衬底之后，形成所述第一金属层之前，还包括：形成栅介质层，所述栅介质层覆盖所述开口的底部表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在介质层顶部表面上形成第一金属层，在所述开口内填充第二金属层，所述第一金属层在第一温度下形成，所述第二金属层在第二温度下形成，且所述第二温度高于所述第一温度。因此所述第一金属层的晶体结构较完整，晶粒较小，强度较大，能够在平坦化处理过程中保护介质层顶部表面，能够有效的减少在平坦化处理过程中产生碎片，降低晶圆在平坦化处理过程中被碎片划伤的可能，提高平坦化后晶圆表面的平整程度。
本发明可选实施例中，所述第一金属层还覆盖所述开口底部表面，在开口中位于所述第二金属层和所述衬垫结构层之间。由于第一温度较低，因此所述第一金属层的晶体结构较完整，能够有效的缓解所述第二金属层与所述衬垫结构层之间的晶格失配问题，提高所述第二金属层的结构完整程度，能够有效减小所述第二金属层的晶粒尺寸，改善所述第二金属层的电学性能，提高第二金属层的强度，减少所述第二金属层在平坦化过程中产生的碎片，提高平坦化后晶圆表面的平整程度。
附图说明
图1和图2是一种半导体结构形成过程各个步骤中间结构的剖面结构示意图；
图3至图8是本发明半导体结构形成方法一实施例各个步骤中间结构的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中的栅极结构形成方法存在表面刮伤过多，平整度不高的问题。现结合现有技术中栅极结构的形成过程分析其表面刮伤过多问题的原因：
参考图1和图2，示出了一种半导体结构形成过程各个步骤中间结构的剖面结构示意图。
需要说明的是，此处以金属栅极结构的形成过程为例进行说明。
如图1所示，提供衬底10，所述衬底10表面形成有介质层20，所述介质层20内形成有开口；形成衬垫材料层30，所述衬垫材料层30覆盖所述开口底部和侧壁以及所述介质层20的顶部表面；形成金属层40，所述金属层40填充所述开口，且覆盖所述介质层20顶部表面的衬垫材料层30。
结合参考图2，对所述金属层40进行平坦化处理，去除位于所述介质层20顶部表面上的金属层40和衬垫材料层30，在开口中形成金属栅极40g和衬垫层30r，所述金属栅极40g、衬垫层30r以及介质层20顶部表面齐平。
现有技术中，所述金属层40是通过一次膜层沉积工艺形成，且形成所述金属层40的过程中温度较高，比如所述金属层40的材料为铝时，形成所述金属层40的温度在430℃左右。因此所形成的金属层40的密度较小，也就是说，所述金属层40不够致密，因此所述金属层40的强度较小。所以在形成金属栅极40g的过程中，容易形成金属碎片或颗粒。金属碎片和颗粒在平坦化过程中，容易划伤晶圆表面，从而造成晶圆表面的刮伤，影响晶圆表面平整度的提高。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底表面具有介质层，所述介质层内具有开口，所述开口底部露出所述衬底表面；形成第一金属层，所述第一金属层位于所述介质层顶部表面上，形成所述第一金属层的温度为第一温度；形成第二金属层，所述第二金属层填充所述开口，形成所述第二金属层的温度为第二温度，所述第二温度高于所述第一温度；对所述第二金属层和所述第一金属层进行平坦化处理，露出所述介质层顶部表面。
本发明通过在介质层顶部表面上形成第一金属层，在所述开口内填充第二金属层，所述第一金属层在第一温度下形成，所述第二金属层在第二温度下形成，且所述第二温度高于所述第一温度。因此所述第一金属层的晶体结构较完整，晶粒较小，强度较大，能够在平坦化处理过程中保护介质层顶部表面，能够有效的减少在平坦化处理过程中产生碎片，降低晶圆在平坦化处理过程中被碎片划伤的可能，提高平坦化后晶圆表面的平整程度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图8，示出了本发明半导体结构形成方法一实施例各个步骤中间结构的剖面结构示意图。
需要说明的是，本实施例中，以金属栅极结构的形成为例进行说明。但是本发明技术方案并不限于金属栅极结构的形成。在本发明其他实施例中，本发明技术方案还可以应用于金属插塞、金属互连线等其他半导体结构的形成中。
参考图3，提供衬底100，所述衬底100表面形成有介质层200，所述介质层200内形成有开口300，所述开口300底部露出所述衬底100表面。
所述衬底100用于为后续工艺提供操作平台。所述衬底100的材料选自单晶硅、多晶硅或者非晶硅；所述衬底100也可以选自硅、锗、砷化镓或锗硅等化合物；所述衬底100还可以是其他半导体材料。此外，所述衬底100还可以选自具有外延层或外延层上硅材料。本实施例中，以形成平面晶体管的栅极结构为例进行说明，因此，所述衬底100为单晶硅衬底。
所述介质层200用于实现不同半导体器件之间的电隔离，还用于定义后续所形成栅极的形状和尺寸。所述介质层200内形成有开口300，后续通过向所述开口300内填充金属材料，以形成金属栅极结构。具体的，本实施例中，所述介质层200的材料为氧化硅。
形成所述介质层200的步骤包括：通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积工艺在所述衬底100表面形成介质材料层；在所述介质材料层表面形成图形化层；以所述图形化层为掩膜，刻蚀所述介质材料层直至露出所述衬底100表面，以形成所述开口300。
所述图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外，为了缩小后续所形成金属栅极结构的尺寸，缩小所形成半导体器件的尺寸，所述图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
需要说明的是，本实施例中，通过刻蚀所述介质层200形成所述开口300的做法仅为一示例。在本发明其他实施例中，开口也可以通过去除形成于介质层中的伪栅而形成。
还需要说明的是，为了防止后续半导体工艺对所形成半导体器件沟道区产生损伤，减少源漏穿通现象的出现，在所述开口300的侧壁还形成有栅极侧墙(图中未标示)。所述栅极侧墙的材料可以为氮化物或氧化物，本实施例中，所述栅极侧墙的材料为氮化硅。
具体的，形成所述栅极侧墙的步骤包括：通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积工艺形成覆盖所述介质层200顶部表面以及所述开口300底部和侧壁表面的侧墙材料层；之后利用各向异性干法刻蚀工艺去除所述介质层200顶部表面以及所述开口300底部的侧墙材料层，露出所述介质层200顶部表面以及所述开口300底部表面，所述开口300侧壁表面的侧墙材料层被保留，形成栅极侧墙。
需要说明的是，本实施例中，所述半导体结构为金属栅极结构，因此参考图4，在提供所述衬底100后，所述形成方法还包括：形成栅介质层410，所述栅介质层覆盖所述开口300的底部表面。
所述栅介质层410的材料可以为氧化物，也可以为高K材料，具体包括氧化硅或氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。
参考图5，在所述衬垫结构层400表面形成第一金属层510，所述第一金属层510位于所述介质层200顶部表面上，形成所述第一金属层510的温度为第一温度。
需要说明的是，形成栅介质层410之后，第一金属层510之前，所述形成方法还包括：形成衬垫结构层400，所述衬垫结构层400覆盖所述开口300底部和侧壁的表面。
沿背向所述衬底100方向，所述衬垫结构层400包括：阻挡层420、功函数层430以及粘附层440。具体的，可以通过化学气相沉积、物理气相沉积或原子层沉积等膜层沉积工艺依次在所述介质层200顶部表面以及所述开口底部和侧壁表面形成所述衬垫结构层400。
所述阻挡层420用于防止后续膜层结构以及所形成金属栅极结构中的金属离子扩散而影响栅介质层410的绝缘性以及所述衬底100内沟道的性能。此外，在后续平坦化过程中所述阻挡层420起刻蚀停止的作用。所述阻挡层420的材料可以为氮化钛或氮化钽。具体的，可以通过化学气相沉积、物理气相沉积或者原子层沉积的方式在所述介质层200顶部表面以及所述开口底部和侧壁表面形成。本实施例中，所述阻挡层420包括氮化钽层。
所述功函数层430用于调节所形成栅极结构的功函数，以调节所形成半导体器件的阈值电压。具体的，本实施例中，所述栅极结构为PMOS器件的栅极结构，因此所述功函数430包括钛铝层、氮化铝层以及钛层，通过调节钛铝层、氮化铝层以及钛层的厚度实现对所形成栅极结构功函数的功能。
所述粘附层440用于提高后续所形成的金属材料与介质层200之间的连接强度。具体的，粘附层440的材料与后续所形成的第一金属层材料相同。本实施例中，所述粘附层440包括化学气相沉积形成的铝种子层，以及物理气相沉积的铝层。
所述第一金属层510覆盖于所述介质层200的顶部表面，用于保护所述介质层200不受后续平坦化工艺的损伤。具体的，本实施例中，所述第一金属层510的材料为金属铝，可以通过物理气相沉积的方式形成。
形成所述第一金属层510的温度为第一温度。具体的，所述第一温度在300℃到350℃范围内。与现有技术中形成铝栅极的温度相比，所述第一温度温度较低，因此所述第一金属层510的结构更致密，晶粒更小，强度更大。
所述第一金属层510的厚度如果太小，则难以在后续平坦化工艺过程中起到保护所述介质层200的作用，因此本实施例中，所述第一金属层510的厚度在以上。
此外，由于形成所述第一金属层510的温度较低，因此所述第一金属层510的晶体结构更完整，却像更少。所以本实施例中，所述第一金属层510还覆盖所述开口300的底部，以改善后续所形成的第二金属层与衬垫结构层400之间的界面性能，改善晶格失配问题。
需要说明的是，与现有技术类似，所述第一金属层510还可以覆盖所述开口300的侧壁表面(图中未标示)。
参考图6，形成第二金属层520，所述第二金属层520填充所述开口300(如图5所示)，形成所述第二金属层520的温度为第二温度，所述第二温度高于所述第一温度。
所述第二金属层520用于填充所述开口300以形成金属栅极结构。具体的，本实施例中，所述金属栅极结构为铝栅极，因此所述第二金属层520与所述第一金属层510材料相同，均为金属铝，可以通过物理气相沉淀的方式在所述开口300内形成。
需要说明的是，本实施例中，所述第一金属层510还覆盖所述开口300(如图5所示)的底部，因此所形成金属栅极结构包括填充于开口300(如图5所示)内的第一金属层510和第二金属层520。
形成所述第二金属层520的温度为第二温度，所述第二温度高于第一温度。因此与第一温度下形成的第一金属层510相比，所述第二金属层520具有更高的导电率，电学性能更好，能够有效提高所述形成金属栅极结构的电学性能。具体的，所述第二温度在400℃到450℃范围内。本实施例中，所述第二金属层520为金属铝，因此所述第二温度约为430℃。
此外，由于所述第二金属层520位于上所述第一金属层510表面，且所述第一金属层510的形成温度较低、结构缺陷较少，与现有技术中直接在较高温度下形成的金属栅极结构相比，所述第二金属层520的晶粒更小，硬度更大。
如果所述第二金属层520的厚度过小，难以填满所述开口300(如图5所示)，影响所形成金属栅极结构的电学功能；如果所述第二金属层520的厚度过大，则容易造成材料浪费和增加工艺难度。因此本实施例中，所述第二金属层520的厚度在到范围内。
参考图7至图8，对所述第二金属层520和所述第一金属层510进行平坦化处理，露出所述介质层200的顶部表面，以形成金属栅极结构。
需要说明的是，为保证所述第二金属层520填充所述开口300(如图5所示)，本实施例中，所述第二金属层520还位于所述介质层200顶部表面上，也就是说，所述第二金属层520还覆盖位于所述介质层200顶部表面上的部分第一金属层510的表面。
因此，进行平坦化处理的步骤包括：
参考图7，进行第一平坦化处理，以去除位于介质层200顶部表面上的所述第二金属层520(如图6所示)。
具体的，可以通过化学机械研磨的方式去除所述介质层200顶部表面上的第二金属层520。为了提高平坦化处理的效率，缩短形成金属栅极结构的时间，本实施例中，采用化学机械研磨方式进行第一平坦化处理的步骤中，所述化学机械研磨过程中所采用的压强大于1.5Pa，所述研磨垫的硬度在80MPa到100MPA范围内。
由于所述第一金属层510的缓冲作用，所述第二金属层520的晶粒更小，硬度更大。因此在所述第一平坦化处理过程中，所形成的碎片较少，能够有效降低晶圆表面被划伤的可能，减少晶圆表面的划痕，提高平坦化处理后晶圆表面的平整程度。
需要说明的是，本实施例中，为了提高平坦化处理的速度，在进行第一平坦化处理的过程中，还可以去除位于介质层顶部表面上的第一金属层510的部分厚度，使位于介质层顶部表面的所述第一金属层510的厚度达到预设厚度。
如果所述预设厚度过小，剩余的第一金属层510A难以起到保护作用，如果所述预设厚度过大，则不利于提高平坦化处理的速度。具体的，所述预设厚度在到范围内。因此，本实施例中，在第一平坦化处理过程中，去除第一金属层510和第二金属层520的总厚度在以上。
参考图8，进行第二平坦化处理，去除位于所述介质层200顶部表面上的所述第一金属层，露出所述介质层200。
具体的，可以通过化学机械研磨的方式进行所述第二平坦化处理，所述化学机械研磨在露出所述衬垫结构层400表面时停止。本实施例中，采用化学机械研磨的方式进行所述第二平坦化处理的过程中，所采用的压强在1Pa到2Pa范围内，所述研磨垫的硬度在20MPa到40MPa范围内。
由于形成所述第一金属层510的温度较低，因此所述第一金属层510的晶体结构较完整，晶粒较小，硬度较大，因此在所述第二平坦化处理过程中所产生的碎片较少，能够有效避免在晶圆表面形成划痕，提高平坦化后晶圆表面的平整度。
需要说明的，在进行化学机械研磨的过程中可以添加研磨液，所述研磨液具有刻蚀作用，以提高所述化学机械研磨的效率。因此所述衬垫结构层400可以在化学机械研磨的过程中起刻蚀停止的作用，能够有效的保护所述介质层免受所述第二平坦化处理影响的。
继续参考图8，进行第三平坦化处理，使所述开口300(如图5所示)内剩余的第二金属层520的顶部表面与所述介质层200顶部表面齐平。
具体的，可以通过化学机械研磨的方式进行所述第三平坦化处理。本实施例中，采用化学机械研磨的方式进行所述第三平坦化处理的过程中，所采用的压强在1Pa到2Pa范围内，所述研磨垫的硬度在20MPa到40MPa范围内。因此所述第三平坦化处理还可以对所述晶圆表面进行抛光精磨，以提高所述晶圆表面的平整程度。
由于所述开口底部形成有第一金属层，因此所述开口内的第二金属层520的晶体结构较完整，晶粒较小，硬度较大，所以在第三平坦化处理过程中所产生的碎片也较少，能够有效改善晶圆表面被碎片划伤的问题，提高平坦化处理后晶圆表面的平整度。
需要说明的是，所述化学机械研磨可以在露出所述介质层200的顶部表面时停止，也可以去除所述介质层200和所述第二金属层的部分厚度，以保证所述介质层200顶部表面上的衬垫结构层400均被去除。
具体的，现有技术中，通过一次膜层沉积工艺形成金属层，在平坦化处理之后，晶圆表面的反射率为51.3％，表面粗糙度为10.1％。而本实施例中，通过在较高温度形成第二金属层之前在较低温度下形成第一金属层，在平坦化处理形成金属栅极结构之后，晶圆表面的反射率为81.9％，粗糙度为1.64％。因此，本发明技术方案能够有效提高平坦化后晶圆表面的平整度，提高工艺精度，提高器件制造良品率。
综上，本发明通过在介质层顶部表面上形成第一金属层，在所述开口内填充第二金属层，所述第一金属层在第一温度下形成，所述第二金属层在第二温度下形成，且所述第二温度高于所述第一温度。因此所述第一金属层的晶体结构较完整，晶粒较小，强度较大，能够在平坦化处理过程中保护介质层顶部表面，能够有效的减少在平坦化处理过程中产生碎片，降低晶圆在平坦化处理过程中被碎片划伤的可能，提高平坦化后晶圆表面的平整程度。
可选的，本发明可选实施例中，所述第一金属层还覆盖所述开口底部表面，在开口中位于所述第二金属层和所述衬垫结构层之间。由于第一温度较低，因此所述第一金属层的晶体结构较完整，能够有效的缓解所述第二金属层与所述衬垫结构层之间的晶格失配问题，提高所述第二金属层的结构完整程度，能够有效减小所述第二金属层的晶粒尺寸，改善所述第二金属层的电学性能，提高第二金属层的强度，减少所述第二金属层在平坦化过程中产生的碎片，提高平坦化后晶圆表面的平整程度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有介质层，所述介质层内具有开口，所述开口底部露出所述衬底表面；
形成第一金属层，所述第一金属层位于所述介质层顶部表面上，形成所述第一金属层的温度为第一温度；
形成第二金属层，所述第二金属层填充所述开口，形成所述第二金属层的温度为第二温度，所述第二温度高于所述第一温度；
对所述第二金属层和所述第一金属层进行平坦化处理，露出所述介质层顶部表面。
2.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层的步骤中，所述第一温度在300℃到350℃范围内。
3.如权利要求1所述的形成方法，其特征在于，形成所述第二金属层的步骤中，所述第二温度在400℃到450℃范围内。
4.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层以及形成所述第二金属层的步骤中，所述第一金属层和所述第二金属层的材料相同。
5.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层以及形成所述第二金属层的步骤中，所述第一金属层和所述第二金属层的材料均为铝。
6.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层和形成所述第二金属层中的一个或两个步骤包括：通过物理气相沉积的方式形成所述第一金属层或第二金属层。
7.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层的步骤中，所述第一金属层的厚度大于
8.如权利要求1所述的形成方法，其特征在于，形成所述第二金属层的步骤中，所述第二金属层的厚度在到范围内。
9.如权利要求1所述的形成方法，其特征在于，形成所述第一金属层的步骤中，所述第一金属层还覆盖所述开口的底部。
10.如权利要求1所述的形成方法，其特征在于，所述第二金属层还位于介质层的顶部表面上；
进行平坦化处理的步骤包括：
进行第一平坦化处理，去除位于介质层顶部表面上的所述第二金属层；
进行第二平坦化处理，去除位于介质层顶部表面上的所述第一金属层，露出所述介质层表面；
进行第三平坦化处理，使所述开口内剩余的第二金属层的顶部表面与所述介质层顶部表面齐平。
11.如权利要求10所述的形成方法，其特征在于，进行第一平坦化处理的步骤中，所述第一平坦化处理还去除位于介质层顶部表面上的第一金属层的部分厚度，使位于介质层顶部表面的所述第一金属层的厚度达到预设厚度。
12.如权利要求11所述的形成方法，其特征在于，使位于所述介质层顶部表面的所述第一金属层的厚度达到预设厚度的步骤中，所述预设厚度在到范围内。
13.如权利要求10所述的形成方法，其特征在于，所述第一平坦化处理、所述第二平坦化处理以及所述第三平坦化处理中的一个或多个步骤包括：采用化学机械研磨的方式进行平坦化处理。
14.如权利要求13所述的形成方法，其特征在于，采用化学机械研磨的方式进行第一平坦化处理的步骤中，所述化学机械研磨过程中的压强大于1.5Pa，所述研磨垫的硬度在80MPa到100MPA范围内。
15.如权利要求13所述的形成方法，其特征在于，采用化学机械研磨的方式进行第二平坦化处理的步骤中，所述化学机械研磨过程中的压强在1Pa到2Pa范围内，所述研磨垫的硬度在20MPa到40MPa范围内。
16.如权利要求13所述的形成方法，其特征在于，采用化学机械研磨的方式进行第三平坦化处理的步骤中，所述化学机械研磨过程中的压强在1Pa到2Pa范围内，所述研磨垫的硬度在20MPa到40MPa范围内。
17.如权利要求1所述的形成方法，其特征在于，提供衬底之后，形成第一金属层之前，还包括：形成衬垫结构层，所述衬垫结构层覆盖所述开口底部和侧壁表面。
18.如权利要求17所述的形成方法，其特征在于，形成衬垫结构层的步骤中，沿背向所述衬底方向，所述衬垫结构层依次包括：阻挡层、功函数层以及粘附层。
19.如权利要求18所述的形成方法，其特征在于，所述阻挡层包括氮化钽层；所述功函数层包括依次位于所述阻挡层表面的钛铝层、氮化铝层以及钛层；所述粘附层的材料与所述第一金属层材料相同。
20.如权利要求1所述的形成方法，其特征在于，所述半导体结构为金属栅极结构；
提供所述衬底之后，形成所述第一金属层之前，还包括：形成栅介质层，所述栅介质层覆盖所述开口的底部表面。
CN201610213621.7A 2016-04-07 2016-04-07 半导体结构的形成方法 Pending CN107275278A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610213621.7A CN107275278A (zh) 2016-04-07 2016-04-07 半导体结构的形成方法
EP17163839.8A EP3240021B1 (en) 2016-04-07 2017-03-30 A method for fabricating a semiconductor structure
US15/476,249 US10062572B2 (en) 2016-04-07 2017-03-31 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610213621.7A CN107275278A (zh) 2016-04-07 2016-04-07 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN107275278A true CN107275278A (zh) 2017-10-20

Family

ID=58464299

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610213621.7A Pending CN107275278A (zh) 2016-04-07 2016-04-07 半导体结构的形成方法

Country Status (3)

Country Link
US (1) US10062572B2 (zh)
EP (1) EP3240021B1 (zh)
CN (1) CN107275278A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573871A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490649B2 (en) * 2017-05-30 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with adhesion layer
CN109427685B (zh) * 2017-08-24 2020-11-10 联华电子股份有限公司 动态随机存取存储器的埋入式字符线及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287963B1 (en) * 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
US20120326243A1 (en) * 2011-06-22 2012-12-27 Hsin-Fu Huang Transistor having aluminum metal gate and method of making the same
US20130037865A1 (en) * 2011-08-10 2013-02-14 International Business Machines Corporation Semiconductor structure having a wetting layer
US20130302974A1 (en) * 2012-05-08 2013-11-14 Globalfoundries Inc. Replacement gate electrode fill at reduced temperatures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930005238B1 (ko) * 1990-10-25 1993-06-16 현대전자산업 주식회사 금속박막의 평탄화 형성방법
EP0799903A3 (en) * 1996-04-05 1999-11-17 Applied Materials, Inc. Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
US6881664B2 (en) * 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
KR100455382B1 (ko) * 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
JP2005116592A (ja) * 2003-10-03 2005-04-28 Takehide Shirato 電界効果トランジスタ
US20090229667A1 (en) * 2008-03-14 2009-09-17 Solarmer Energy, Inc. Translucent solar cell
CN102554748B (zh) * 2010-12-23 2014-11-05 中芯国际集成电路制造(北京)有限公司 抛光方法
US8432002B2 (en) * 2011-06-28 2013-04-30 International Business Machines Corporation Method and structure for low resistive source and drain regions in a replacement metal gate process flow
US8772159B2 (en) * 2012-02-01 2014-07-08 United Microelectronics Corp. Method of fabricating electrical contact

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287963B1 (en) * 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
US20120326243A1 (en) * 2011-06-22 2012-12-27 Hsin-Fu Huang Transistor having aluminum metal gate and method of making the same
US20130037865A1 (en) * 2011-08-10 2013-02-14 International Business Machines Corporation Semiconductor structure having a wetting layer
US20130302974A1 (en) * 2012-05-08 2013-11-14 Globalfoundries Inc. Replacement gate electrode fill at reduced temperatures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573871A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US20170294315A1 (en) 2017-10-12
EP3240021B1 (en) 2020-09-23
EP3240021A1 (en) 2017-11-01
US10062572B2 (en) 2018-08-28

Similar Documents

Publication Publication Date Title
CN104795331B (zh) 晶体管的形成方法
US10347729B2 (en) Device for improving performance through gate cut last process
CN104253082B (zh) 半导体结构及其形成方法
CN107170825A (zh) 半导体器件
US11646223B2 (en) Metal lead, semiconductor device and methods of fabricating the same
CN107275278A (zh) 半导体结构的形成方法
CN108682652A (zh) 金属栅极的制造方法
CN103811307B (zh) 半导体器件及其形成方法
CN102543699B (zh) 一种金属栅极的形成方法
CN109686702B (zh) 半导体结构及其形成方法
US20220302387A1 (en) Methods for forming memory devices, and associated devices and systems
US8563432B2 (en) Method for forming through silicon via structure
US20210166972A1 (en) Forming gate line-end of semiconductor structures
CN108630549A (zh) 半导体器件及其形成方法
CN110085555B (zh) 半导体结构及其形成方法
CN105336676B (zh) 接触插塞的形成方法
CN105097691B (zh) 半导体器件的形成方法
TW202004920A (zh) 具有金屬閘極的半導體裝置及其形成方法
CN112397519B (zh) 一种半导体器件及其制备方法
US10141244B2 (en) TSV layout structure and TSV interconnect structure, and fabrication methods thereof
TWI732115B (zh) 半導體製造方法
CN108428633A (zh) 具有栅极高度缩放的半导体结构
CN102420212A (zh) 超低介电常数薄膜铜互连结构及其制作方法
TWI733013B (zh) 半導體製造方法
TW201725718A (zh) 半導體元件結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20171020

RJ01 Rejection of invention patent application after publication