CN107248401A - Goa电路及其驱动方法、显示装置 - Google Patents

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Abstract

本发明公开一种GOA电路，包括：输入模块、上拉节点、第一下拉模块、第二下拉模块和输出端；所述输入模块通过所述上拉节点与所述第一下拉模块连接，所述输入模块还与输入信号端、第一电平信号端、复位信号端和第二电平信号端连接；所述第一下拉模块还与低电平电源信号端和第三电平信号端连接；所述第二下拉模块与第一时钟信号端、第二时钟信号端、所述低电平电源信号端和所述输出端连接；所述输出端的信号用于驱动所述GOA电路所连接的扫描线对应的晶体管的栅极；在第一显示状态下，所述第一下拉模块用于拉低所述上拉节点的电平，所述第二下拉模块用于拉低所述输出端的电平。

Description

GOA电路及其驱动方法、显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种GOA电路及其驱动方法、显示装置。
背景技术
随着液晶显示装置的普及，其被广泛应用于电视、手机和电脑等电子产品中。现有的液晶显示装置中，一般通过GOA(Gate Driver on Array，阵列基板行驱动)电路来触发扫描线的栅极，实现对扫描线的控制。如图1和图2所示，图1为现有技术中的一种GOA电路图，图2为现有技术中的一种GOA电路的工作时序图，该电路用于控制驱动扫描线的晶体管的栅极，但是当显示器进入屏保状态时，该电路仍然保持正常显示的工作状态，对显示屏所有区域进行扫描，功耗较大。
发明内容
本发明提供了一种GOA电路及其驱动方法、显示装置，以解决现有技术中在显示器进入屏保状态时，功耗大的问题。
第一方面，本发明提供一种GOA电路，包括输入模块、上拉节点、第一下拉模块、第二下拉模块和输出端；
所述输入模块通过所述上拉节点与所述第一下拉模块连接，所述输入模块还与输入信号端、第一电平信号端、复位信号端和第二电平信号端连接；
所述第一下拉模块还与低电平电源信号端和第三电平信号端连接；
所述第二下拉模块与第一时钟信号端、第二时钟信号端、所述低电平电源信号端和所述输出端连接；
所述输出端的信号用于驱动所述GOA电路所连接的扫描线对应的晶体管的栅极；
在第一显示状态下，所述第一下拉模块用于拉低所述上拉节点的电平，所述第二下拉模块用于拉低所述输出端的电平。
可选地，所述第一下拉模块包括第一晶体管；
所述第一晶体管的栅极与所述第三电平信号端连接，所述第一晶体管的第一电极与所述低电平电源信号端连接，所述第一晶体管的第二电极与所述上拉节点连接；
所述第二下拉模块包括第二晶体管和第三晶体管；
所述第二晶体管的栅极与所述第一时钟信号端连接，所述第二晶体管的第一电极与所述第三晶体管的第二电极连接，所述第二晶体管的第二电极与所述输出端连接；
所述第三晶体管的栅极与所述第二时钟信号端连接，所述第三晶体管的第一电极与所述低电平电源信号端连接，所述第三晶体管的第二电极与所述第二晶体管的第一电极连接。
可选地，所述输入模块包括：
第四晶体管和第五晶体管；
所述第四晶体管的栅极与所述输入信号端连接，所述第四晶体管的第一电极与所述第一电平信号端连接，所述第四晶体管的第二电极与所述上拉节点连接；
所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第一电极与所述上拉节点连接，所述第五晶体管的第二电极与所述第二电平信号端连接。
可选地，还包括：
上拉模块、第三下拉驱动模块、下拉节点和第三下拉模块；
所述上拉模块通过所述上拉节点与所述输入模块、所述第三下拉驱动模块和所述第三下拉模块连接，所述上拉模块还与所述输出端和所述第一时钟信号端连接，用于在第二显示状态下对上拉节点和输出端的电位进行拉高；
所述第三下拉驱动模块通过所述下拉节点与所述第三下拉模块连接，所述第三下拉驱动模块还与所述低电平电源信号端和所述第二时钟信号端连接，用于在第二显示状态下输出控制所述第三下拉模块的信号；
所述第三下拉模块还与所述低电平电源信号端和所述输出端连接，用于在第二显示状态下检测由所述第三下拉驱动模块输出的控制信号，拉低所述上拉节点和所述输出端的电位。
可选地，所述上拉模块包括：
第六晶体管和第一电容；
所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一电极与所述第一时钟信号端连接，所述第六晶体管的第二电极与所述输出端连接；
所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。
可选地，所述第三下拉模块包括：
第七晶体管和第八晶体管；
所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一电极与所述输出端连接，所述第七晶体管的第二电极与所述低电平电源信号端连接；
所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第一电极与所述低电平电源信号端连接，所述第八晶体管的第二电极与所述上拉节点连接。
可选地，所述第三下拉驱动模块包括：
第九晶体管、第十晶体管和第十一晶体管；
所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第一电极与所述低电平电源信号端连接，所述第九晶体管的第二电极与所述下拉节点连接；
所述第十晶体管的栅极与所述输出端连接，所述第十晶体管的第一电极与所述下拉节点连接，所述第十晶体管的第二电极与所述低电平电源信号端连接；
所述第十一晶体管的栅极、第一电极与所述第一时钟信号端连接，所述第十一晶体管的第二电极与所述下拉节点连接。
第二方面，本发明提供一种驱动方法，所述驱动方法应用于驱动上述GOA电路，在第一显示状态下，所述第一下拉模拉低所述上拉节点的电平，所述第二下拉模块拉低所述输出端的电平；
可选地，在第二显示状态下，第一阶段，输入信号为高电平，复位信号为低电平，第二电平信号为低电平，第一电平信号为高电平，所述输入模块开启，所述上拉节点的电位被拉高，所述上拉模块开启，第一时钟信号为低电平，所述输出信号端为高电平；第二时钟信号为高电平，在第三下拉驱动模块的作用下，所述下拉节点的电位被拉低，所述第三下拉模块关闭；
第二阶段，输入信号为低电平，复位信号为低电平，第二电平信号为低电平，第一电平信号为高电平，所述输入模块关闭，在上拉模块的作用下，由于自举作用，第一上拉节点的电平进一步拉高，上拉模块仍开启，第一时钟信号为高电平，所述输出信号端的电平进一步升高；第二时钟信号为低电平，在所述第三下拉驱动模块的作用下，下拉节点为低电平所述第三下拉模块关闭；
第三阶段，输入信号为低电平，复位信号为高电平，第二电平信号为低电平，第一电平信号为高电平，所述输入模块开启，所述上拉节点的电平被拉低，第一时钟信号为高电平，所述上拉模块关闭；第二时钟信号为高电平，在所述第三下拉驱动模块的作用下，所述下拉节点为高电平，所述第三下拉模块开启，将所述输出端的电平拉至与低电平电源信号端相同的低电平；
其中，在第二显示状态下，所述第一下拉模块和所述第二下拉模块处于关闭状态。
第三方面，本发明还提供一种显示装置，包括上述GOA电路。
与现有技术相比，本发明实施例具有以下优点：
相比与现有技术，本发明增加了第一下拉模块和第二下拉模块，这样在屏保状态时，需要正常显示的区域之前的电路正常扫描，即电路保持正常工作状态，而在正常显示区域之后的区域的进入第一显示状态，电路的第一下拉模块拉低上拉节点的电平，第二下拉模块拉低输出端的电平，降低了功耗。
附图说明
图1所示为现有技术中的一种GOA电路图；
图2所示为现有技术中的一种GOA电路的工作时序图；
图3所示为本发明实施一例提供的一种GOA电路图；
图4所示为本发明实施例一提供的另一种GOA电路图；
图5所示为本发明实施例二提供的一种GOA电路图；
图6所示为本发明实施例二提供的一种GOA电路的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获取的所有其他实施例，都属于本发明保护的范围。
实施例一
参照图3，为本发明实施例一提供的一种GOA电路图。
该GOA电路包括：输入模块1、上拉节点PU、第一下拉模块2、第二下拉模块3和输出端OUT。
输入模块1通过上拉节点PU与第一下拉模块2连接，输入模块1还与输入信号端STV、第一电平信号端CN、复位信号端RESET和第二电平信号端CNB连接。
第一下拉模块2还与低电平电源信号端VGL和第三电平信号端EN连接。
第二下拉模块3与第一时钟信号端CK、第二时钟信号端CKB、低电平电源信号端VGL和输出端OUT连接。
输出端OUT的信号用于驱动该GOA电路所连接的扫描线对应的晶体管的栅极。
在第一显示状态下，第一下拉模块2和第二下拉模块3开启，第一下拉模块2用于拉低上拉节点PU的电平，第二下拉模块3用于拉低输出端OUT的电平。
这样在第一显示状态下，上拉节点PU以及输出端OUT的电压均被拉低到低电平，第一显示状态为显示屏处于屏保状态，部分区域画面静止或者不显示的状态，对应这些区域的显示屏进入低功耗模式，保持画面静止或者不显示画面，从而降低功耗。
在另一实施例中，参照图4，为本发明实施例一提供的另一种GOA电路图，该GOA电路还包括：上拉模块4、第三下拉驱动模块5、下拉节点PD和第三下拉模块6。
上拉模块4通过上拉节点PU与输入模块1、第三下拉驱动模块5和第三下拉模块6连接，上拉模块4还有输出端OUT和第一时钟信号端CK连接，该模块用于在第二显示状态下对上拉节点PU和输出端OUT的电位进行拉高。
第三下拉驱动模块5通过下拉节点PD与第三下拉模块6连接，第三下拉驱动模块5还与低电平电源信号端VGL和第二时钟信号端CKB连接，用于在第二显示状态下输出控制第三下拉模块6的信号。
第三下拉模块6还与低电平电源信号端VGL和输出端OUT连接，用于在第二显示状态下检测有所述第三下拉驱动模块5输出的控制信号，拉低上拉节点PU和输出端OUT的电位。
上述第二显示状态为显示装置进入屏保状态前，显示面板中需要正常显示区域的画面状态，在第二显示状态下，其工作时序图与现有技术相同，参照图2。第一阶段，输入信号端STV为高电平，复位信号端RESET为低电平，第二电平信号端CNB为低电平，第一电平信号端CN为高电平，输入模块1开启，上拉节点PU的电位被拉高，上拉模块4开启，第一时钟信号端CK为低电平，输出信号端OUT为高电平；第二时钟信号端CKB为高电平，在第三下拉驱动模块5的作用下，下拉节点PD电位被拉低，第三下拉模块6关闭。
第二阶段，输入信号端STV为低电平，复位信号端RESET为低电平，第二电平信号端CNB为低电平，第一电平信号端CN为高电平，输入模块1关闭，在上拉模块4的作用下，由于自举作用，第一上拉节点PU的电平进一步拉高，上拉模块4仍开启，第一时钟信号端CK为高电平，输出信号端OUT的电平进一步升高；第二时钟信号端CKB为低电平，在第三下拉驱动模块5的作用下，下拉节点PD为低电平，第三下拉模块6关闭。
第三阶段，输入信号端STV为低电平，复位信号端RESET为高电平，第二电平信号端CNB为低电平，第一电平信号端CN为高电平，输入模块1开启，上拉节点PU的电平被拉低，第一时钟信号端CK为高电平，上拉模块4关闭；第二时钟信号端CKB为高电平，在第三下拉驱动模块5的作用下，下拉节点PD为高电平，第三下拉模块6开启，将输出端OUT的电平拉至与低电平电源信号端VGL相同的低电平。
其中，在第二显示状态下，第一下拉模块2和第二下拉模块3处于关闭状态。
通过上述内容可知，本发明实施例具有以下优点：
在第一显示状态下，第一下拉模块和第二下拉模块为开启状态，通过第一下拉模块将上拉节点的电位拉至低电平，通过第二下拉模块将输出端拉至低电平，对应区域的显示屏进入低功耗模式，保持画面静止或者不显示画面，从而降低功耗。
实施例二
参照图5，为本发明实施例二提供的一种GOA电路图。结合图5，对本实施例的电路结构做详细的说明。
需要说明的是本发明实施例中采用的晶体管均可以是薄膜晶体管或场效应管或其他特性相同的器件，本发明实施例中，所采用的晶体管主要为开关晶体管，开关晶体管的可以为P型开关晶体管也可以为N型开关晶体管，例如：本发明实施例中第一晶体管、第四至第十一晶体管采用的是N型开关晶体管，在栅极为高电平时导通，在栅极为低电平时截止，而第二和第三晶体管采用的是P型开关晶体管，在栅极为低电平时导通，在栅极为低电平时截止。本发明实施例中，为区分晶体管的除栅极之外的两极，将其中的漏极称为第一电极，源极称为第二电极。
该GOA电路中，第一下拉模块2包括第一晶体管T1，第一晶体管T1的栅极与第三电平信号端EN连接，第一晶体管T1的第一电极与低电平电源信号端VGL连接，第一晶体管T1的第二电极与上拉节点PU连接。
第二下拉模块3包括第二晶体管T2和第三晶体管T3，第二晶体管T2的栅极与第一时钟信号端CK连接，第二晶体管T2的第一电极与第三晶体管T3的第二电极连接，第二晶体管T2的第二电极与输出端OUT连接。第三晶体管T3的栅极与第二时钟信号端CKB连接，第三晶体管T3的第一电极与低电平电源信号端VGL连接，第三晶体管T3的第二电极与第二晶体管T2的第一电极连接。
输入模块1包括第四晶体管T4和第五晶体管T5，第四晶体管T4的栅极与输入信号端STV连接，第四晶体管T4的第一电极与第一电平信号端CN连接，第四晶体管T4的第二电极与上拉节点PU连接。第五晶体管T5的栅极与复位信号端RESET连接，第五晶体管T5的第一电极与上拉节点PU连接，第五晶体管T5的第二电极与第二电平信号端CNB连接。
上拉模块4包括第六晶体管T6和第一电容C1，第六晶体管T6的栅极与上拉节点PU连接，第六晶体管T6的第一电极与第一时钟信号端CK连接，第六晶体管T6的第二电极与输出端OUT连接。第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与输出端OUT连接。
第三下拉驱动模块包括第九晶体管T9、第十晶体管T10和第十一晶体管T11，第九晶体管T9的栅极与上拉节点PU连接，第九晶体管T9的第一电极与低电平电源信号端VGL连接，第九晶体管T9的第二电极与下拉及诶点PD连接。第十晶体管T10的栅极与输出端OUT连接，第十晶体管T10的第一电极与下拉节点PD连接，第十晶体管T10的第二电极与低电平电源信号端VGL连接。第十一晶体管T11的栅极、第一电极与第一时钟信号端CK连接，第十一晶体管T11的第二电极与下拉节点PD连接。
第三下拉模块6包括第七晶体管T7和第八晶体管T8，第七晶体管T7的栅极与下拉节点PD连接，第七晶体管T7的第一电极与输出端OUT连接，第七晶体管T7的第二电极与低电平电源信号端VGL连接。第八晶体管T8的栅极与下拉节点PD连接，第八晶体管T8的第一电极与低电平电源信号端VGL连接，第八晶体管T8的第二电极与上拉节点PU连接。
在第二显示状态下，即该电路对应的区域正常扫描，该区域显示屏正常显示，该显示状态下的各信号的时序图参照图6左半区。在第一阶段，输入信号端STV为高电平，第一电平信号端CN为高电平，第四晶体管T4打开，在第一电平信号端CN的作用下上拉节点PU的电平被拉高，将上拉节点PU拉至高电平；第二时钟信号端CKB为高电平，第十一晶体管T11打开，下拉节点PD为高电平，但在上拉节点PU的作用下，第九晶体管和第十晶体管打开，将下拉节点PD的电平拉低，此时，第七晶体管T7和第八晶体管T8处于关闭状态。第二阶段，第一时钟信号端CK为高电平，第六晶体管T6打开，在第一电容C1的自举作用下，上拉节点PU的电平进一步拉高，在第六晶体管T6和第一电容C1的作用下，输出端OUT被拉至高电平，使该电路对应的扫描线的晶体管打开。第三阶段，第二时钟信号CKB为高电平，第十一晶体管T11打开，下拉节点PD的电平拉高，此时第三下拉模块6的第七晶体管T7和第八晶体管T8打开，第七晶体管T7将输出端OUT的信号拉低，第八晶体管T8将上拉节点PU的电平拉低，并且此时输入模块1的复位信号端RESET为高电平，第五晶体管T5打开，第二电平信号端CNB为低电平，将上拉节点PU的电平拉低，上拉节点PU和输出端OUT被拉至与低电平电源信号端VGL相同的低电平，此时该电路对应的扫描线的晶体管关闭。
在上述第二工作状态下，第一晶体管T1、第二晶体管T2和第三晶体管T3均为关闭状态，及第一下拉模块2与第二下拉模块3处于关闭状态，不影响上拉节点PU和输出端OUT的电平。
当画面进入第一显示状态，参照图5右半区时序图，第三阶段结束后，第三电平信号端EN为高电平，第一晶体管T1打开，此时上拉节点PU的电平被拉至低电平；第一时钟信号端CK和第二时钟信号端CKB为低电平，第二晶体管T2与第三晶体管T3打开，此时，输出端OUT的电平也被拉至低电平，该区域屏幕进入低功耗模式，保持最后一帧显示的画面。
通过上述内容可知，本发明实施例包括以下优点：
对第二显示状态的区域进行正常扫描，该区域的屏幕正常显示，当屏幕进入屏保状态时，进入第一显示状态的模式，将上拉节点和输出端拉至低电平，保持画面静止，节省功耗。
本发明实施例还提供一种显示装置，包括上述GOA电路。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于***实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种GOA电路，其特征在于，包括：
输入模块、上拉节点、第一下拉模块、第二下拉模块和输出端；
所述输入模块通过所述上拉节点与所述第一下拉模块连接，所述输入模块还与输入信号端、第一电平信号端、复位信号端和第二电平信号端连接；
所述第一下拉模块还与低电平电源信号端和第三电平信号端连接；
所述第二下拉模块与第一时钟信号端、第二时钟信号端、所述低电平电源信号端和所述输出端连接；
所述输出端的信号用于驱动所述GOA电路所连接的扫描线对应的晶体管的栅极；
在第一显示状态下，所述第一下拉模块用于拉低所述上拉节点的电平，所述第二下拉模块用于拉低所述输出端的电平。
2.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉模块包括第一晶体管；
所述第一晶体管的栅极与所述第三电平信号端连接，所述第一晶体管的第一电极与所述低电平电源信号端连接，所述第一晶体管的第二电极与所述上拉节点连接；
所述第二下拉模块包括第二晶体管和第三晶体管；
所述第二晶体管的栅极与所述第一时钟信号端连接，所述第二晶体管的第一电极与所述第三晶体管的第二电极连接，所述第二晶体管的第二电极与所述输出端连接；
所述第三晶体管的栅极与所述第二时钟信号端连接，所述第三晶体管的第一电极与所述低电平电源信号端连接，所述第三晶体管的第二电极与所述第二晶体管的第一电极连接。
3.根据权利要求1所述的GOA电路，其特征在于，所述输入模块包括：：
第四晶体管和第五晶体管；
所述第四晶体管的栅极与所述输入信号端连接，所述第四晶体管的第一电极与所述第一电平信号端连接，所述第四晶体管的第二电极与所述上拉节点连接；
所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第一电极与所述上拉节点连接，所述第五晶体管的第二电极与所述第二电平信号端连接。
4.根据权利要求1所述的GOA电路，其特征在于，还包括：
上拉模块、第三下拉驱动模块、下拉节点和第三下拉模块；
所述上拉模块通过所述上拉节点与所述输入模块、所述第三下拉驱动模块和所述第三下拉模块连接，所述上拉模块还与所述输出端和所述第一时钟信号端连接，用于在第二显示状态下对上拉节点和输出端的电位进行拉高；
所述第三下拉驱动模块通过所述下拉节点与所述第三下拉模块连接，所述第三下拉驱动模块还与所述低电平电源信号端和所述第二时钟信号端连接，用于在第二显示状态下输出控制所述第三下拉模块的信号；
所述第三下拉模块还与所述低电平电源信号端和所述输出端连接，用于在第二显示状态下检测由所述第三下拉驱动模块输出的控制信号，拉低所述上拉节点和所述输出端的电位。
5.根据权利要求4所述的GOA电路，其特征在于，所述上拉模块包括：：
第六晶体管和第一电容；
所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一电极与所述第一时钟信号端连接，所述第六晶体管的第二电极与所述输出端连接；
所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。
6.根据权利要求4所述的GOA电路，其特征在于，所述第三下拉模块包括：
第七晶体管和第八晶体管；
所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一电极与所述输出端连接，所述第七晶体管的第二电极与所述低电平电源信号端连接；
所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第一电极与所述低电平电源信号端连接，所述第八晶体管的第二电极与所述上拉节点连接。
7.根据权利要求4所述的GOA电路，其特征在于，所述第三下拉驱动模块包括：
第九晶体管、第十晶体管和第十一晶体管；
所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第一电极与所述低电平电源信号端连接，所述第九晶体管的第二电极与所述下拉节点连接；
所述第十晶体管的栅极与所述输出端连接，所述第十晶体管的第一电极与所述下拉节点连接，所述第十晶体管的第二电极与所述低电平电源信号端连接；
所述第十一晶体管的栅极、第一电极与所述第一时钟信号端连接，所述第十一晶体管的第二电极与所述下拉节点连接。
8.一种驱动方法，其特征在于，所述驱动方法应用于驱动权利要求1-7任一项所述的GOA电路，在第一显示状态下，所述第一下拉模拉低所述上拉节点的电平，所述第二下拉模块拉低所述输出端的电平。
9.根据权利要求8所述的驱动方法，其特征在于，在第二显示状态下，第一阶段，所述输入信号端为高电平，所述复位信号端为低电平，所述第二电平信号端为低电平，所述第一电平信号端为高电平，所述输入模块开启，所述上拉节点的电位被拉高，所述上拉模块开启，所述第一时钟信号端为低电平，所述输出信号端为高电平；所述第二时钟信号端为高电平，在所述第三下拉驱动模块的作用下，所述下拉节点的电位被拉低，所述第三下拉模块关闭；
第二阶段，所述输入信号端为低电平，所述复位信号端为低电平，所述第二电平信号端为低电平，所述第一电平信号端为高电平，所述输入模块关闭，在所述上拉模块的作用下，由于自举作用，所述第一上拉节点的电平进一步拉高，所述上拉模块仍开启，所述第一时钟信号端为高电平，所述输出信号端的电平进一步升高；所述第二时钟信号端为低电平，在所述第三下拉驱动模块的作用下，所述下拉节点为低电平，所述第三下拉模块关闭；
第三阶段，所述输入信号端为低电平，所述复位信号端为高电平，所述第二电平信号端为低电平，所述第一电平信号端为高电平，所述输入模块开启，所述上拉节点的电平被拉低，所述第一时钟信号端为高电平，所述上拉模块关闭；所述第二时钟信号端为高电平，在所述第三下拉驱动模块的作用下，所述下拉节点为高电平，所述第三下拉模块开启，将所述输出端的电平拉至与低电平电源信号端相同的低电平；
其中，在第二显示状态下，所述第一下拉模块和所述第二下拉模块处于关闭状态。
10.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的GOA电路。
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