CN107195656A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体存储器件及其制造方法。第一导电线在基板上在第一方向上延伸并具有交替地形成在其上的多个突起和凹陷。第二导电线在第二方向上布置在第一导电线之上，使得第一导电线和第二导电线在突起处交叉。多个存储单元结构位于第一导电线的突起上并与第二导电线接触。热绝缘插塞位于第一导电线的凹陷上并减少在第一方向上的一对相邻的单元结构之间的热传递。因此，沿着导电线的相邻的单元结构之间的热串扰被减少。

Description

半导体存储器件及其制造方法
技术领域
示例实施方式涉及半导体器件以及制造半导体器件的方法，更具体地，涉及具有交叉点单元阵列的非易失性存储器件及其制造方法。
背景技术
闪存器件具有低制造成本的优点，因为用于DRAM器件的相同的硅基制造工艺可以应用于闪存制造工艺。然而，与DRAM器件相比，闪存器件具有相对较低的集成度和操作速度以及相对较高的用于存储数据的功耗的缺点。
因此，已经提出各种下一代非易失性存储器件，诸如PRAM(相变RAM)器件、MRAM(磁RAM)器件和RRAM(电阻RAM)器件，从而克服闪存器件的以上缺点。大部分下一代非易失性存储器件具有较低的功耗，所以非易失性存储器件的小存取时间和大量缺点能通过下一代非易失性存储器件来解决或减轻。
具体地，近来已经深入研究了三维交叉点阵列结构，以增大非易失性存储器件的集成度。在交叉点阵列结构中，多个上电极和多个下电极彼此交叉，并且多个存储单元布置在上电极和下电极的每个交叉点处。因此，可以对交叉点阵列结构的每个存储单元进行随机访问，并且可以以高的操作效率单独地进行对每个存储单元的数据编程和从每个存储单元的数据读取。
单位单元提供在上电极和下电极的交叉点处，并且多个单位单元被垂直地堆叠，从而形成下一代非易失性存储器件的三维交叉点阵列结构。三维交叉点阵列结构能显著地增大下一代非易失性存储器件的集成度。
发明内容
示例实施方式提供一种具有交叉点阵列结构的半导体存储器件，其中相邻的单元之间的热串扰减小，从而提高其可靠性和稳定性。
这里描述的上述半导体器件的示例实施方式还包括制造该半导体器件的方法。
根据示范性实施方式，提供一种半导体存储器件，该半导体存储器件包括：多个第一导电金属线，可以在第一方向上延伸并可以具有多个突起和凹陷；多个第二导电金属线，可以在第二方向上设置在第一导电金属线上方；多个存储单元，可以设置在第一导电金属线的多个突起上并在第三方向上延伸到第二导电金属线；以及多个热绝缘插塞，可以设置在第一导电金属线的凹陷中。突起和凹陷可以在第一方向上交替地布置，并且第一导电金属线和第二导电金属线可以在突起处交叉。
根据示范性实施方式，提供另一种半导体存储器件，该半导体存储器件包括：多个第一导电线，在基板上在第一方向上延伸并在其上具有多个第一突起和第一凹陷，以这样的配置使得第一突起和第一凹陷可以在第一方向上交替地布置，并且第一导电线可以在第二方向上间隔开并在第三方向上堆叠；多个第二导电线，在第二方向上延伸并在其上具有多个第二突起和第二凹陷，以这样的配置使得第二突起和第二凹陷可以在第二方向上交替地布置，并且第二导电线可以在第一方向上间隔开并在第三方向上堆叠。第一导电线和第二导电线可以在第三方向上交替地布置并在第一突起和第二突起处彼此交叉。半导体存储器件可以包括位于第一突起和第二突起上的多个单元结构，使得单元结构可以在第三方向上堆叠在第一导电线和第二导电线之间；以及节点分隔图案，具有第一热绝缘插塞和第二热绝缘插塞。第一热绝缘插塞可以位于第一导电线的第一凹陷中，并可以减少在第一方向上的一对相邻的单元结构之间的热传递。第二热绝缘插塞可以位于第二导电线的第二凹陷中，并可以减少在第二方向上的一对相邻的单元结构之间的热传递。
根据示范性实施方式，提供制造以上半导体存储器件的另一种方法。首先，基底结构可以以这样的方式形成在基板上，使得基底结构可以包括在第一方向上延伸并在其上具有第一单元线的多个下部第一导电线；下部第一基底分隔线，在彼此相邻的一对下部第一导电线之间并在第一方向上延伸以沿着第二方向分隔相邻的下部第一导电线；以及第一单元分隔线，在下部第一基底分隔线上且在彼此相邻的一对第一单元线之间。然后，多个第二导电线可以形成在基底结构上，使得第二导电线可以在第二方向上延伸并可以在第一方向上间隔开相同的间隔距离。第二导电线可以交替地与第一单元线和第一单元分隔线接触，并且第二线沟槽可以提供在彼此相邻的一对第二导电线之间。第一节点分隔孔可以形成为穿过暴露在第二线沟槽中的第一单元线，因此下部第一导电线可以通过第一节点分隔孔部分地暴露。然后，通过第一节点分隔孔暴露的下部第一导电线可以从基板部分地去除，从而在下部第一导电线上形成第一凹陷。第一节点分隔图案可以形成在第一凹陷和第一节点分隔孔中，第二基底分隔线可以形成在第二线沟槽中，使得第一节点分隔图案可以被覆盖并且第二导电线可以通过第二基底分隔线分隔。
根据示例实施方式，凹陷和突起的交替的系列可以形成在导电线上，并且单元结构可以布置在突起上而热绝缘插塞可以布置在凹陷中。由于凹陷的底部在导电线1200和1500的每个处比突起的顶表面低，所以沿着每个导电线插置在相邻的单元结构之间的热绝缘插塞将低于单元结构的底部。
因此，相邻的单元结构之间的热传递路径可以增大凹陷的深度的两倍，从而减小同一导电线上的单元结构之间的热串扰。
附图说明
通过参照附图详细描述其示范性实施方式，这里描述的主题的这些和其它的特征将变得更加明显，附图中：
图1是示出根据一示例实施方式的半导体存储器件的透视图；
图2是示出图1中的半导体存储器件的布图；
图3是示出图1所示的半导体存储器件的单元阵列的等效电路图；
图4A至图4C是图1所示的半导体存储器件分别沿着图2中的布图的线I-I'、线II-II'和线III-III'的剖视图；
图4D是示出图1的半导体存储器件的俯视图；
图5A是示出具有交叉点单元阵列结构的常规半导体存储器件的热传递路径的视图；
图5B是示出图1所示的半导体存储器件的热传递路径的视图；
图6是示出根据另一示例实施方式的半导体存储器件的透视图；
图7A至图7C是图6所示的半导体存储器件分别沿着图2中的布图的线I-I'、线II-II'和线III-III'的剖视图；
图7D是示出图6中的半导体存储器件的俯视图；以及
图8A至图23B是示出制造根据示例实施方式的半导体存储器件的方法的工艺步骤的视图。
具体实施方式
现将在下面参照附图更全面地描述本公开，附图中示出各种示范性的实施方式。然而，本发明可以以多种不同的形式实施，而不应被解释为限于示例实施方式。这些示例实施方式仅是示例，许多实施方式和变化是可能的，不需要在这里提供细节。还应该强调，本公开提供替换的示例的细节，但是这样的替换的列出不是穷举的。此外，各个示例之间地细节的任何一致性不应当被解释为要求这样的细节，难以列出对于这里描述的每个特征的每个可能的变化。权利要求的语言应当在确定本发明的要求时被参考。
在图中，为了清晰，层和区域的尺寸和相对尺寸可以被夸大。相同的附图标记始终指代相同的元件。尽管不同的图示出示范性实施方式的变化，但是这些图不必旨在彼此相互排斥。而是，如将从以下的详细描述的上下文来看，当将图及其描述整体地来考虑时，在不同的图中示出和描述的某些特征能与来自其它图的其它特征结合以产生各种示范性实施方式。
尽管这里描述的图可以被称为使用诸如“一个示范性实施方式”或“某些示范性实施方式”的语言，但是这些图及其对应描述不旨在与其它的图或描述互相排斥，除非该上下文如此表示。因此，来自某些图的某些方面可以与其它图中的某些特征相同，和/或某些图可以是特定示范性实施方式的不同的表现或不同的部分。
这里使用的术语仅是为了描述特定示范性实施方式的目的而不意在成为本发明的限制。当在这里使用时，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另行指示。当在这里使用时，术语“和/或”包括一个或更多相关所列项目的任意和所有组合，并可以简写为“/”。
将理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。除非上下文另外地指示，否则这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开，例如作为命名规则。因此，在说明书的一个部分中在下面论述的第一元件、部件、区域、层或部分能在说明书的另一部分中或在权利要求中被称为第二元件、部件、区域、层或部分，而没有背离本发明的教导。此外，在某些情况下，即使术语在说明书中没有使用“第一”、“第二”等描述，它仍然可以在权利要求中被称为“第一”或“第二”，从而区别彼此不同的主张的元件。
还将理解，术语“包含”和/或“包括”，当在本说明书中使用时，指定了所陈述的特征、区域、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或更多其它特征、区域、整体、步骤、操作、元件、部件和/或其组的存在或添加。
将理解，当一元件被称为“连接”或“联接”到另一元件或在另一元件“上”时，它能直接连接或联接到所述另一元件或直接在所述另一元件上，或者还可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件或与另一元件“接触”时，不存在居间元件。用于描述元件之间的关系的其它词语应当以相同的方式解释(例如，“在……之间”与“直接在……之间”、“与……相邻”与“直接与……相邻”等)。
这里描述的示范性实施方式将参照作为理想的示意图的俯视图和/或剖视图描述。因此，示范性视图可以取决于制造技术和/或公差而修改。因此，公开的实施方式不限于视图中示出的那些，而是包括在制造工艺的基础上形成的构造上的修改。因此，图中举例说明的区域可以具有示意的性质，图中所示的区域的形状可以举例说明元件的区域的特定形状，本发明的方面不限于此。
为了描述的容易，这里可以使用空间关系术语诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等来描述如图所示的一个元件或特征是与另外的元件(们)或特征(们)的关系。将理解，除了图绘出的取向之外，空间关系术语旨在涵盖装置在使用或操作中的不同的取向。例如，如果图中的装置被翻转，则被描述为在其它元件“下面”或“之下”的元件将会取向在所述其它元件或特征“之上”。因此，术语“在……下面”能够涵盖上和下两种取向。装置可以另外地取向(旋转90度或处于其它的取向)，这里使用的空间关系描述语据此被解释。
术语诸如“相同”、“相等”、“平面的”或“共平面”，如这里在参照取向、布图、位置、形状、尺寸、量或其它测量时使用的，不必表示精确相同的取向、布图、位置、形状、尺寸、量或其它的测量，而是旨在涵盖可能例如由于制造工艺发生的在可接受误差内的几乎相同的取向、布图、位置、形状、尺寸、量或其它测量。术语“基本上”可以在这里用于强调此含义，除非上下文或其它的声明另外地指示。例如，描述为“基本上相同”、“基本上相等”或“基本上平面的”的项目可以准确地相同、相等或平面的，或可以是在可能例如由于制造工艺发生的可接受误差内的相同、相等或平面的。
尽管一些剖视图(们)的对应俯视图和/或透视图可能没有示出，但是这里示出的器件结构的剖视图(们)为多个器件结构提供支持，该多个器件结构沿着如将在俯视图中示出的两个不同的方向和/或如将在透视图中示出的三个不同的方向延伸。该两个不同的方向可以彼此垂直或可以不彼此垂直。该三个不同的方向可以包括可垂直于该两个不同的方向的第三方向。该多个器件结构可以被集成到同一电子器件中。例如，当在剖视图中示出器件结构(例如存储单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如将由电子器件的俯视图示出的那样。该多个器件结构可以布置成阵列和/或二维图案。
被描述为热连接或热连通的部件被布置为使得热将沿着部件之间的路径行进以允许热从第一部件传递到第二部件。只是因为两个部件是同一器件或封装的一部分，不使它们热连接。一般地，导热的并直接连接到其它导热或发热部件(或通过中间导热部件连接到那些部件或者处于如此接近以允许实质上的热传递)的部件将被描述为热连接到那些部件或与那些部件热连通。相反，通过其间的热绝缘材料隔离的两个部件(其材料显著地防止两个部件之间的热传递或者仅允许偶然的热传递)不被描述为彼此热连接或热连通。术语“导热”或“热传导”不应用于特定材料仅仅因为其提供偶然的热传导，但是旨在表示通常被认为是良好热导体或已知具有用于传递热的用途的材料，或具有与那些材料类似的热传导性质的部件。
图1是示出根据一示例实施方式的半导体存储器件的透视图，图2是示出图1中的半导体存储器件的布图。图3是示出图1所示的半导体存储器件的单元阵列的等效电路图。图4A至图4C是图1所示的半导体存储器件分别沿图2中的布图的线I-I'、线II-II'和线III-III'的剖视图。图4D是示出图1中的半导体存储器件的俯视图。
如图1至图4D所示，半导体存储器件1000可以包括：在第一方向x上延伸的至少一第一导电线200；至少一第二导电线500，其在基本上垂直于第一方向x的第二方向y上延伸并在第一导电线之上跨过；以及多个单元结构300，位于第一导电线200和第二导电线500的交叉点C处。
第一导电线200可以在基板100上在第一方向x上延伸，并且多个突起P和凹陷R可以交替地布置在第一导电线200上。多条第一导电线200可以在第二方向y上彼此间隔开相同的间隔距离。多条第二导电线500可以布置在第一导电线200之上并可以在第二方向y上延伸并具有沿第一方向x的相同的间隔距离。
第一导电线200和第二导电线500可以在每个突起P处彼此交叉，所以第一导电线200和第二导电线500的交叉点C可以提供在每个突起P处。在这样的构造中，半导体存储器件1000的单元结构300可以提供在每个交叉点C处，因此半导体存储器件1000可以具有交叉点单元阵列结构。
在本示例实施方式中，第一导电线200和第二导电线500可以用作存储器件1000的字线或位线，并可以在垂直方向上彼此交叉。如果第一导电线200用作存储器件1000的字线，则第二导电线500用作存储器件1000的位线，反之亦然。
更具体地，本示例实施方式中的字线可以经由字线接触(WLC)连接到位线之上的跨接字线(未示出)，从而减小字线的电阻。
基板100可以包括半导体基板诸如硅(Si)基板、镓-砷(Ga-As)基板和硅-锗(Si-Ge)基板，以及绝缘基板诸如绝缘体上硅(SOI)基板和绝缘体上锗(GOI)基板，其中一对硅/锗层可以通过绝缘层分隔。基板100可以包括任何其它的基板，只要该基板可以包括半导体特性。
例如，第一导电线200可以包括可形成在基板100上的绝缘缓冲层(未示出)上的低电阻金属。低电阻金属的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等。这些可以单独地使用或组合地使用。尽管本示例实施方式公开了第一导电线200包括低电阻金属，但是任意其它低电阻材料将被用于第一导电线200，只要电阻率可以足够小。例如，碳(C)和碳氮化物(CN)可以被用于第一导电线200。
另外地，半导体层可以通过外延生长工艺形成在绝缘缓冲层上，并且一些掺杂剂可以被注入到半导体层上，从而在基板100上形成第一导电线200。
第一导电线200中的一些可以在交叉点C之间凹入，因此突起P和凹陷R可以交替地布置在第一导电线200中的一些上。
形成单元结构300的多层结构可以在第三方向z上堆叠在突起P上，并且热绝缘插塞600可以位于凹陷R上，从而电隔离和热隔离在第一方向x上彼此相邻的单元结构300。第一绝缘图案400可以在第一方向x上在相邻的第一导电线之间延伸，并可以分隔相邻的第一导电线200和可在第二方向y上彼此相邻的单元结构300。因此，单元结构300可以通过热绝缘插塞600和第一绝缘图案400沿着第一方向x和第二方向y彼此分隔，从而用作半导体存储器件1000的节点分隔的存储单元。
在本示例实施方式中，第一绝缘图案400可以从单元结构300的顶部延伸到缓冲层，并且单元结构300和第一导电线200可以通过第一绝缘图案400而同时彼此分隔。然而，第一绝缘图案400可以包括插置在相邻的第一导电线200之间的基底分隔线和插置在相邻的单元结构300之间的单元分隔线。
第二导电线500可以在第二方向y上与多个单元结构300接触。例如，第一绝缘图案400可以具有可与单元结构300的上表面共平面的上表面，并且第二导电线500可以与单元结构300和第一绝缘图案400交替接触。
因此，第一导电线200可以在第一方向x上与多个单元结构300接触，并且第二导电线500可以在第二方向y上与多个单元结构300接触。在本示例实施方式中，第二导电线500可以包括与第一导电线200相同的低电阻金属。然而，第二导电线500还可以包括掺杂剂半导体层，一些掺杂剂可以根据半导体存储器件1000的特性而注入到其中。
第二绝缘图案700可以布置在相邻的第二导电线500之间，并可以成形为在第二方向y上延伸的线。因此，在第一方向x上彼此相邻的第二导电线500可以通过第二绝缘图案700分隔。第二绝缘图案700可以与第一绝缘图案400的上表面接触。
例如，热绝缘插塞600可以具有可与第一绝缘图案400的上表面共平面的上表面，所以第二绝缘图案700可以与热绝缘插塞600和第一绝缘图案400交替地接触。具体地，第二绝缘图案700和热绝缘插塞600可以一体地形成为一个同质体。
在这种情况下，热绝缘插塞600可以包括与第一绝缘图案400和第二绝缘图案700相同的绝缘材料，所以插置在第一导电线200和第二导电线500之间的单元结构300可以在第一方向x和第二方向y上通过相同的绝缘材料而彼此节点分隔。例如，单元结构300周围的绝缘材料可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种。
单元结构300可以包括可堆叠在存储器件1000的字线和位线的交叉点C上的多层结构。
单元结构300可以至少包括可变电阻器Rp。可变电阻器Rp的电阻或结晶状态可以响应于施加的信号(诸如电压或电流的电信号、光学信号和电磁波)而可逆地改变。可变电阻器Rp的可逆变化可以用作存储器件1000的单位单元的位信息。
例如，半导体存储器件1000可以包括下一代非易失性存储器件，诸如相变随机存取存储器(PRAM)器件、电阻随机存取存储器(RRAM)器件和磁随机存取存储器(MRAM)器件。
在本示例实施方式中，单元结构300包括PRAM器件的单位单元，并可以具有加热器310、数据存储元件320、分隔电极330和选择元件340的堆叠结构。加热器310可以布置在第一导电线200的突起P上，并且数据存储元件320可以存储位数据为材料相，该材料相可以通过来自加热器310的热而改变。数据存储元件320的相可以由选择元件340控制，并且分隔电极330可以插置在数据存储元件320和选择元件340之间，并可以防止数据存储元件320和选择元件340之间的材料扩散。例如，分隔电极可以包括阻挡金属层。
用于加热器310的材料的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等。这些可以单独地使用或组合地使用。加热器可以响应于可施加到单元结构300的电流而产生焦耳热，并且数据存储元件320的材料状态可以由焦耳热改变。
数据存储元件320可以包括相变材料诸如硫族化物和超晶格。硫族化物的示例可以包括Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等。这些可以单独地使用或组合地使用。超晶格可以包括其中Ge-Te和Sb-Te可交替地堆叠在加热器310上的合金。
选择元件340可以根据字线WL的电压来控制流到数据存储元件320的电流。例如，选择元件340可以包括垂直PN结二极管、肖特基二极管和双向阈值开关(OTS)中的一种。另外地，选择元件340还可以包括选择晶体管。
用于OTS的材料的示例可以包括砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、硫(S)、锑(Sb)等。这些可以单独地使用或组合地使用。在本示例实施方式中，OTS可以包括可以与锗(Ge)、硅(Si)、砷(As)和碲(Te)的化合物结合的硒(Se)和硫(S)的6元素材料。
分隔电极330可以插置在数据存储元件320和选择元件340之间，并可以减小在数据存储元件320和选择元件340之间的边界区域处的接触电阻。例如，分隔电极330可以包括用于选择元件340的OTS的金属的硅化物或者用于数据存储元件320的相变材料的金属的硅化物。
接触电极350可以进一步提供在选择元件340和第二导电线500之间。接触电极350可以用作用于将第二导电线500和选择元件340彼此连接的接触插塞。例如，接触电极350可以包括低电阻金属或具有低的比电阻的金属硅化物。
单元结构300可以布置在第一导电线200的突起P上，并且在第一方向x上的相邻的单元结构可以通过第一导电线200的凹陷R中的热绝缘插塞600而彼此分隔。
例如，凹陷R可以具有距第一导电线200的上表面的深度d，使得突起P的上表面可以比凹陷R的底部高出凹陷R的深度d。由于单元结构300可以位于突起P上并且热绝缘插塞600可以位于凹陷R中，所以热绝缘插塞600的底部可以比单元结构300的底部低出凹陷R的深度d。热绝缘插塞600可以防止在第一方向x上的相邻的单元结构300之间的热传递和电传递。
因此，当信号可以施加到单元结构300中的一个并且单元结构300(选择单元)可以被访问并且因此热可以从选择单元的加热器310产生时，选择单元和与选择单元相邻的单元结构300(相邻单元)之间的热传递可以通过热绝缘插塞600而充分地防止。因此，来自选择单元的热可以仅经由第一导电线200传递到相邻单元，结果，选择单元和相邻单元之间的热传递路径可以增大与凹陷R的深度的两倍一样长。因此，选择单元和相邻单元之间的热串扰可以由于第一导电线200的凹陷R而减小。
图5A示出具有交叉点单元阵列结构的常规半导体存储器件的热传递路径，图5B示出图1所示的半导体存储器件的热传递路径。
如图5A和图5B所示，当选择单元SC的数据存储元件320可以被加热器310加热时，热可以从加热器310和数据存储元件320的高温度区域321经由第一导电线200辐射到相邻单元AC。在这样的情况下，在常规半导体存储器件中，热可以沿着第一导电线的表面部分通过常规传递路径TP1从选择单元SC传输到相邻单元AC。
相反，在半导体存储器件1000中，热可以沿着第一导电线200的凹陷R的表面部分通过传递路径TP2从选择单元SC传输到相邻单元AC。因此，传递路径TP2可以比常规传递路径TP1长出凹陷R的深度d的两倍。
因此，当选择单元SC可以被访问时，可以减少到相邻单元AC的热传递，因此选择单元SC和相邻单元AC之间的热串扰可以由于更长的热传递路径而减小，从而提高具有交叉点单元阵列结构的半导体存储器件的可靠性。具体地，热串扰的减小可以显著地提高具有高集成度和低单元节距的半导体存储器件的操作可靠性。
图6是示出根据另一示例实施方式的半导体存储器件的透视图。图7A至图7C是图6所示的半导体存储器件分别沿着图2中的布图的线I-I'、线II-II'和线III-III'截取的剖视图。图7D是示出图6中的半导体存储器件的俯视图。
除了三维交叉点单元阵列结构之外，图6中的半导体存储器件2000具有与半导体存储器件1000相同的结构。因此，多个第一导电线和第二导电线可以在第一方向x和第二方向y上延伸，并且单元结构可以在第一导电线和第二导电线之间布置为在第三方向z上的多堆叠结构。
如图6至图7D所示，根据另一示例实施方式的半导体存储器件2000可以包括：多个第一导电线1200，其在基板1100上在第一方向x上延伸并在其上具有多个第一突起P1和第一凹陷R1，以这样的配置使得第一突起P1和第一凹陷R1可以在第一方向x上交替地布置，并且第一导电线1200可以在第二方向y上间隔开并在第三方向z上堆叠；多个第二导电线1500，其在第二方向y上延伸并在其上具有多个第二突起P2和第二凹陷R2，以这样的配置使得第二突起P2和第二凹陷R2可以在第二方向y上交替地布置，第二导电线1500可以在第一方向x上间隔开并在第三方向z上堆叠；多个单元结构1300，其位于第一突起P1和第二突起P2上，以这样的配置使得单元结构1300可以在第三方向z上堆叠且在第一导电线1200和第二导电线1500之间。节点分隔图案1600包括多个第一热绝缘插塞1610和多个第二热绝缘插塞1650。第一热绝缘插塞1610可以分别位于第一导电线1200的第一凹陷R1中，并可以减少在第一方向x上的一对第一相邻单元结构1310之间的热传递，并且第二热绝缘插塞1650可以分别位于第二导电线1500的第二凹陷R2中，并可以减少在第二方向y上的一对第二相邻单元结构1350之间的热传递。第一导电线和第二导电线可以在第三方向z上交替地布置，并可以在第一突起P1和第二突起P2处彼此交叉。
在图6中，在第一方向x上延伸的额外导电线可以进一步提供在图1所示的半导体存储器件1000上，使得导电线可以堆叠为三层，并且单元结构可以布置在堆叠的导电线之间为两层。也就是，半导体存储器件2000可以包括三层导电线和两层单元结构。然而，根据器件要求和需要，半导体存储器件2000可以包括四层或更多层的导电线和三层或更多层单元结构。
第一导电线1200可以包括：多个下部第一导电线1210，其可以在第一方向x上在基板1100的绝缘缓冲层(未示出)上延伸，并可以在第二方向y上间隔开相同的间隔距离；以及多个上部第一导电线1250，其可以在第一方向x上在下部第一导电线1210之上延伸，并可以在第二方向y上间隔开相同的间隔距离。
下部第一导电线1210和上部第一导电线1250可以沿着第三方向z彼此平行，或者可以沿着第二方向y彼此偏移。
被绝缘缓冲层覆盖的基板1100和第一导电线1200可以基本上具有与基板100和第一导电线200相同的结构。
具体地，第一突起P1和第一凹陷R1可以在第一方向x上交替地布置在每个第一导电线1200上。第一凹陷R1可以具有距第一导电线1200的上表面的第一深度d1，使得第一突起P1的上表面可以比第一凹陷R1的底部高出第一深度d1。
第一单元结构1310可以位于第一突起P1上，第一热绝缘插塞1610可以位于第一凹陷R1中，因此第一热绝缘插塞1610和第一单元结构1310可以交替地布置在第一导电线1200上，结果，第一导电线1200上的第一单元结构1310可以通过第一热绝缘插塞1610在第一方向x上彼此分隔。
多个(下部和上部)第一基底分隔线1219和1259可以在第一方向x上延伸并插置在相邻的第一导电线1200之间，使得相邻的第一导电线1200可以通过第一基底分隔线1219或1259彼此分隔。第一单元分隔线1400可以布置在第一分隔线1219和1259的每个上，并且相邻的第一导电线1200上的第一单元结构1310可以沿着第二方向y通过第一单元分隔线1400分隔。
第一单元结构1310可以插置在下部第一导电线1210和第二导电线1500之间，并可以与下部第一导电线1210的第一突起P1和与第二导电线1500的下表面接触。第一单元结构1310可以通过第一热绝缘插塞1610和第一单元分隔线1400而彼此节点分隔，并可以位于每个第一突起P1上。
第二导电线1500可以在第二方向y上延伸，并可以与第一单元结构1310和第一单元分隔线1400交替地接触。第一单元结构1310可以位于第一导电线1200和第二导电线1500的每个交叉点处，从而形成用于半导体存储器件2000的第一层交叉点单元阵列结构。
第二基底分隔线1590可以在相邻的第二导电线1500之间在第二方向y上延伸，使得第二导电线1500可以通过第二基底分隔线1590沿第一方向x彼此分隔。
第二基底分隔线1590可以交叉第一单元分隔线1400，并且第二基底分隔线1590的上表面可以与第二导电线1500的第二突起P2的上表面共平面。当第一热绝缘插塞1610可以与第一单元分隔线1400共平面时，第二基底分隔线1590可以在第二方向y上与第一单元分隔线1400和第一热绝缘插塞1610交替接触。
在本示例实施方式中，第一热绝缘插塞1610和第二基底分隔线1590可以一体地提供为可在单个工艺中形成的一体。具体地，当下部第一基底分隔线1219和第一单元分隔线1400可以包括相同的绝缘材料并且第一热绝缘插塞1610可以包括与第一单元分隔线1400相同的绝缘材料时，第一导电线1200和第一单元结构1310可以通过单个绝缘图案彼此分隔。
第一基底分隔线1219和1259、第一单元分隔线1400、第一单元结构1310和第一热绝缘插塞1610可以分别具有与第一绝缘图案400、单元结构300和热绝缘插塞600相同的结构，所以将省略对第一基底分隔线1219和1259、第一单元分隔线1400、第一单元结构1310和第一热绝缘插塞1610的任何详细描述。
第二突起P2和第二凹陷R2可以在第二方向y上交替地布置在每个第二导电线1500上。第二凹陷R2可以具有距第二导电线1500的上表面的第二深度d2，使得第二突起P2的上表面可以比第二凹陷R2的底部高出第二深度d2。
第二单元结构1350可以位于第二突起P2上，第二热绝缘插塞1650可以位于第二凹陷R2中，因此第二热绝缘插塞1650和第二单元结构1350可以交替地布置在第二导电线1500上。结果，第二导电线1500上的第二单元结构1350可以通过第二热绝缘插塞1650而在第二方向y上彼此分隔。
多个第二基底分隔线1590可以在第二方向y上延伸并可以插置在相邻的第二导电线1500之间，使得相邻的第二导电线1500可以通过第二基底分隔线1590彼此分隔。第二单元分隔线1700可以布置在每个第二基底分隔线1590上，因此第二单元结构1350可以沿着第一方向x通过第二单元分隔线1700分隔。
上部第一导电线1250可以在第一方向x上延伸，并可以与第二单元结构1350和第二单元分隔线1700交替地接触。第二单元结构1350可以位于第二导电线1500和上部第一导电线1250的每个交叉点处，从而形成用于半导体存储器件2000的第二层交叉点单元阵列结构。
上部基底分隔线1259可以在相邻的上部第一导电线1250之间在第一方向x上延伸，使得上部第一导电线1250可以通过上部第一基底分隔线1259沿着第二方向y彼此分隔。
上部第一基底分隔线1259可以交叉第二单元分隔线1700，并且上部第一基底分隔线1259的上表面可以与上部第一导电线1250的第一突起(未示出)的上表面共平面。
尽管本示例实施方式公开了上部第一导电线1250可以被提供为最上的第一导电线并且因此双层单元结构1300可以被提供为半导体存储器件2000的交叉点单元阵列结构，但是三层或更多层的单元结构也可以被提供为用于半导体存储器件的交叉点单元阵列结构，仅通过在上部第一导电线1250和/或额外的第二导电线(未示出)上进一步提供额外的突起和凹陷(未示出)并在每个额外的突起上进一步提供额外的单元结构。
具体地，当第二热绝缘插塞1650可以与第二单元分隔线1700共平面时，上部第一基底分隔线1259可以在第一方向x上与第二单元分隔线1700和第二热绝缘插塞1650交替地接触。
在本示例实施方式中，第二热绝缘插塞1650和上部第一基底分隔线1259可以一体地提供为可在单个工艺中形成的一体。此外，当第二单元分隔线1700可以包括与第二热绝缘插塞1650相同的绝缘材料时，第二单元结构1350可以通过单个绝缘图案单独地分隔。
此外，当第二基底分隔线1590和第一单元分隔线1400可以包括与第二单元分隔线1700相同的绝缘材料并且第一热绝缘插塞1610和第二热绝缘插塞1650可以包括与第一单元分隔线1400和第二单元分隔线1700相同的材料时，第一单元结构1310和第二单元结构1350可以通过单个绝缘图案彼此分隔。
例如，基底分隔线1219、1259和1590、单元分隔线1400和1700以及具有第一和第二热绝缘插塞1610和1650的节点分隔图案可以包括硅氮化物、硅氧化物或硅氮氧化物。
根据半导体存储器件2000的示例实施方式，第一热绝缘插塞1610和第二热绝缘插塞1650可以分别位于比第一单元结构1310和第二单元结构1350低第一深度d1和第二深度d2的位置处。因此，可以充分地防止选择单元和相邻单元之间的热串扰，如参照图5A和图5B详细描述的。因此，可以减少由来自选择单元的热引起的对相邻单元中的数据的电损坏，从而提高半导体器件2000的可靠性。
在下文中，将参照附图详细描述制造半导体存储器件的方法。
图8A至图23B是示出根据一示例实施方式的制造半导体存储器件的方法的工艺步骤的视图。尽管在本示例实施方式中工艺步骤可以被示范性地公开用于制造图6所示的半导体器件的方法，但是具有三层或更多层单元结构的任何其它半导体存储器件也可以以相同的工艺制造。在附图中，大写字母“A”表示图6所示的半导体存储器件的沿着图2所示的布图的线I-I'的剖视图，大写字母“B”表示图6所示的半导体存储器件沿着图2所示的布图的线II-II'的剖视图。大写字母“C”表示图6所示的半导体存储器件沿着图2所示的布图的线III-III'的剖视图。
如图8A至图8B所示，用于第一单元结构1310的下部第一导电层1210a和第一多层1310a可以形成在基板1100上，并且第一掩模图案M1可以形成在第一多层1310a上。第一掩模图案M1可以形成为在第一方向x上延伸并在第二方向y上以相同的间隔距离间隔开的线图案。
基板1100可以包括半导体基板诸如硅晶片以及绝缘半导体基板诸如绝缘体上硅(SOI)基板。
缓冲层(未示出)可以形成在基板1100上，低电阻金属可以通过沉积工艺沉积在缓冲层上或可以通过离子注入工艺注入到缓冲层上。相反，外延层可以形成在基板1100上，并且诸如低电阻金属的杂质可以被掺杂到外延层中。在本示例实施方式中，低电阻金属可以通过化学气相沉积(CVD)工艺沉积在缓冲层上，从而在基板1100上的缓冲层上形成下部第一导电层1210a。
低电阻金属的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等。这些可以单独地使用或组合地使用。尽管本示例实施方式公开了下部第一导电层1210a包括低电阻金属，但是任意其它低电阻材料将被用于下部第一导电层1210a，只要电阻率可以足够小。例如，碳(C)和碳氮化物(CN)可以被用于下部第一导电层1210a。
第一多层1310a可以在随后的工艺中形成为第一单元结构1300，并可以包括第一单元结构1300的组成层。也就是，用于第一单元结构1300的组成层可以顺序地堆叠在下部第一导电层1210a上。
在本示例实施方式中，第一单元结构1300可以包括相变随机存取存储器(PRAM)器件的单位单元，其中单元数据可以通过第一单元结构1300在晶体结构和非晶结构之间的相变来存储。因此，可形成为用于产生焦耳热的加热器的第一电极层1311a可以形成在下部第一导电层1210a上，并且相变材料层1313a可以形成在第一电极层1311a上。然后，可形成为抗扩散层的第二电极层1315a可以形成在相变材料层1313a上，并且可形成为选择元件的开关层1317a可以形成在第二电极层1315a上。此后，第三电极层1319a可以形成在开关层1317a上。第三电极层1319a可以形成为用作第一单元结构1300和第二导电线1500之间的接触插塞的第三电极1319。
可不与相变材料层1313a反应的金属可以通过CVD工艺沉积到下部第一导电层1210a上，从而形成第一电极层1311a。第一电极层1311a可以形成为单层结构或多层结构。第一电极层1311a的单层结构可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)和碳(C)。第一电极层1311a的多层结构可以包括碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)及其组合。
相变材料层1313a可以包括相变材料，该相变材料的相可以根据加热温度和时间而在具有相对较高的比电阻的非晶相和具有相对较低的比电阻的晶体相之间改变。相变材料的示例可以包括碲(Te)、硒(Se)、锗(Ge)、锑(Sb)、铋(Bi)、铅(Pb)、锡(Sn)、砷(As)、硫(S)、硅(Si)、磷(P)、氧(O)等。这些可以单独地使用或组合地使用。例如，相变材料层1313a可以包括硫族化物或用杂质掺杂的硫族化物。硫族化物的示例可以包括Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te等。这些可以单独地使用或组合地使用。
另外地，相变材料层1313a可以形成为超晶格结构，其中两种或更多种材料可以通过分子束外延(MBE)工艺或原子层沉积(ALD)工艺依次堆叠。超晶格对于相变可以需要显著低的热，因此非晶相和结晶相之间的相变可以在相对低的温度进行。例如，相变材料层1313a可以包括其中GeTe和SbTe可以以分子或原子为单位交替堆叠的合金。
第二电极层1315a可以形成在相变材料层1313a上并可以将相变材料层1313a与开关层1317a分隔。第二电极层1315a可以防止相变材料层1313a与开关层1317a反应，并可以防止开关层1317a在随后用于形成开关层1317a的工艺中扩散到相变材料层1313a中。
例如，第二电极层1315a可以包括可不与相变材料层1313a反应的金属硅化物。用于第二电极层1315a的金属硅化物可以包括钨硅化物、钴硅化物、镍硅化物、钛硅化物和钽硅化物。
开关层1317a可以形成为选择元件1317，用于通过接通或断开电流来选择单元结构1300的操作模式。例如，选择元件1317可以包括垂直PN结二极管、肖特基二极管和双向阈值开关(OTS)中的一种。因此，开关层1317a可以包括根据选择元件1317的结构的适合层结构。
例如，开关层1317a可以形成为二极管层，其中具有相反的极性类型的一对半导体层可以交替地堆叠在第二电极层1315a上。
另外地，开关层1317a可以在第二电极层1315a上形成为非晶半导体层。非晶半导体层可以具有不连续的电压-电流特性，并可以包括砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、硫(S)、锑(Sb)及其组合中的至少一种。
在本示例实施方式中，包括砷(As)、锗(Ge)、碲(Te)、硅(Si)的非晶半导体层可以形成在第二电极层1315a上，然后硒(Se)和硫(S)可以通过离子注入工艺注入到非晶半导体层上，从而将开关层1317a形成为6元素非晶半导体层。
第三电极层1319a可以进一步形成在开关层1317a上，用于选择元件1317和第二导电线1500之间的接触插塞。因此，第三电极层1319a可以包括低电阻金属或低电阻金属的金属硅化物。
第三电极层1319a可以在单元结构1300的形成中形成，或者可以在第二导电线1500的形成之前在过孔工艺中形成。在本示例实施方式中，第三电极层1319a可以形成在开关层1317a上作为单元结构1300的成分。
因此，第一电极层1311a、相变材料层1313a、第二电极层1315a、开关层1317a和第三电极层1319a可以顺序地形成在下部第一导电层1210a上，从而在下部第一导电层1210a上形成第一多层1310a。
此后，掩模层(未示出)可以形成在第一多层1310a上并可以通过光刻工艺被图案化为第一掩模图案M1。第一掩模图案M1可以形成为在第一方向x上延伸并沿第二方向y间隔开的多条线。
如图9A和图9B所示，第一多层1310a和下部第一导电层1210a可以通过使用第一掩模图案M1作为蚀刻掩模的蚀刻工艺从基板1100部分地去除，从而形成可在第一方向x上延伸的第一单元沟槽CT1和下部第一线沟槽LLT1。
第三电极层1319a、开关层1317a、第二电极层1315a、相变材料层1313a和第一电极层1311a可以从基板1100顺序地蚀刻为在第一方向x上延伸的线的形状，从而形成第一单元沟槽CT1，然后下部第一导电层1210a可以从基板1100连续地蚀刻掉，以在第一方向x上形成与第一单元沟槽连通的下部第一线沟槽LLT1。
在本示例实施方式中，蚀刻工艺可以对第一多层1310a和下部第一导电层1210a连续地执行，因此第一单元沟槽CT1和下部线沟槽LLT1可以在相同的蚀刻工艺中连续地形成。因此，第一多层1310a可以形成为可通过第一单元沟槽CT1间隔开的多个第一单元线1310b，并且下部第一导电层1210a可以形成为可通过下部第一线沟槽LLT1间隔开的多个下部第一导电线1210。第一单元线1310b可以包括第一电极图案1311b、相变材料图案1313b、第二电极图案1315b、开关图案1317b和第三电极图案1319b。
如图10A和图10B所示，第一单元分隔线1400可以形成在第一单元沟槽CT1中，并且第一基底分隔线1219可以形成在下部第一线沟槽LLT1中，从而沿着第二方向y分隔相邻的第一单元线1310b和相邻的下部第一导电线1210。在本示例实施方式中，第一单元分隔线1400和第一基底分隔线1219可以同时形成在基板1100上作为第一绝缘图案IP1。
例如，绝缘层(未示出)可以形成在基板1100上至足够的厚度以填充第一单元沟槽CT1和下部第一线沟槽LLT1，然后可以被平坦化直到第一单元线1310b的上表面。因此，绝缘层可以仅保留在第一单元沟槽CT1和下部第一线沟槽LLT1中，从而在基板1100上形成第一单元分隔线1400和第一基底分隔线1219。
由于第一单元分隔线1400和第一基底分隔线1219可以用相同的绝缘材料同时形成，所以第一单元线1310b和下部第一导电线1210可以通过第一绝缘图案IP1彼此分隔。绝缘图案IP1的示例可以包括硅氧化物、硅氮化物和硅氮氧化物。
可在第一方向x上延伸的下部第一导电线1210和在每条下部第一导电线1210上的第一单元线以及包括第一单元分隔线1400和第一基底分隔线1219的第一绝缘图案IP1可以形成为基板1100上的基底结构BS。
如图11A和图11B所示，第二导电层1500a可以形成在基底结构BS上，以这样的方式使得基底结构BS可以由第二导电层1500a覆盖，并且第二导电层1500a的顶表面可以变平坦。然后，第二掩模图案M2可以形成在第二导电层1500a上。
例如，低电阻金属可以通过沉积工艺沉积到基底结构BS上，从而在基底结构BS上形成低电阻金属层作为第二导电层1500a。用于第二导电层1500a的低电阻金属的示例可以包括钨(W)、钛(Ti)、铝(Al)、铜(Cu)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)等。这些可以单独地使用或组合地使用。具体地，第二导电层1500a可以包括与下部第一导电层1210a相同的材料。尽管本示例实施方式公开了下部第一导电层1210a包括低电阻金属，但是任意其它低电阻材料将被用于第二导电层1500a，只要电阻率可以足够小。例如，碳(C)和碳氮化物(CN)可以被用于第二导电层1500a。
然后，第二掩模图案M2可以在第二导电层1500a上形成为在第二方向y上延伸并沿着第一方向x间隔开的多条线。
如图12A和图12B所示，第二导电线1500可以在第二方向y上形成在基底结构BS上。
例如，第二导电层1500a可以通过使用第二掩模图案M2作为蚀刻掩模的各向异性蚀刻工艺从基底结构BS部分地去除，直到第一单元线1310b可以被暴露，从而形成在第二方向y上延伸的第二线沟槽LT2。因此，第二导电层1500a可以形成为可在第二方向y上延伸并可通过第二线沟槽LT2沿着第一方向x间隔开的第二导电线1500。
由于第二线沟槽LT2可以成形为在第二方向y上延伸的线，所以第一单元线1310b和第一单元分隔线1400可以由沿着第二方向y的第二线沟槽LT2交替地暴露。
在本示例实施方式中，第二导电层1500a可以通过反应离子蚀刻(RIE)工艺从基底结构BS蚀刻掉。
如图13A和图13B所示，可由第二线沟槽LT2暴露的第一单元线1310b可以从基底结构BS去除，从而形成第一节点分隔孔NH1，下部第一导电线1210可以通过第一节点分隔孔NH1暴露。例如，第一单元线1310b可以通过相对于第一单元分隔线1400具有蚀刻选择性的各向异性蚀刻工艺去除。
具体地，由于第一单元线1310b可以包括类似于第二导电线1500的金属基材料，所以仅通过改变工艺条件诸如蚀刻气体和用于各向异性蚀刻工艺的工艺温度和压力，第一单元线1310b可以在第二线沟槽LT2和第二导电线1500的形成之后被连续地蚀刻掉。
在以上蚀刻工艺中，工艺条件可以对于第一至第三电极图案1311b、1315b和1319b、相变材料图案1313b和开关图案1317b的每个单独地调整，以这样的方式使得它们之间的接触电阻可以减小。
因此，第一单元线1310b可以在第一方向x上通过第一节点分隔孔NH1分隔以及在第二方向y上通过第一单元分隔线1400分隔，使得第一单元线1310b可以被节点分隔为第一单元存储器结构1310。也就是，第一单元线1310b可以通过用于形成第一节点分隔孔NH1的蚀刻工艺而形成为具有第一电极1311、包括相变材料的数据存储元件1313、第二电极1315、选择元件1317以及第三电极1319的第一单元结构1310。此外，下部第一导电线1210的上表面可以通过第一节点分隔孔NH1暴露。
如图14A和图14B所示，通过第一节点分隔孔NH1暴露的下部第一导电线1210可以部分地凹陷，从而在下部第一导电线1210上形成第一凹陷R1。因此，下部第一导电线1210可以形成为不平坦结构，其中第一凹陷R1和第一突起P1可以交替地布置在其上部。第一突起P1可以由第一凹陷R1限定，第一单元结构1310可以布置在第一突起P1上。
下部第一导电线1210可以通过相对于第一单元结构1310和第二导电线1500具有蚀刻选择性的干法或湿法蚀刻工艺从基板1100部分地去除。例如，如果下部第一导电线1210包括掺杂的半导体层或外延层，则第一凹陷R1可以通过相对于第一单元结构1310和第二导电线1500的金属材料具有蚀刻选择性的湿法蚀刻工艺形成。
相反，如果下部第一导电线1210包括与第二导电线1500类似的金属材料，则第一凹陷R1可以通过诸如反应离子蚀刻(RIE)工艺的干蚀刻工艺形成。在这种情况下，第一凹陷R1的构造可以仅通过改变蚀刻气体和蚀刻时间就被容易地修改。
具体地，用于形成第一凹陷R1的干蚀刻工艺可以是与用于形成第二线沟槽LT2和第一节点分隔孔NH1的蚀刻工艺相同的工艺，除了考虑到第一凹陷R1的深度d1和第一单元结构1310的组成和层结构的蚀刻条件的变化之外。因此，用于形成第一凹陷R1的干蚀刻工艺可以在与用于形成第二线沟槽LT2和第一节点分隔孔NH1的干蚀刻工艺相同的工艺室中进行。
在本示例实施方式中，第一凹陷R1可以通过RIE工艺形成以具有在约5nm至约50nm的范围内的第一深度d1。
当第一深度d1可以小于约5nm时，选择单元和相邻单元之间的热传递路径可以基本上不显著，并且选择单元和相邻单元之间的热串扰几乎不能被第一导电线1210的第一凹陷R1保护。相反，当第一深度d1可以大于约50nm时，第一节点分隔孔NH1的高宽比可以变得如此高，使得诸如空隙的接触缺陷会产生在第一节点分隔孔NH1中的随后形成的第一热绝缘插塞1610中。因此，第一深度d1可以被控制为至少5nm，诸如在约5nm至约50nm的范围内。此外，为了增大相邻第一单元结构1310之间的热传导路径的距离，深度d1可以为分隔相邻的第一单元结构1310的距离的至少1/4，因此增大热传导路径至少50％，否则热传导路径将会由第二导电线1210形成。例如，在突起P1的位置处将深度d1形成至第一导电线1210的厚度(图14A中的垂直高度)的至少1/4的深度可以是有利的。
如图15A和图15B所示，第一热绝缘插塞1610可以形成在第一凹陷R1和第一节点分隔孔NH1中，第二基底分隔线1590可以形成在第二线沟槽LT2中。第一热绝缘插塞1610可以构成半导体存储器件2000的节点分隔图案1600。
例如，绝缘层(未示出)可以通过沉积工艺在基板1100上形成至足够的厚度，以填充第二线沟槽LT2和第一节点分隔孔NH1。然后，绝缘层可以被平坦化直到第二导电线1500的上表面可以被暴露，从而形成第一热绝缘插塞1610，第二基底分隔线1590可以同时形成在基板1100上。
具体地，第一热绝缘插塞1610和第二基底分隔线1590可以包括与第一单元分隔线1400相同的绝缘材料，因此第一热绝缘插塞1610、第二基底分隔线1590和第一单元分隔线1400之间的边界应力可以减小。例如，第一热绝缘插塞1610和第二基底分隔线1590可以包括硅氧化物、硅氮化物和硅氮氧化物。
尽管本示例实施方式公开了第二基底分隔线1590可以在相同的工艺中包括与第一热绝缘插塞1610相同的绝缘材料，但是第一热绝缘插塞1610和第二基底分隔线1590可以用不同的绝缘材料在不同的工艺中单独地形成。
因此，第一突起P1上的第一单元结构1310可以通过第一热绝缘插塞1610而在第一方向x上彼此分隔，第一热绝缘插塞1610的底部可以低于第一单元结构1310的底表面。尽管热可以从第一单元结构1310中的选择单元的第一电极1311和数据存储元件1313产生，但是热传递路径可以延长多达第一凹陷R1的第一深度d1的两倍，结果，从选择单元到相邻单元的热传递可以在第一单元结构1310中显著地减少。因此，选择单元和相邻单元之间的热串扰可以由于下部第一导电线1210的第一凹陷R1而减小，从而提高半导体存储器件2000的操作可靠性。
如图16A和图16B所示，第二多层1350a可以形成在基板1100上，以这样的方式使得第二导电线1500和第二基底分隔线1590可以被第二多层1350a覆盖。然后，第三掩模图案M3可以形成在第二多层1350a上。第三掩模图案M3可以形成为在第二方向y上延伸并沿第一方向x间隔开的多条线。
第二多层1350a可以包括与第一多层1310a相同的材料和结构，并可以在随后的工艺中形成为第二单元结构1350。
第二多层1350a可以通过与参照图8A和图8B详细描述的用于第一多层1310a的相同的工艺形成，并且第三掩模图案M3可以通过与参照图12A和图12B详细描述的用于第二掩模图案M2的相同的工艺形成。第三掩模图案M3可以具有与第二导电线1500相同的线图案。
如图17A和图17B所示，第二多层1350a可以通过使用第三掩模图案M3作为蚀刻掩模的蚀刻工艺从基板1100部分地去除，从而形成可在第二方向y上延伸的第二单元沟槽CT2。因此，第二多层1350a可以形成为可在第二方向y上延伸并沿着第一方向x通过第二单元沟槽CT2间隔开的多个第二单元线1350b。因此，就像第一单元线1310b一样，第二单元线1350b也可以包括第一电极图案1351b、相变材料图案1353b、第二电极图案1355b、开关图案1357b和第三电极图案1359b。
由于第一多层1310a和第二多层1350a可以包括相同的结构和材料，所以第二单元沟槽CT2可以通过与用于第一单元沟槽CT1的相同的蚀刻工艺形成。
如图18A和图18B所示，第二单元分隔线1700可以形成在第二单元沟槽CT2中，因此第二单元线1350b可以沿着第一方向x彼此分隔。在本示例实施方式中，第二单元分隔线1700可以布置在第二基底分隔线1590上，因此第二单元分隔线1700和第二基底分隔线1590可以构成半导体存储器件2000的第二绝缘图案IP2。
例如，绝缘层(未示出)可以在基板1100上形成至足够的厚度以填充第二单元沟槽CT2，然后可以被平坦化直到第二单元线1350b的上表面。因此，绝缘层可以仅保留在第二单元沟槽CT2中，从而在基板1100上形成第二单元间隔线1700。
因此，第二单元线1350b和第二单元分隔线1700可以沿着第一方向x交替地布置在基板上，并且相邻的第二单元线1350可以通过第二单元分隔线1700彼此分隔。
如图19A和图19B所示，上部第一导电层1250a可以形成在第二单元线1350b和第二单元分隔线1700上，然后第四掩模图案M4可以形成在上部第一导电层1250a上。
上部第一导电层1250a可以通过沉积工艺包括与下部第一导电层1210a相同的材料。例如，低电阻金属可以沉积到第二单元线1350b和第二单元分隔线1700上，并且一些掺杂剂或杂质可以注入到低电阻金属层上，从而形成上部第一导电层1250a。另外地，外延层可以形成在第二单元线1350b和第二单元分隔线1700上，并且一些掺杂剂或杂质可以注入到外延层上，从而形成上部第一导电层1250a。
在修改的示例实施方式中，由于第三电极图案1359b可以在后续工艺中形成为与上部第一导电线1250接触的接触插塞，所以第二单元线1350b的第三电极图案1359b可以与上部第一导电线1250a同时形成。
在本示例实施方式中，上部第一导电层1250a可以通过与用于形成下部第一导电层1210a的沉积工艺类似的CVD工艺形成。
如图20A和图20B所示，多个上部第一导电线1250可以跨过第二单元线1350b和第二单元分隔线1700形成。上部第一导电线1250可以在第一方向x上延伸并沿着第二方向y间隔开。下部第一导电线1210和上部第一导电线1250可以构成在第一方向x上延伸的第一导电线1200。
例如，上部第一导电层1250a可以通过使用第四掩模图案M4作为蚀刻掩模的各向异性蚀刻工艺从基板1100部分地去除，直到第二单元线1350b可以被暴露，从而形成在第一方向x上延伸的上部第一线沟槽ULT1。因此，上部第一导电层1250a可以形成为可在第一方向x上延伸并可沿着第二方向y通过上部第一线沟槽ULT1间隔开的上部第一导电线1250。
在本示例实施方式中，上部第一导电层1250a可以通过反应离子蚀刻(RIE)工艺从基板1100蚀刻掉。
如图21A和图21B所示，可通过上部第一线沟槽ULT1暴露的第二单元线1350b可以从基板1100去除，从而形成第二节点分隔孔NH2，第二导电线1500可以通过第二节点分隔孔NH2暴露。例如，第二单元线1350b可以通过相对于第二单元分隔线1700具有蚀刻选择性的各向异性蚀刻工艺去除。
具体地，由于第二单元线1350b可以包括类似于上部第一导电线1250的金属基材料，所以仅仅通过改变工艺条件诸如蚀刻气体和用于各向异性蚀刻工艺的工艺温度和压力，第二单元线1350b可以在上部第一线沟槽ULT1的形成之后被连续地蚀刻掉。
因此，第二单元线1350b可以在第一方向x上通过第二节点分隔孔NH2分隔以及在第二方向y上通过第二单元分隔线1700分隔，使得第二单元线1350b可以被节点分隔为第二单元存储器结构1350。也就是，第二单元线1350b可以通过用于形成第二节点分隔孔NH2的蚀刻工艺而形成为具有第一电极1351、包括相变材料的数据存储元件1353、第二电极1355、选择元件1357和第三电极1359的第二单元结构1350。此外，第二导电线1500的上表面可以通过第二节点分隔孔NH2暴露。
如图22A和图22B所示，通过第二节点分隔孔NH2暴露的第二导电线1500可以部分地凹陷，从而在第二导电线1500上形成第二凹陷R2。因此，第二导电线1500可以形成为不平坦结构，其中第二凹陷R2和第二突起P2可以在其上部交替地布置。第二突起P2可以由第二凹陷R2限定，并且第二单元结构1350可以布置在第二突起P2上。
第二导电线1500可以通过相对于第二单元结构1350和上部第一导电线1250具有蚀刻选择性的干法或湿法蚀刻工艺从基板1100部分地去除。例如，当第二导电线1500可以包括掺杂的半导体层或外延层时，第二凹陷R2可以通过相对于第二单元结构1350和上部第一导电线1250的金属材料具有蚀刻选择性的湿法蚀刻工艺形成。
相反，当第二导电线1500可以包括与上部第一导电线1250类似的金属材料时，第二凹陷R2可以通过干法蚀刻工艺诸如反应离子蚀刻(RIE)工艺形成。在这种情况下，第二凹陷R2的构造可以仅仅通过改变蚀刻气体和蚀刻时间就被容易地修改。
具体地，用于形成第二凹陷R2的干法蚀刻工艺可以是与用于形成上部第一线沟槽ULT1和第二节点分隔孔NH2的蚀刻工艺相同的工艺，除了考虑到第二凹陷R2的第二深度d2以及第二单元结构1350的组成和层结构的蚀刻条件的变化之外。因此，用于形成第二凹陷R2的干法蚀刻工艺可以在与用于形成上部第一线沟槽ULT1和第二节点分隔孔NH2的干法蚀刻工艺相同的工艺室中进行。
在本示例实施方式中，第二凹陷R2可以通过RIE工艺形成以具有在约5nm至约50nm的范围内的第二深度d2，就像第一凹陷R1的第一深度d1一样。然而，第二深度d2可以不同于第一深度d1。为了增大相邻的第一单元结构1310之间的热传导路径的距离，深度d2可以是分隔相邻的第一单元结构1310的距离的至少1/4，因此使热传导路径增大至少50％，否则热传导路径将由第二导电线1500形成。例如，在突起P2的位置处将深度d2形成至第二导电线的厚度(图14A中的垂直高度)的至少1/4的深度是有利的。
如图23A和图23B所示，第二热绝缘插塞1650可以形成在第二凹陷R2和第二节点分隔孔NH2中，并且上部第一基底分隔线1259可以形成在上部第一线沟槽ULT1中。第二热绝缘插塞1650可以与第一热绝缘插塞1610一起构成半导体存储器件2000的节点分隔图案1600。
例如，绝缘层(未示出)可以通过沉积工艺在基板1100上形成至足够的厚度，以填充上部第一线沟槽ULT1和第二节点分隔孔NH2。然后，绝缘层可以被平坦化直到上部第一导电线1250的上表面可以被暴露，从而形成第二热绝缘插塞1650，并且上部第一基底分隔线1259可以同时形成在基板1100上。
具体地，第二热绝缘插塞1650和上部第一基底分隔线1259可以包括与第二单元分隔线1700相同的绝缘材料，因此第二热绝缘插塞1650，上部第一基底分隔线1259和第二单元分隔线1700之间的边界应力可以减小。例如，第二热绝缘插塞1650和上部第一基底分隔线1259可以包括硅氧化物、硅氮化物和硅氮氧化物。
因此，第二突起P2上的第二单元结构1350可以通过第二热绝缘插塞1650在第二方向y上彼此分隔，第二热绝缘插塞1650的底部可以低于第二单元结构1350的底表面。尽管热可以从第二单元结构1350中的选择单元的第一电极1351和数据存储元件1353产生，但是热传递路径可以延长多达第二凹陷R2的第二深度d2的两倍，结果，从选择单元到相邻单元的热传递可以在第二单元结构1350中显著地减少。因此，选择单元和相邻单元之间的热串扰可以由于第二导电线1500的第二凹陷R2而减小，从而提高半导体存储器件2000的操作可靠性。
根据半导体存储器件及其制造方法的示例实施方式，凹陷和突起的交替的系列可以形成在导电线上，并且单元结构可以布置在突起上，而热绝缘插塞可以布置在凹陷中。由于在导电线1200和1500的每个处凹陷的底部低于突起的顶表面，所以沿着每条导电线插置在相邻的单元结构之间的热绝缘插塞可以低于单元结构的底部。
因此，相邻的单元结构之间的热传递路径可以增大凹陷的深度的两倍，从而减小同一导电线上的单元结构之间的热串扰。
具体地，当半导体存储器件可以包括三维交叉点单元阵列并且单元节距可以根据高集成度而减小时，从选择单元产生的焦耳热会趋向于传递到相同的导电线上的相邻单元。因此，相邻单元的数据状态可能由从选择单元传递的热(热串扰)而意外地改变，这会显著降低半导体存储器件的可靠性。
然而，根据本示例实施方式的半导体存储器件，凹陷可以布置在相邻的单元结构之间的导电线上，因此选择单元和相邻单元之间的热传递路径可以增大凹陷深度的两倍。因此，可以充分地防止热串扰，而在选择单元和相邻单元之间没有任何额外的热保护物。
尽管本示例实施方式公开了凹陷可以提供在相变RAM(PRAM)器件的导电线上，但是本示例实施方式也可以应用于任何其它存储器件，只要数据存储元件可以提供给每个存储单元并且从选择单元中的数据存储元件产生的热可以经由导电线传输到相邻单元。
以上是对示例实施方式的说明，不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易地理解，在实质上不脱离本发明的新颖教导和优点的情况下，可以在示例实施方式中进行许多修改。因此，所有这样的修改旨在被包括在如权利要求书限定的本发明的范围内。在权利要求中，装置加功能的条款旨在覆盖当执行所述功能时这里描述的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，将理解，以上是对各种示例实施方式的说明，而不被解释为限于所公开的特定示例实施方式，并且对所公开的示例实施方式的修改以及其它示例实施方式旨在被包括在权利要求书的范围内。
本申请要求于2016年3月15日在韩国知识产权局提交的第10-2016-0030731号韩国专利申请的优先权，其内容通过引用整体地结合于此。

Claims (25)

1.一种半导体存储器件，包括：
多个第一导电金属线，其在第一方向上延伸并具有多个突起和多个凹陷，使得所述突起和所述凹陷在所述第一方向上交替地布置；
多个第二导电金属线，其在所述第二方向上设置在所述第一导电金属线之上，使得所述第一导电金属线和所述第二导电金属线在所述突起处交叉；
多个存储单元结构，其被设置在所述第一导电金属线的所述多个突起上并在第三方向上延伸以接触所述第二导电金属线；以及
多个热绝缘插塞，其被设置在所述第一导电金属线的所述凹陷中。
2.根据权利要求1所述的半导体存储器件，还包括第一绝缘图案，所述第一绝缘图案布置在相邻的第一导电金属线之间并成形为在所述第一方向上的线，使得所述相邻的第一导电金属线通过所述第一绝缘图案分隔，并且所述热绝缘插塞由所述第一绝缘图案和所述存储单元结构限定。
3.根据权利要求2所述的半导体存储器件，其中所述热绝缘插塞的底表面低于所述第一导电金属线上的所述存储单元结构的底表面。
4.根据权利要求1所述的半导体存储器件，其中每个所述存储单元包括第一电极、设置在所述第一电极上的数据存储元件、设置在所述数据存储元件上的第二电极、设置在所述第二电极上用于改变所述数据存储元件的状态的选择元件以及设置在所述选择元件和所述第二导电金属线之间的第三电极。
5.根据权利要求1所述的半导体存储器件，其中所述凹陷具有范围从5nm至50nm的深度。
6.根据权利要求1所述的半导体存储器件，其中热传递通过将相邻的存储单元之间的热路径的长度增加相邻的存储单元之间的距离的至少50％而减小。
7.根据权利要求1所述的半导体存储器件，其中所述突起从相应的第一导电金属线向上延伸并包括金属材料。
8.根据权利要求7所述的半导体存储器件，其中所述突起和所述第一导电金属线包括相同的金属材料。
9.一种半导体存储器件，包括：
多个第一导电金属线，其在基板上在第一方向上延伸并在其上具有多个第一突起和第一凹陷，所述第一突起和所述第一凹陷在所述第一方向上交替布置，并且所述第一导电金属线在第二方向上间隔开；
多个第二导电金属线，其在所述第二方向上延伸并在其上具有多个第二突起和第二凹陷，所述第二突起和所述第二凹陷在所述第二方向上交替布置，所述第二导电金属线在所述第一方向上间隔开并配置为在第三方向上堆叠在所述多个第一导电金属线之上，使得所述第一导电金属线和所述第二导电金属线在所述第三方向上交替地布置并在所述第一突起和所述第二突起处彼此交叉；
位于所述第一突起和所述第二突起上的多个存储单元结构，使得所述存储单元结构在所述第三方向上堆叠在所述第一导电金属线和所述第二导电金属线之间；以及
节点分隔图案，其具有第一热绝缘插塞和第二热绝缘插塞，所述第一热绝缘插塞位于所述第一导电金属线的所述第一凹陷中并减少在所述第一方向上的一对相邻的存储单元结构之间的热传递，所述第二热绝缘插塞位于所述第二导电金属线的所述第二凹陷中并减少在所述第二方向上的一对相邻的存储单元结构之间的热传递。
10.根据权利要求9所述的半导体存储器件，其中所述第一热绝缘插塞的底表面低于所述第一导电金属线上的所述存储单元结构的底表面，所述第二热绝缘插塞的底表面低于所述第二导电金属线上的所述存储单元结构的底表面。
11.根据权利要求9所述的半导体存储器件，还包括：
第一基底分隔线，其被设置在所述第一导电金属线之间并在所述第一方向上延伸，使得相邻的第一导电金属线沿着所述第二方向彼此电分隔；
第一单元分隔线，其在所述第一基底分隔线上并在所述第一方向上延伸，使得所述第一导电金属线上的相邻的存储单元结构沿所述第二方向电分隔；
第二基底分隔线，其被设置在所述第二导电金属线之间并在所述第二方向上延伸，使得相邻的第二导电金属线沿着所述第一方向彼此电分隔；以及第二单元分隔线，其在所述第二基底分隔线上并在所述第二方向上延伸，使得所述第二导电金属线上的相邻的存储单元结构沿着所述第一方向电分隔。
12.根据权利要求11所述的半导体存储器件，其中在所述第三方向上的下一第一基底分隔线覆盖所述第二热绝缘插塞和所述第二单元分隔线，以这样的配置使得所述下一第一基底分隔线具有与在所述第三方向上的下一第一导电金属线的第一突起的上表面共平面的上表面；以及
所述第二基底分隔线覆盖所述第一热绝缘插塞和所述第一单元分隔线，以这样的配置使得所述第二基底分隔线具有与所述第二导电金属线的所述第二突起的上表面共平面的上表面。
13.根据权利要求12所述的半导体存储器件，其中所述第二热绝缘插塞和所述下一第一基底分隔线被配置为一个同质体。
14.根据权利要求12所述的半导体存储器件，其中所述第一热绝缘插塞和所述第二基底分隔线被配置为一个同质体。
15.根据权利要求11所述的半导体存储器件，其中所述存储单元结构包括第一电极、在所述第一电极上的数据存储元件、配置为改变所述数据存储元件的数据状态的选择元件、以及插置在所述数据存储元件和所述选择元件之间的第二电极。
16.根据权利要求15所述的半导体存储器件，其中所述选择元件包括垂直PN结二极管、肖特基二极管和双向阈值开关(OTS)中的一种。
17.根据权利要求16所述的半导体存储器件，其中所述双向阈值开关包括选自由砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、硫(S)、锑(Sb)及其组合组成的组中的任一种材料。
18.根据权利要求15所述的半导体存储器件，其中所述数据存储元件包括选自由Ge-Sb-Te、Ge-Te-As、Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te、Bi-Sb-Te及其组合组成的组中的任一种材料。
19.根据权利要求15所述的半导体存储器件，其中所述第一电极包括选自由钨(W)、钛(Ti)、铝(Al)、铜(Cu)、碳(C)、碳氮化物(CN)、钛氮化物(TiN)、钛铝氮化物(TiAlN)、钛硅氮化物(TiSiN)、钛碳氮化物(TiCN)、钨氮化物(WN)、钴硅氮化物(CoSiN)、钨硅氮化物(WSiN)、钽氮化物(TaN)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)及其组合组成的组中的任一种材料。
20.根据权利要求15所述的半导体存储器件，还包括插置在所述选择元件和所述第二导电金属线之间的第三电极。
21.根据权利要求11所述的半导体存储器件，其中所述第一凹陷和所述第二凹陷分别具有范围从5nm至50nm的深度d1和d2。
22.一种制造半导体存储器件的方法，包括：
在基板上形成基底结构，所述基底结构具有在第一方向上延伸并在其上具有第一单元线的多个下部第一导电金属线、在彼此相邻的一对所述下部第一导电金属线之间并在所述第一方向上延伸以沿着第二方向分隔相邻的下部第一导电金属线的下部第一基底分隔线、以及在彼此相邻的一对所述第一单元线之间在所述下部第一基底分隔线上以沿着所述第二方向分隔相邻的第一单元线的第一单元分隔线；
形成多个第二导电金属线，所述多个第二导电金属线在所述第二方向上延伸并在所述第一方向上间隔开间隔距离，使得所述第二导电金属线与所述第一单元线和所述第一单元分隔线交替地接触，并且第二线沟槽提供在彼此相邻的一对所述第二导电金属线之间；
在所述第二线沟槽中形成穿过所述第一单元线的第一节点分隔孔，使得所述下部第一导电金属线通过所述第一节点分隔孔部分地暴露；
部分地去除通过所述第一节点分隔孔暴露的所述下部第一导电金属线，从而在所述下部第一导电金属线上形成第一凹陷；
在所述第一凹陷和所述第一节点分隔孔中形成第一节点分隔图案；以及
在所述第二线沟槽中形成第二基底分隔线，使得所述第一节点分隔图案被覆盖，并且所述第二导电金属线通过所述第二基底分隔线分隔。
23.根据权利要求22所述的方法，其中所述第一凹陷、所述第二线沟槽和所述第一节点分隔孔在蚀刻工艺中连续地形成。
24.根据权利要求22所述的方法，还包括：
在所述基板上形成多层，使得所述第二导电金属线和所述第二基底分隔线被所述多层覆盖；
在所述第二方向上从所述基板部分地去除所述多层，从而形成第二单元线，所述第二单元线在所述第二导电金属线上并由通过其暴露所述第二基底分隔线的第二单元沟槽限定；
在所述第二单元沟槽中形成第二单元分隔线，使得彼此相邻的所述第二单元线沿着所述第一方向通过所述第二单元分隔线分隔；
在所述基板上形成导电层，使得所述第二单元线和所述第二单元分隔线被所述导电层覆盖；
在所述第一方向上从所述基板部分地去除所述导电层，从而形成在所述第一方向上延伸并由第一线沟槽限定的上部第一导电金属线，所述第二单元线和所述第二单元分隔线通过所述第一线沟槽交替地暴露；
在所述第一线沟槽中形成穿过所述第二单元线的第二节点分隔孔，使得所述第二导电金属线通过所述第二节点分隔孔部分地暴露；
部分地去除通过所述第二节点分隔孔暴露的所述第二导电金属线，从而在所述第二导电金属线上形成第二凹陷；
在所述第二凹陷和所述第二节点分隔孔中形成第二节点分隔图案；以及
在所述第一线沟槽中形成上部第一基底分隔线，使得所述第二节点分隔图案被覆盖，并且所述上部第一导电金属线通过所述上部第一基底分隔线分隔。
25.根据权利要求24所述的方法，其中所述第二凹陷、所述第一线沟槽和所述第二节点分隔孔通过蚀刻工艺连续地形成。
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