KR102578481B1 - 반도체 메모리 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 메모리 소자 및 이의 제조방법이 개시된다. 반도체 메모리 소자는 기판 상에서 제1 방향을 따라 연장하고 상면에 다수의 돌출부와 리세스가 교대로 배치되는 제1 도전라인, 제1 도전라인의 상부에 제2 방향을 따라 연장하도록 배치되어 돌출부에서 제1 도전라인과 교차하는 제2 도전라인, 제1 및 제2 도전라인의 각 교차점마다 배치되는 다수의 메모리 셀 구조물 및 리세스에 배치되어 제1 도전라인 상에서 서로 인접하게 위치하는 메모리 셀 구조물을 분리하는 절연 플러그를 포함한다. 리세스의 깊이만큼 선택 셀의 주울열이 인접 셀로 전달되는 열전달 경로를 증가시킴으로써 선택 셀과 인접 셀 사이의 열간섭을 방지한다.

Description

반도체 메모리 소자 및 이의 제조방법 {Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 이의 제조방법에 관한 것으로서 보다 상세하게는 크로스 포인트 셀 어레이(cross point cell array)를 구비하는 차세대 비휘발성 메모리 소자 및 이의 제조방법에 관한 것이다.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리에 대한 관심이 높아지고 있다.
상기 비휘발성 메모리 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 가변저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 비휘발성 메모리 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다.
특히, 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 갖는 차세대 비휘발성 메모리 소자에 대한 연구가 최근 활발하게 진행되고 있다. 크로스 포인트 어레이(cross point array) 구조는 복수의 상부전극과 복수의 하부전극이 서로 교차하도록 배치하고 상부 및 하부전극의 교차 지점(cross point)에 메모리 셀을 배치한 구조로써, 각 메모리 셀에 대한 임의의 액세스(random access)가 가능하여 데이터의 저장(program) 및 판독(read)을 용이하게 구현할 수 있다.
이와 같은 크로스 포인트 어레이 구조는 단위 셀을 상부 및 하부 전극 사이에 수직방향을 따라 적층구조로 형성하고, 단일한 크로스 포인트 어레이 구조를 수직방향을 따라 다수 적층함으로써 용이하게 3차원 구조로 형성할 수 있다. 이에 따라, 차세대 비활성 메모리 소자를 고밀도로 집적할 수 있다.
본 발명의 목적은 크로스 포인트 어레이로 배치되는 인접 셀 사이에서 도전라인을 통한 열간섭(thermal cross talk)을 방지하여 신뢰성과 안정을 향상할 수 있는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상술한 바와 같은 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리 소자는 기판 상에서 제1 방향을 따라 연장하고 상면에 다수의 돌출부와 리세스가 교대로 배치되는 적어도 하나의 제1 도전라인, 상기 제1 도전라인의 상부에 제2 방향을 따라 연장하도록 배치되어 상기 돌출부에서 상기 제1 도전라인과 교차하는 적어도 하나의 제2 도전라인, 상기 제1 및 제2 도전라인의 각 교차점마다 배치되는 다수의 메모리 셀 구조물 및 상기 리세스에 배치되어 상기 제1 도전라인 상에서 서로 인접하게 위치하는 상기 메모리 셀 구조물을 분리하는 절연 플러그를 포함한다.
일실시예로서, 상기 반도체 메모리 소자는 상기 제1 방향을 따라 연장하는 라인 형상을 갖고 상기 제1 도전라인 사이에 배치되어 상기 제2 방향을 따라 서로 인접하게 배치되는 상기 메모리 셀 구조물을 분리하는 제1 절연패턴을 더 포함하여, 상기 절연 플러그는 상기 제1 절연패턴과 상기 메모리 셀 구조물에 의해 한정된다.
일실시예로서, 상기 절연 플러그와 상기 제1 절연패턴은 동일한 상면을 갖는다.
일실시예로서, 상기 절연 플러그의 하면은 상기 메모리 셀 구조물의 하면보다 상기 리세스의 깊이만큼 낮게 위치한다.
일실시예로서, 상기 리세스는 5nm 내지 50nm의 깊이를 갖는다.
일실시예로서, 상기 절연 플러그와 상기 제1 절연패턴을 덮도록 상기 제2 방향을 따라 라인형상으로 연장하고 상기 제2 도전라인 사이에 배치되는 제2 절연패턴을 더 포함한다.
일실시예로서, 상기 절연 플러그와 상기 제2 절연패턴은 일체로 배치된다.
일실시예로서, 상기 제1 및 제2 절연패턴과 상기 절연 플러그는 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물 중의 어느 하나를 포함한다.
일실시예로서, 상기 메모리 셀 구조물은 상기 제1 및 제2 도전라인의 교차점인 상기 돌출부 상에 수직하게 적층된 다층 구조물을 포함한다.
일실시예로서, 상기 메모리 셀 구조물은 상변화 메모리 소자(phase changeable RAM, PRAM), 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM) 중의 어느 하나를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 소자는 상면에 교대로 배치되는 다수의 제1 돌출부 및 제1 리세스를 구비하고 제1 방향을 따라 연장하며, 상기 제1 방향 및 상기 상면에 수직한 제3 방향을 따라 이격하도록 배치되는 다수의 제1 도전라인들, 상면에 교대로 배치되는 다수의 제2 돌출부 및 제2 리세스를 구비하고 상기 제1 돌출부에서 상기 제1 도전라인과 교차하도록 제2 방향을 따라 연장하며, 상기 제1 도전라인과 교대로 배치되도록 상기 제3 방향을 따라 적층되어 상기 제1 도전라인들 사이에 위치하는 다수의 제2 도전라인들, 상기 제1 및 제2 도전라인의 각 교차점마다 배치되어 상기 제3 방향을 따라 다층으로 배치되는 다수의 메모리 셀 구조물, 및 상기 제1 리세스에 배치되어 상기 제1 도전라인을 따라 서로 인접한 상기 메모리 셀 구조물을 분리하는 제1 절연 플러그 및 상기 제2 리세스에 배치되어 상기 제2 도전라인을 따라 서로 인접하게 배치되는 상기 메모리 셀 구조물을 분리하는 제2 절연 플러그를 구비하는 노드분리 패턴을 포함한다.
일실시예로서, 상기 제1 및 제2 절연 플러그의 하면은 상기 메모리 셀 구조물의 하면보다 각각 상기 제1 및 제2 리세스의 깊이만큼 낮게 위치한다.
일실시예로서, 상기 제1 및 제2 리세스는 각각 5nm 내지 50nm의 깊이를 갖는다.
일실시예로서, 상기 반도체 메모리 소자는 서로 인접한 상기 제1 도전라인들 사이에서 상기 제1 방향을 따라 연장하여 상기 제1 도전라인들을 서로 분리하는 제1 도전라인 분리패턴, 상기 제1 도전라인 분리패턴과 연결되도록 상기 제1 방향을 따라 연장하여 상기 제1 도전라인 상에 배치된 상기 메모리 셀 구조물들을 상기 제2 방향을 따라 서로 분리하는 제1 셀라인 분리패턴, 서로 인접한 상기 제2 도전라인들 사이에서 상기 제2 방향을 따라 연장하여 상기 제2 도전라인들을 서로 분리하는 제2 도전라인분리 패턴, 및 상기 제2 도전라인 분리패턴과 연결되도록 상기 제2 방향을 따라 연장하여 상기 제2 도전라인 상에 배치된 상기 메모리 셀 구조물들을 상기 제1 방향을 따라 서로 분리하는 제2 셀라인 분리패턴을 더 포함한다.
일실시예로서, 상기 제1 도전라인 분리패턴은 하부에 배치된 상기 제2 절연 플러그 및 상기 제2 셀라인 분리패턴을 덮고 상기 제1 도전라인 상에 배치된 상기 돌출부와 동일한 상면을 갖고, 상기 제2 도전라인 분리패턴은 하부에 배치된 상기 제1 절연 플러그 및 상기 제1 셀라인 분리패턴을 덮고 상기 제2 도전라인 상에 배치된 상기 돌출부와 동일한 상면을 갖는다.
일실시예로서, 상기 제1 셀라인 분리패턴은 상기 제1 도전라인을 따라 배치된 상기 메모리 셀 구조물의 상면과 동일한 상면을 구비하여 상기 제2 도전라인은 상기 제1 셀라인 분리패턴 및 상기 메모리 셀 구조물과 동시에 접촉한다.
일실시예로서, 상기 제1 절연 플러그는 상기 제1 셀라인 분리패턴, 상기 제1 도전라인 분리패턴 및 상기 메모리 셀 구조물에 의해 한정되고 상기 제1 셀라인 분리패턴과 동일한 상면을 갖는다.
일실시예로서, 상기 제2 절연 플러그와 상기 제1 도전라인 패턴은 일체로 구비된다.
일실시예로서, 상기 제2 셀라인 분리패턴은 상기 제2 도전라인을 따라 배치된 상기 메모리 셀 구조물의 상면과 동일한 상면을 구비하여 상기 제1 도전라인은 상기 제2 셀라인 분리패턴 및 상기 메모리 셀 구조물과 동시에 접촉한다.
일실시예로서, 상기 제2 절연 플러그는 상기 제2 셀라인 분리패턴, 상기 제2 도전라인 분리패턴 및 상기 메모리 셀 구조물에 의해 한정되고 상기 제2 셀라인 분리패턴과 동일한 상면을 갖는다.
일실시예로서, 상기 제1 절연 플러그와 상기 제2 도전라인 분리패턴은 일체로 구비된다.
일실시예로서, 최하부에 배치된 상기 제1 도전라인인 최하부 도전라인은 소자 분리패턴에 의해 분리되는 반도체 기판의 활성영역 상에 배치되고 최하부에 배치된 상기 제1 도전라인 분리패턴인 최하부 도전라인 분리패턴은 상기 소자 분리패턴과 연결된다.
일실시예로서, 상기 소자 분리패턴과 상기 최하부 도전라인 분리패턴은 일체로 구비된다.
일실시예로서, 최하부에 배치된 상기 제1 셀라인 분리패턴인 최하부 셀라인 분리패턴은 상기 최하부 도전라인 분리패턴과 일체로 구비된다.
일실시예로서, 상기 메모리 셀 구조물은 상기 돌출부 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되어 상기 제1 전극으로부터 생성되는 주울열에 의한 상변화(phase change)로 데이터를 저장하는 데이터 저장부, 상기 데이터 저장부의 데이터 상태를 선택적으로 제어하는 선택소자 및 상기 데이터 저장부와 상기 선택소자 사이에 배치되는 제2 전극을 구비하는 상변화 메모리 소자를 포함한다.
일실시예로서, 상기 선택소자는 수직형 PN 접합 다이오드, 쇼트키(shottky diode) 다이오드 및 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나를 포함한다.
일실시예로서, 상기 오보닉 임계 스위치는 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함한다.
일실시예로서, 상기 오보닉 임계 스위치는 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 비정질 반도체층에 셀레늄(Se) 및 황(S)이 첨가된 6원소계 물질을 포함한다.
일실시예로서, 상기 데이터 저장부는 칼코겐 화합물(chalcogenide) 및 초격자(super lattice)중의 어느 하나를 구비하는 상변화 물질을 포함한다.
일실시예로서, 상기 칼코게나이드는 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함한다.
일실시예로서, 상기 초격자는 GeTe와 SbTe가 교대로 적층된 합금을 포함한다.
일실시예로서, 상기 제1 전극은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN)으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함한다.
일실시예로서, 상기 반도체 메모리 소자는 상기 선택소자와 상기 제2 도전라인 사이에 배치되는 제3 전극을 더 포함한다.
일실시예로서, 상기 제2 전극은 비저항이 낮은 금속 실리사이드를 포함하고 상기 제3 전극은 저저항 금속 플러그를 포함한다.
일실시예로서, 상기 제1 및 제2 도전라인들은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 의하면 반도체 메모리 소자를 제조하는 제조방법이 개시된다. 먼저, 반도체 기판 상에 제1 방향을 따라 연장하는 다수의 하부 제1 도전라인 및 상기 하부 제1 도전라인 상에 적층된 제1 셀 라인 및 제2 방향을 따라 서로 인접한 상기 하부 제1 도전라인 및 상기 제1 셀 라인을 각각 분리하는 하부 제1 도전라인 분리패턴 및 제1 셀라인 분리패턴을 구비하는 기저 구조물(base structure)을 형성한다. 이어서, 상기 제1 셀라인 및 상기 제1 셀라인 분리패턴과 교대로 접촉하도록 상기 제2 방향을 따라 연장하고 제2 라인 트렌치에 의해 상기 제1 방향을 따라 이격하는 제2 도전라인을 형성한다. 이어서, 상기 제2 라인 트렌치를 통하여 노출된 상기 제1 셀 라인을 제거하여 상기 하부 제1 도전라인의 상면을 노출하는 제1 노드분리 홀을 형성한다. 상기 제1 노드분리 홀을 통하여 노출된 상기 제1 도전라인을 부분적으로 제거하여 제1 리세스를 형성하고, 상기 제1 리세스 및 상기 제1 노드분리 홀을 매립하는 제1 노드분리 패턴 및 상기 제2 라인 트렌치를 매립하여 상기 제2 도전라인을 분리하는 제2 도전라인 분리패턴을 형성한다.
일실시예로서, 상기 기저 구조물은 상기 반도체 기판 상에 하부 도전막 및 다층막을 적층하고, 상기 제1 방향을 따라 상기 다층막 및 상기 하부 도전막을 부분적으로 제거하여, 상기 제2 방향을 따라 이격되고 상기 반도체 기판 상에 적층된 상기 하부 제1 도전라인 및 상기 제1 셀 라인을 형성하고, 상기 하부 제1 도전라인 및 상기 제1 셀 라인 사이의 이격공간을 매립하여 상기 하부 제1 도전라인 분리패턴 및 상기 제1 셀라인 분리패턴을 동시에 형성하는 공정을 거쳐서 형성될 수 있다.
일실시예로서, 상기 제2 라인 트렌치 및 상기 노드 분리용 개구는 상기 제1 셀라인 분리패턴에 대하여 선택비를 갖고 연속적으로 수행되는 식각공정에 의해 형성된다.
일실시예로서, 상기 제1 리세스 및 상기 제2 라인 트렌치는 동일한 식각공정에 의해 연속적으로 형성된다.
일실시예로서, 상기 제1 리세스, 상기 제2 라인 트렌치 및 상기 제1 노드분리 홀은 동일한 식각공정에 의해 연속적으로 형성된다.
일실시예로서, 상기 제1 노드분리 패턴 및 상기 제2 도전라인 분리패턴은 동시에 형성된다.
일실시예로서, 상기 제1 노드분리 패턴 및 상기 제2 도전라인 분리패턴은 상기 제1 셀라인 분리패턴과 동일한 물질로 형성한다.
일실시예로서, 상기 제2 도전라인 및 상기 제2 도전라인 분리패턴을 덮는 다층막을 형성하고, 상기 제2 방향을 따라 상기 다층막을 부분적으로 제거하여, 상기 제2 도전라인 분리패턴의 상면을 노출하는 제2 셀 트렌치에 의해 이격되는 제2 셀 라인을 형성하고, 상기 제2 셀 트렌치를 매립하여 상기 제1 방향을 따라 인접하게 위치하는 상기 제2 셀 라인을 분리하는 제2 셀라인 분리패턴을 형성하고, 상기 제2 셀라인 및 상기 제2 셀라인 분리패턴을 덮는 제2 도전막을 형성하고, 상기 제1 방향을 따라 상기 제2 도전막을 부분적으로 제거하여, 상기 제2 셀라인 및 상기 제2 셀라인 분리패턴의 상면을 교대로 노출하는 제1 라인 트렌치에 의해 이격되는 상부 제1 도전라인을 형성하고, 상기 제1 라인 트렌치를 통하여 노출된 상기 제2 셀 라인을 제거하여 상기 제2 도전라인의 상면을 노출하는 제2 노드분리 홀을 형성하고, 상기 제2 노드분리용 개구를 통하여 노출된 상기 제2 도전라인을 부분적으로 제거하여 제2 리세스를 형성하고, 그리고 상기 제2 리세스 및 상기 제2 노드분리 홀을 매립하는 제2 노드분리 패턴 및 상기 제1 라인 트렌치를 매립하여 상기 상부 제1 도전라인을 분리하는 상부 제1 도전라인 분리패턴을 형성하는 단계를 더 수행하여 3차원 구조를 갖는 반도체 메모리 소자를 로 제조할 수 있다.
일실시예로서, 상기 제2 리세스, 상기 제1 라인 트렌치 및 상기 제2 노드분리 홀은 동일한 식각공정에 의해 연속적으로 형성된다.
일실시예로서, 상기 제2 노드분리 패턴 및 상기 제2 도전라인 분리패턴은 동시에 형성된다.
일실시예로서, 상기 제2 노드분리 패턴 및 상기 상부 제1 도전라인 분리패턴은 상기 제2 셀라인 분리패턴과 동일한 물질로 형성한다.
일실시예로서, 상기 제2 노드분리 패턴, 상기 상부 제1 도전라인 분리패턴 및 상기 제2 셀라인 분리패턴과 상기 제1 노드분리 패턴, 상기 제2 도전라인 분리패턴 및 상기 제1 셀라인 분리패턴은 동일한 물질로 형성한다.
일실시예로서, 상기 제1 셀라인 분리패턴은 상기 하부 제1 도전라인 분리패턴과 동일한 물질로 형성한다.
일실시예로서, 상기 다층막은 주울열을 발생하기 위한 저항을 구비하는 제1 전극막을 형성하고, 상기 제1 전극막 상에 형성되어 상기 주울열에 의해 상변화를 할 수 있는 상변화 물질막을 형성하고, 상기 상변화 물질막 상에 상기 상변화 물질막으로의 확산을 방지하는 제2 전극막을 형성하고, 상기 제2 전극막 상에 스위칭 막을 형성하고, 상기 스위칭 막 상에 접속 플러그를 형성하기 위한 제3 전극막을 형성함으로써 완성될 수 있다.
본 발명에 의한 반도체 메모리 소자 및 이의 제조방법에 의하면, 교차점 어레이 구조를 갖는 상변화 메모리 소자의 도전라인은 길이방향을 따라 돌출부와 리세스가 교대로 배치되고 돌출부에 메모리 셀 구조물이 배치되고 리세스에는 노드분리 패턴이 배치된다. 이에 따라, 도전라인의 길이방향으로 인접한 메모리 셀 구조물은 노드분리 패턴의 하면보다 높게 배치된다.
이에 따라, 선택 셀로부터 열이 발생하더라도 선택 셀과 인접한 인접 셀로 열이 전달되는 경로를 증가시킴으로써 선택 셀과 인접 셀 사이의 열간섭(thermal cross talk)을 효과적으로 줄일 수 있다.
특히, 셀 피치가 축소되고 3차원 교차점 어레이 구조로 배치되는 고집적 비휘발성 메모리 소자의 경우, 도전라인을 따라 전달되는 선택 셀의 주울열에 의해 인접 셀의 데이터 상태가 변경되는 열간섭이 빈번하게 나타나고 이에 따라 메모리 소자의 신뢰성이 현저하게 떨어진다.
그러나, 본 발명의 반도체 메모리 소자에 의하면, 도전라인을 따라 인접하는 메모리 셀 구조물의 사이에 리세스를 배치함으로써 선택 셀의 열전달 경로를 리세스 깊이의 2배만큼 증가시킬 수 있다. 이에 따라, 선택 셀로부터 인접 셀로 전달되는 열량을 감소시킴으로서 추가적인 열간섭 감소수단 없이 효율적으로 열간섭을 억제할 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 메모리 소자의 셀 어레이를 나타내는 등가회로도이다.
도 2는 도 1의 등가회로도에 대응하는 셀 어레이를 도시한 평면도이다.
도 3은 도 2에 도시된 반도체 메모리 소자의 일실시예를 나타내는 사시도이다.
도 4a 내지 도 4c는 도 3에 도시된 반도체 메모리 소자를 도 2의 I-I', II-II' 및 III-III'라인을 따라 절단한 단면도이다.
도 4d는 도 3에 도시된 반도체 메모리 소자의 평면도이다.
도 5a는 종래의 교차점 메모리 셀 어레이에서 열전달 경로를 나타내는 도면이다.
도 5b는 본 발명에 의한 교차점 메모리 셀 어레이에서 열전달 경로를 나타내는 도면이다.
도 6은 도 2에 도시된 반도체 메모리 소자의 다른 실시예를 나타내는 사시도이다.
도 7a 내지 도 7c는 도 6에 도시된 반도체 메모리 소자를 도 2에 도시된 I-I', II-II' 및 III-III'라인을 따라 절단한 단면도이다.
도 7d는 도 6에 도시된 반도체 메모리 소자의 평면도이다.
도 8a 내지 도 23b는 본 발명의 일실시예에 따라 반도체 메모리 소자를 제조하는 방법을 나타내는 공정도이다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비하는 통신 시스템을 개략적으로 도시한 블록도이다.
도 25은 본 발명의 실시예에 따른 반도체 메모리 소자를 구비하는 메모리 카드를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 의한 반도체 메모리 소자의 셀 어레이를 나타내는 등가회로도이고, 도 2는 도 1의 등가회로도에 대응하는 셀 어레이를 도시한 평면도이다. 도 3은 도 2에 도시된 반도체 메모리 소자의 일실시예를 나타내는 사시도이다. 도 4a 내지 도 4c는 도 3에 도시된 반도체 메모리 소자를 도 2의 I-I', II-II' 및 III-III'라인을 따라 절단한 단면도이며, 도 4d는 도 3에 도시된 반도체 메모리 소자의 평면도이다.
도 1 내지 도 4d를 참조하면, 본 발명의 일실시예에 의한 반도체 메모리 소자(1000)는 적어도 하나의 제1 도전라인(200), 상기 제1 도전라인(200)과 실질적으로 수직하게 교차하는 다수의 제2 도전라인(500) 및 상기 제1 및 제2 도전라인(200,500)이 교차하는 각 교차점(C)에 배치되는 다수의 메모리 셀 구조물(300)을 포함할 수 있다.
상기 제1 도전라인(200)은 기판(100) 상에서 제1 방향(x)을 따라 연장하고 상면에 다수의 돌출부(P)와 리세스(R)가 교대로 배치되며, 제2 방향(y)을 따라 일정한 간격으로 이격되어 다수 배치된다. 상기 제2 도전라인(500)은 상기 제1 도전라인(200)의 상부에 제2 방향(y)을 따라 연장하도록 배치되며 제1 방향(x)을 따라 일정한 간격으로 이격되어 다수 배치된다.
이때, 상기 제1 및 제2 도전라인(200,500)은 상기 돌출부(P)에서 서로 교차하도록 배치되어, 각 돌출부(P)에서 제1 및 제2 도전라인(200, 500)의 교차점(C)을 형성한다. 상기 각 교차점(C)마다 메모리 셀 구조물(300)이 배치되어 상기 반도체 메모리 소자(1000)는 교차점 셀 어레이 구조(cross point cell array structure)를 갖는다.
본 실시예에서 상기 제1 및 제2 도전라인(200, 500)은 상기 반도체 메모리 소자(1000)의 워드라인(WL) 또는 비트라인(BL)으로 기능하며 상기 기판(100)에서 서로 직교하도록 배치된다. 따라서, 제1 도전라인(200)이 워드라인으로 기능하는 경우 제2 도전라인(500)은 비트라인으로 기능하며, 제1 도전라인(200)이 비트라인으로 기능하는 경우 제2 도전라인(500)은 워드라인으로 기능할 수 있다.
본 실시예의 경우, 상기 워드라인(WL)은 워드라인 콘택(WLC)을 통하여 비트라인(BL)의 상부에 제공되는 스트래핑 워드라인(미도시)과 연결된다. 이에 따라, 워드라인(WL)의 저항을 감소할 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판이나 실리콘-게르마늄 기판과 같은 반도체 기판이나 SOI(silicon-on-insulator) 기판 및 GOI(germanium-on-insulator) 기판과 같은 절연기판을 포함한다. 상기 기판(100)은 상기 메모리 셀 구조물(300)이 배치된 셀 영역으로 신호를 공급하는 주변회로 구조물(미도시)을 구비할 수 있다. 상기 주변회로 구조물은 상기 기판(100)의 상면에 배치되고 주변회로 구조물을 덮는 층간 절연막(미도시)에 의해 상부의 메모리 셀과 주변회로 구조물이 분리되어 배치된다. 이에 따라, 상기 제1 도전라인(200)은 상기 층간 절연막 상에 배치되고, 상기 반도체 소자(1000)는 주변회로 및 메모리 셀이 순차적으로 적층되는 씨오피(cell over peri,COP) 구조를 가질 수 있다.
제1 도전라인(200)은 상기 기판(100) 상에 배치되어 상기 제1 방향(x)을 따라 연장하며 후술하는 제1 절연패턴(400)에 의해 한정되어 서로 분리된다. 즉, 상기 기판(100) 상에서 제1 방향(x)을 따라 연장하는 다수의 제1 도전라인(200)들이 제2 방향(y)을 따라 제1 절연패턴(400)과 교대로 배치된다.
예를 들면, 상기 제1 도전라인(200)은 상기 활성영역에 증착된 저저항 금속막을 포함할 수 있다. 상기 저저항 금속막은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물을 포함할 수 있다.
상기 제1 도전라인(200)은 상기 교차점(C)과 교차점(C) 사이에서 부분적으로 함몰되어 길이방향을 따라 돌출부(P)와 리세스(R)가 교대로 반복적으로 배치된다.
상기 돌출부(P)상에 제3 방향(z)으로 적층된 다층막 구조를 갖는 상기 메모리 셀 구조물(300)이 배치되고 상기 리세스(R)에는 제1 방향(x)을 따라 인접한 메모리 셀 구조물(300)을 서로 분리하는 절연 플러그(600)가 배치된다. 제1 절연패턴(400)은 상방으로 연장되어 제2 방향(y)을 따라 서로 인접한 메모리 셀 구조물(300)을 분리한다. 이에 따라, 상기 메모리 셀 구조물(300)은 제1 및 제2 방향(x,y)을 따라 노드 분리되어 개별적인 메모리 셀을 형성한다.
상기 제1 절연패턴(400)은 메모리 셀 구조물(300)의 상면에서 기판(100)의 상면까지 연장되어 상기 메모리 셀 구조물(300) 및 제1 도전라인(200)을 동시에 분리한다.
제2 방향(y)을 따라 서로 인접하는 메모리 셀 구조물(300)은 상기 제2 도전라인(500)과 동시에 접촉한다. 예를 들면, 상기 제1 절연패턴(400)은 상기 메모리 셀 구조물(400)과 동일한 상면을 갖도록 배치되고, 상기 제2 도전라인(500)은 제2 방향(y)을 따라 메모리 셀 구조물(300) 및 제1 절연패턴(400)과 교대로 접촉하도록 배치된다.
따라서, 상기 제1 도전라인(200)은 제1 방향(x)을 따라 다수의 메모리 셀 구조물(300)과 접촉하고 제2 도전라인(500)은 제2 방향(y)을 따라 다수의 메모리 셀 구조물(300)과 접촉한다. 본 실시예의 경우, 제2 도전라인(500)은 상기 제1 도전라인(200)과 동일한 저저항 금속물질로 구성된다. 그러나, 상기 반도체 메모리 소자(1000)의 구성에 따라 불순물이 주입된 반도체 층으로 구성될 수도 있음은 자명하다.
상기 제2 도전라인(500) 사이에는 제2 방향(y)을 따라 연장하는 라인 형상의 제2 절연패턴(700)이 배치되어 제1 방향(x)을 따라 서로 인접한 상기 제2 도전라인(500)을 서로 분리한다. 따라서, 상기 제2 절연패턴(700)은 상기 제1 절연패턴(400)의 상면과 접촉하면서 상기 제2 방향을 따라 연장한다.
본 실시예의 경우, 상기 절연 플러그(600)는 상기 제1 절연패턴(400)과 동일한 상면을 갖도록 배치된다. 이에 따라, 상기 제2 절연패턴(700)은 제2 방향(y)을 따라 상기 제1 절연패턴(400) 및 절연 플러그(600)와 교대로 접촉하도록 구성된다. 이때, 상기 제2 절연패턴(700)과 절연 플러그(600)는 동일한 공정에 의해 형성되는 단일한 절연 구조물로 제공된다.
특히, 상기 제1 및 제2 절연패턴(400,700)과 상기 절연 플러그(600)는 동일한 절연물질로 구성되어 서로 교차하는 제1 및 제2 도전라인(200,500) 사이에 수직하게 적층되는 메모리 셀 구조물(300)은 동일한 절연체에 의해 전기적으로 분리될 수 있다. 예를 들면, 제1 및 제2 절연패턴(400,700)과 상기 절연 플러그(600)는 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물 중의 어느 하나로 구성될 수 있다.
상기 메모리 셀 구조물(300)은 상기 워드라인(WL)과 비트라인(BL)의 교차점(cross point)에서 수직하게 적층된 다층막 구조물로 제공된다.
상기 메모리 셀 구조물(300)은 메모리 요소로서 가변 저항체(Rp)를 구비한다. 상기 가변 저항체(Rp)는 전압이나 전류와 같은 전기적 신호 또는 광학적 신호 또는 방사선과 같은 인가신호에 의해서 결정 상태나 저항이 가역적으로 변할 수 있다. 가변 저항체(Rp)의 가역적 변화를 비트 정보로 이용함으로써 데이터를 저장할 수 있는 메모리 셀로 이용할 수 있다.
예를 들면, 상기 메모리 셀 구조물(300)은 상변화 메모리 소자(phase changeable RAM, PRAM), 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM) 중의 어느 하나로 구성하여 상기 반도체 메모리 소자(1000)를 비활성 메모리 소자로 이용할 수 있다.
본 실시예의 경우, 상기 메모리 셀 구조물(300)은 상기 돌출부(P) 상에 배치되는 제1 전극(310), 상기 제1 전극(310) 상에 배치되어 상기 제1 전극(310)으로부터 생성되는 주울열에 의한 상변화(phase change)로 데이터를 저장하는 데이터 저장부(320), 상기 데이터 저장부(320)의 데이터 상태를 선택적으로 제어하는 선택소자(340) 및 상기 데이터 저장부(320)와 상기 선택소자(340) 사이에 배치되는 이들을 분리하고 구성물질의 확산을 방지하는 베리어 금속(barrier metal)막인 제2 전극(330)을 구비하는 상변화 메모리 소자를 포함한다.
상기 제1 전극(310)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN)과 같은 물질로 구성된다. 상기 제1 전극(310)은 상기 메모리 셀 구조물(300)로 인가되는 전류에 의해 주울열을 발생시켜 상기 제1 전극(310)과 접촉하는 데이터 저장부(320)의 결정상태를 변화시킨다.
또한, 상기 데이터 저장부(320)는 칼코게나이드(chalcogenide) 및 초격자(super lattice)중의 어느 하나를 구비하는 상변화 물질로 구성된다. 예를 들면, 상기 칼코게나이드는 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함하고, 상기 초격자는 Ge-Te와 Sb-Te가 교대로 적층된 합금을 포함할 수 있다.
다른 실시예로서, 상기 데이터 저장부(320)는 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물로 구성하여 상기 메모리 셀 구조물(300)을 저항 메모리 소자(Resistive Random Access Memory: RRAM)로 구성할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
또 다른 실시예로서, 상기 데이터 저장부(320)는 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질로 구성하여 상기 메모리 셀 구조물(300)을 자기 저항 메모리(Magnetic Random Access Memory: MRAM) 소자로 구성할 수도 있다. 예를 들면, 상기 데이터 저장부(340)는 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
상기 선택소자(340)는 워드라인(WL)의 전압에 따라 데이터 저장부(320)로의 전류공급을 제어한다. 예를 들면, 상기 선택소자(340)는 수직형 PN 접합 다이오드 나 쇼트키(shottky diode) 다이오드와 같은 정류 다이오드(D) 또는 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나로 구성될 수 있다. 이와 달리, 상기 선택소자(340)는 선택 트랜지스터로 구성될 수도 있음은 자명하다.
예를 들면, 상기 오보닉 임계 스위치는 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb)을 포함하는 물질로 구성될 수 있다. 특히, 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 합성물에 셀레늄(Se) 및 황(S)이 첨가된 6원소계 물질로 상기 오보닉 임계 스위치를 구성한다.
구체적으로, 상기 오보닉 임계 스위치는AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
베리어 금속막으로 기능하는 상기 제2 전극(330)은 상기 데이터 저장부(320)와 선택소자(340) 사이에 배치되어 상변이 막질과 선택소자 사이의 금속 확산을 방지하고 데이터 저장부(320)와 선택소자(340) 사이의 접촉저항을 저하시킨다. 예를 들면, 상기 제2 전극(330)은 오보닉 임계 스위치 또는 상기 데이터 저장부(320)의 상변화 물질막을 구성하는 금속물질의 실리사이드를 포함한다.
바람직하게는, 상기 선택소자(340)와 상기 제2 도전라인(500) 사이에 제3 전극(350)이 더 배치될 수 있다. 상기 제3 전극(350)은 제2 도전라인(500)과 상기 선택소자(340)를 연결하는 접속 플러그(contact plug)로 기능한다. 상기 제3 전극(350)은 저저항 금속물질이나 비저항이 낮은 금속 실리사이드로 구성될 수도 있다.
상기 메모리 셀 구조물(300)은 제1 도전라인(200)을 따라 상기 돌출부(P) 상에 배치되고, 제1 도전라인을 따라 인접한 메모리 셀 구조물(300)은 상기 리세스(R)에 배치된 절연 플러그(600)에 의해 서로 분리된다.
상기 리세스(R)는 소정의 깊이(d)를 갖도록 구비되어 리세스(R)의 바닥면은 돌출부(P)의 상면보다 리세스 깊이(d)만큼 낮게 위치한다. 메모리 셀 구조물(300)은 돌출부(P)의 상면에 배치되고, 상기 절연 플러그(600)는 리세스(R)에 배치되므로, 절연 플러그(600)의 하면은 메모리 셀 구조물(300)의 하면보다 리세스 깊이(d) 만큼 낮게 위치한다.
이에 따라, 선택된 메모리 셀 구조물(300)인 선택 셀이 액세스 되어 제1 전극(310)으로부터 열이 발생하는 경우, 선택 셀과 인접한 인접 셀로의 열전달 거리를 상기 리세스(R)의 깊이만큼 증가시킴으로써 인접 셀의 열간섭(thermal cross talk)을 방지할 수 있다.
도 5a는 종래의 교차점 메모리 셀 어레이에서 열전달 경로를 나타내는 도면이며 도 5b는 본 발명에 의한 교차점 메모리 셀 어레이에서 열전달 경로를 나타내는 도면이다.
도 5a 및 도 5b를 참조하면, 선택 셀(SC)의 데이터 저장부(320)가 가열되면 가열영역(321)으로부터 방사된 열은 제1 도전라인(200)을 따라 인접셀(AC)로 전달된다. 이에 따라, 종래의 메모리 셀 어레이에서의 열전달 경로(TP1)는 제1 도전라인(200)의 표면에 인접하게 형성된다.
이와 달리, 본 발명에 의하면, 상기 절연 플러그(600)가 제1 도전라인(200)의 표면으로부터 리세스(R)의 깊이(d)만큼 더 연장되어 배치되므로 열전달 경로(TP2)는 상기 리세스(R)의 표면에 인접하게 형성된다. 이에 따라, 본 발명에 의한 열전달 경로(TP2)는 종래의 열전달 경로(TP1)와 비교하여 리세스 깊이의 2배만큼 더 길게 형성될 수 있다.
이에 따라, 선택 셀(SC)이 액세스 되는 동안 인접 셀(AC)로의 열전달을 효과적으로 차단함으로써 선택 셀에 의한 인접 셀로의 열간섭을 효과적으로 차단할 수 있다. 이에 따라, 인접 셀의 데이터 안정성을 높임으로써 교차점 셀 어레이 구조를 갖는 반도체 메모리 소자의 신뢰성을 높일 수 있다. 특히, 높은 집적도와 낮은 셀 피치를 갖는 고집적도 메모리 소자에서 셀 동작의 신뢰성을 현저하게 높일 수 있다.
도 6은 도 2에 도시된 반도체 메모리 소자의 다른 실시예를 나타내는 사시도이다. 도 7a 내지 도 7c는 도 6에 도시된 반도체 메모리 소자를 도 2에 도시된 I-I', II-II' 및 III-III'라인을 따라 절단한 단면도이며, 도 7d는 도 6에 도시된 반도체 메모리 소자의 평면도이다.
도 6에 도시된 반도체 메모리 소자(2000)는 도 3에 도시된 교차점 셀 어레이 구조가 3차원적으로 적층된 3차원 교차점 셀 어레이 구조를 구비하여 제1 및 제2 방향(x,y)을 따라 연장하는 다수의 도전라인이 서로 교대로 적층되고 상기 도전라인 사이의 교차점에 상기 메모리 셀 구조물들이 다층으로 배치된다.
도 6 내지 도 7d를 참조하면, 본 발명의 다른 실시예에 의한 반도체 메모리 소자(2000)는 상면에 교대로 배치되는 다수의 제1 돌출부(P1) 및 제1 리세스(R1)를 구비하고 제1 방향(x)을 따라 연장하며, 상기 제1 방향(x) 및 상기 상면에 수직한 제3 방향(z)을 따라 이격하도록 배치되는 다수의 제1 도전라인들(1200), 상면에 교대로 배치되는 다수의 제2 돌출부(P2) 및 제2 리세스(R2)를 구비하고 상기 제1 도전라인(1200)과 교차하도록 제2 방향(y)을 따라 연장하며 상기 제1 도전라인(1200)과 교대로 배치되도록 상기 제3 방향(z)을 따라 적층되어 상기 제1 도전라인(1200)들 사이에 위치하는 다수의 제2 도전라인(1500)들, 상기 제1 및 제2 도전라인(1200,1500)의 각 교차점(C1, C2)마다 배치되어 상기 제3 방향(z)을 따라 다층으로 배치되는 다수의 메모리 셀 구조물(1300) 및 상기 제1 리세스(R1)에 배치되어 상기 제1 도전라인(1200)을 따라 서로 인접한 하부 메모리 셀 구조물(1310)을 분리하는 제1 절연 플러그(1610) 및 상기 제2 리세스(R2)에 배치되어 상기 제2 도전라인(1500)을 따라 서로 인접하게 배치되는 제2 메모리 셀 구조물(1350)을 분리하는 제2 절연 플러그(1650)를 구비하는 노드분리 패턴(1600)을 포함한다.
도 6에서는 예시적으로 도 3에 도시된 반도체 메모리 소자(1000)의 상부에 상기 제1 방향을 따라 연장하는 추가적인 도전라인을 배치하여 3층으로 적층된 도전라인들 사이에 배치된 2층 구조의 메모리 셀 구조물을 개시한다. 그러나, 본 발명의 기술사상은 3층 이상으로 상기 도전라인을 적층함으로써 다층 구조를 갖는 메모리 셀 구조물에 대해서도 동일하게 적용할 수 있음은 자명하다.
상기 제1 도전라인(1200)은 반도체 기판(1100) 상에 배치되어 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 서로 이격되어 배치되는 다수의 하부 제1 도전라인(1210)과 상기 제2 도전라인(1500)의 상부에서 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 서로 이격되어 배치되는 다수의 상부 제1 도전라인(1250)을 포함한다.
상기 상부 및 하부 제1 도전라인(1210,1250)은 상기 제3 방향(z)을 따라 서로 평행하게 배치되거나 상기 제2 방향(y)을 따라 일정거리만큼 천이(shift)되어 배치될 수도 있다.
상기 반도체 기판(1100) 및 제1 도전라인(1200)은 도 3에 도시된 반도체 기판(100) 및 제1 도전라인(200)과 실질적으로 동일한 구성을 갖는다. 이에 따라, 상기 기판(1100)은 상기 메모리 셀 구조물(1300)이 배치된 셀 영역으로 신호를 공급하는 주변회로 구조물(미도시)을 구비할 수 있다. 상기 주변회로 구조물은 상기 기판(1100)의 상면에 배치되고 주변회로 구조물을 덮는 층간 절연막(미도시)에 의해 상부의 메모리 셀과 주변회로 구조물이 분리되어 배치된다. 이에 따라, 상기 하부 제1 도전라인(1210)은 상기 층간 절연막 상에 배치되고, 상기 반도체 소자(2000)는 주변회로 및 메모리 셀이 순차적으로 적층되는 씨오피(cell over peri,COP) 구조를 가질 수 있다.
특히, 상기 제1 도전라인(1200)의 상면에는 제1 방향(x)을 따라 교대로 배치되는 제1 돌출부(P1) 및 제1 리세스(R1)가 배치되어 상기 제1 도전라인(1200)의 상부는 요철형 구조를 갖는다. 제1 리세스(R1)의 상면은 제1 돌출부(P1)의 상면보다 제1 리세스 깊이(d1)만큼 낮게 배치된다.
상기 제1 돌출부(P1)의 상면에는 상기 제1 메모리 셀 구조물(1310)이 배치되고 상기 제1 리세스(R1)의 상면에는 제1 절연 플러그(1610)이 배치되어 제1 방향을 따라 인접한 메모리 셀 구조물(1310)들은 제1 절연 플러그(1610)에 의해 서로 노드 분리된다.
상기 하부 제1 도전라인(1210) 사이에는 제1 방향을 따라 연장하는 하부 제1 도전라인 분리패턴(1219)이 배치되고, 상부 제1 도전라인(1250) 사이에는 제1 방향을 따라 연장하는 상부 제1 도전라인 분리패턴(1259)이 배치된다. 이에 따라, 제2 방향을 따라 서로 인접한 제1 도전라인(1200)은 서로 분리된다.
서로 인접한 하부 제1 도전라인(1210) 상에 배치된 제1 메모리 셀 구조물(1310)들은 상기 제1 도전라인 분리패턴(1219) 상에 배치되어 제1 방향(x)을 따라 라인형상으로 연장하는 제1 셀라인 분리패턴(1400)에 서로 분리된다. 본 실시예의 경우, 상기 하부 제1 도전라인 분리패턴(1219)과 제1 셀라인 분리패턴(1400)은 동일한 조성을 갖고 일체로 구비되어 제1 방향(x)을 따라 연장하는 제1 절연패턴(IP1)으로 제공된다. 즉, 제2 방향(y)을 따라 서로 인접한 상기 제1 메모리 셀 구조물(1310)과 상기 제1 도전라인(1210)은 제1 방향(x)을 따라 연장하는 제1 절연패턴(IP1)에 의해 서로 분리된다.
상기 제1 메모리 셀 구조물(1310)은 제1 돌출부(P1)로부터 연장하여 제2 방향을 따라 연장하는 제2 도전라인(1500)의 하면과 접촉하고, 제1 방향(x)을 따라 인접한 제1 메모리 셀 구조물(1310)은 제1 절연 플러그(1610)에 의해 서로 분리된다. 따라서, 상기 제1 메모리 셀 구조물(1310)은 제1 절연 플러그(1610) 및 제1 셀라인 분리패턴(1400)에 의해 노드 분리되어 제1 돌출부(P1)마다 고립되어 배치된다.
제2 도전라인(1500)은 제2 방향(y)을 따라 연장하며 제1 메모리 셀 구조물(1310) 및 상기 제1 셀라인 분리패턴(1400)과 교대로 접촉한다. 따라서, 상기 제1 메모리 셀 구조물(1310)은 상기 제1 및 제2 도전라인(1200,1500)의 교차점에 배치되어 교차점 어레이(cross pint array)를 형성한다.
상기 제2 도전라인(1500) 사이에는 제2 방향(y)을 따라 연장하는 제2 도전라인 분리패턴(1590)이 배치되어 제1 방향(x)을 따라 서로 인접한 제2 도전라인(1500)은 서로 분리된다.
이때, 상기 제2 도전라인 분리패턴(1590)은 하부의 제1 셀라인 분리패턴(1400)과 교차하도록 배치되고 제2 도전라인(1500)의 제2 돌출부(P2)와 동일한 상면을 갖도록 배치된다. 특히, 상기 제1 절연 플러그(1610)가 제1 셀라인 분리패턴(1400)과 동일한 상면을 갖도록 배치되는 경우 상기 제2 도전라인 분리패턴(1590)은 제2 방향을 따라 제1 셀라인 분리패턴(1400) 및 제1 절연 플러그(1610)와 교대로 접촉하면서 연장한다.
본 실시예의 경우, 상기 제1 절연 플러그(1610)와 제2 도전라인 분리패턴(1590)은 단일한 공정에 의해 일체로 제공된다. 특히, 상기 하부 제1 도전라인 분리패턴(1219)이 제1 셀라인 분리패턴(1400)과 일체로 형성되는 경우, 상기 제2 도전라인 분리패턴(1590)과 제1 절연 플러그(1610)를 제1 셀라인 분리패턴(1400) 및 상기 하부 제1 도전라인 분리패턴(1219)과 동일한 절연물질로 구성하여 제1 및 제2 도전라인(1200, 1500)과 그 사이의 제1 메모리 셀 구조물(1310)을 동일한 절연물질로 구성된 단일한 절연패턴에 의해 노드 분리할 수 있다.
상기 하부 제1 도전라인 분리패턴(1219), 제1 셀라인 분리패턴(1400), 제1 메모리 셀 구조물(1350) 및 제1 절연 플러그(1610)는 도3을 참조하여 설명한 상기 제1 절연패턴(400), 메모리 셀 구조물(300) 및 절연 플러그(600)와 동일한 조성과 구조를 갖는다. 따라서, 더 이상의 상세한 설명은 생략한다.
상기 제2 도전라인(1500)의 상면에는 제2 방향(y)을 따라 교대로 배치되는 제2 돌출부(P2) 및 제2 리세스(R2)가 배치되어 요철형 구조를 구비한다. 제2 리세스(R2)의 상면은 제2 돌출부(P2)의 상면보다 제2 리세스 깊이(d2)만큼 낮게 배치된다.
상기 제2 돌출부(P2)의 상면에는 상기 제2 메모리 셀 구조물(1350)이 배치되고 상기 제2 리세스(R2)의 상면에는 제2 절연 플러그(1650)가 배치되어 제2 방향(y)을 따라 인접한 제2 메모리 셀 구조물(1350)들은 제2 절연 플러그(1650)에 의해 분리된다.
서로 인접한 제2 도전라인(1500) 상에 배치된 메모리 셀 구조물(1300)들은 상기 제2 도전라인 분리패턴(1590) 상에 배치되어 제2 방향(y)을 따라 라인형상으로 연장하는 제2 셀라인 분리패턴(1700)에 서로 분리된다. 본 실시예의 경우, 상기 제2 도전라인 분리패턴(1590)과 제2 셀라인 분리패턴(1700)은 동일한 조성을 갖고 일체로 구비되어 제2 방향(y)을 따라 연장하는 제2 절연패턴(IP2)으로 제공된다. 즉, 제1 방향(x)을 따라 서로 인접한 상기 제2 메모리 셀 구조물(1350)과 상기 제2 도전라인(1500)은 제2 방향(y)을 따라 연장하는 제2 절연패턴(IP2)에 의해 서로 분리된다.
상부 제1 도전라인(1250)은 제1 방향(x)을 따라 연장하며 제2 메모리 셀 구조물(1350) 및 상기 제2 셀라인 분리패턴(1700)과 교대로 접촉한다. 따라서, 상기 제2 메모리 셀 구조물(1350)은 상기 제2 도전라인(1500)과 상부 제1 도전라인(1250)의 교차점에 배치되어 교차점 어레이(cross pint array)를 형성한다.
상기 상부 제1 도전라인(1250) 사이에는 제1 방향(y)을 따라 연장하는 상부 제1 도전라인 분리패턴(1259)이 배치되어 제2 방향(y)을 따라 서로 인접한 상부 제1 도전라인(1250)을 분리한다.
이때, 상기 상부 제1 도전라인 분리패턴(1259)은 하부의 제2 셀라인 분리패턴(1700)과 교차하도록 배치되고 상부 제1 도전라인(1250)과 동일한 상면을 갖도록 배치된다.
본 실시예에서는 상부 제1 도전라인(1250)이 최상부 제1 도전라인으로 제공되어 상기 반도체 메모리 소자(2000)는 제1 및 제2 메모리 셀 구조물(1310,1350)로 구성되어 2층으로 적층된 메모리 셀 구조물(1300)을 개시하지만, 상기 상부 제1 도전라인(1250)의 상면에 추가 제1 돌출부(미세스) 및 추가 제1 리세스(미도시)를 배치하고 상기 추가 제1 돌출부의 상면에 제3 메모리 셀 구조물(미도시)을 추가적으로 배치하여 3층으로 적층된 메모리 셀 구조물로 구성할 수도 있음은 자명하다.
특히, 상기 제2 절연 플러그(1650)가 제2 셀라인 분리패턴(1700)과 동일한 상면을 갖도록 배치되는 경우 상기 상부 제1 도전라인 분리패턴(1259)은 제1 방향(x)을 따라 제2 셀라인 분리패턴(1700) 및 제2 절연 플러그(1650)와 교대로 접촉하면서 연장한다.
본 실시예의 경우, 상기 제2 절연 플러그(1650)와 상부 제1 도전라인 분리패턴(1259)은 단일한 증착공정에 의해 일체로 제공된다. 특히, 상기 상부 제1 도전라인 분리패턴(1259)와 제2 절연 플러그(1650)를 상기 제2 셀라인 분리패턴(1700)과 동일한 절연물질로 구성하여 제2 메모리 셀 구조물(1350)을 단일한 절연패턴에 의해 노드 분리할 수 있다.
뿐만 아니라, 상기 제1 셀라인 분리패턴(1400)을 상기 제2 셀라인 분리패턴(1700)과 동일한 절연물질로 구성하는 경우, 제1 및 제2 셀라인 분리패턴(1400,1700)과 제1 및 제2 절연 플러그(1610,1650)가 동일한 절연물질로 구성되어 제1 및 제2 메모리 셀 구조물(1310,1350)을 단일한 절연패턴에 의해 노드 분리할 수 있다.
예를 들면, 상기 도전라인 분리패턴들(1219,1259,1590), 셀라인 분리패턴들(1400,1700) 및 제1 및 제2 절연 플러그(1610, 1650)를 구비하는 노드 분리패턴(1600)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물로 구성될 수 있다.
상술한 바와 같은 반도체 메모리 소자(2000)에 의하면, 상기 제1 및 제2 절연 플러그(1610,1650)는 각각 제1 및 제2 메모리 셀 구조물(1310,1350)의 제1 전극(1311,1351)보다 각각 제1 및 제2 리세스 깊이(d1,d2)만큼 낮게 위치한다. 이에 따라, 도 5a 및 도 5b를 참조하여 설명한 바와 같이 액세스 되는 선택 셀과 인접 셀 사이의 열 간섭을 최소화 할 수 있다. 이에 따라, 상기 반도체 메모리 소자(2000)의 셀 피치가 축소된다 할지라도 열간섭에 의한 인접 셀의 데이터 손상을 최소화함으로써 반도체 메모리 소자(2000)의 신뢰성을 높일 수 있다.
이하, 상술한 바와 같은 반도체 메모리 소자의 제조방법에 대하여 상세하게 설명한다.
도 8a 내지 도 23b는 본 발명의 일실시예에 따라 반도체 메모리 소자를 제조하는 방법을 나타내는 공정도이다. 본 실시예에서는 예시적으로 도 6에 도시된 반도체 메모리 소자를 제조하는 방법을 개시하지만, 3층 이상의 다층으로 적층된 메모리 셀 구조물을 구비하는 반도체 메모리 소자의 제조방법에도 동일하게 적용할 수 있음은 자명하다. 이하에서 첨자 a는 도 2의 I-I' 방향을 따라 절단한 단면도이며 첨자 b는 도 2의 II-II' 방향을 따라 절단한 단면도이다. 또한, 도 1, 도2, 도 6 및 도 7a 내지 도 7d와 동일한 구성요소에 대해서는 동일한 참조부호를 사용한다.
도 8a 도 8b를 참조하면, 기판(1100) 상에 하부 제1 도전막(1210a) 및 제1 메모리 셀 구조물(1310)을 형성하기 위한 제1 다층막(1310a)을 적층하고 상기 제1 다층막(1310a)의 상부에 상기 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 일정거리만큼 이격되는 제1 마스크 패턴(M1)을 형성한다.
상기 기판(1100)은 실리콘 웨이퍼와 같은 반도체 기판이나 실리콘 온 인슐레이터(silicon on insulator, SOI)와 같은 반도체 절연기판으로 제공된다. 이때, 상기 기판(1100)은 상기 메모리 셀 구조물(1300)이 배치된 셀 영역으로 수직하게 위치하고 주변회로 구조물(미도시)이 배치되는 주변회로 영역을 포함할 수 있다. 이에 따라, 상기 반도체 소자(2000)는 주변회로 및 메모리 셀이 순차적으로 적층되는 씨오피(cell over peri,COP) 구조를 가질 수 있다.
하부 제1 도전막(1210a)은 상기 기판(1100)의 상면에 저저항 금속막을 증착하거나 이온주입 공정에 의해 상면으로 불순물을 주입함으로써 형성할 수 있다. 본 실시예에서 상기 하부 제1 도전막(1210a)은 화학기상증착(CVD) 공정에 의해 저저항 금속물질을 증착함으로써 형성된다.
예를 들면, 상기 저저항 금속물질은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물을 포함할 수 있다.
상기 제1 다층막(1310a)은 후속공정에 의해 메모리 셀 구조물(1300)로 형성되는 막 구조물로서 상기 메모리 셀 구조물(1300)을 형성하는 단위막이 하부 제1 도전막(1210a)의 상부에 차례대로 적층된다.
상기 메모리 셀 구조물(1300)은 상변화 메모리 소자, 저항 메모리 소자(resistive RAM, RRAM) 및 자기 메모리 소자(magnetic RAM, MRAM) 중의 어느 하나로 형성된다. 이에 따라, 상기 메모리 셀 구조물(1300)의 구성에 따라 상기 제1 다층막(1310a)은 다양한 구조로 형성될 수 있다.
예를 들면, 상기 메모리 셀 구조물(1300)이 상변화 메모리 소자의 구성을 갖는 경우, 상기 하부 제1 도전막(1210a) 상에 주울열을 생성하는 히터로 기능하는 제1 전극막(1311a)을 증착하고, 상기 제1 전극막(1311a) 상에 데이터 저장막(1313a)을 형성한다. 이어서, 상기 데이터 저장막(1313a) 상에 확산 방지막으로 기능하는 제2 전극막(1315a)을 형성하고 상기 제2 전극막(1315a) 상에 선택소자로 기능하는 스위칭 막(1317a)을 형성한다. 이어서, 선택적으로, 상기 스위칭 막(1317a) 상에 메모리 셀 구조물(1300)과 상부에 배치되는 제2 도전라인(1500) 사이의 접속 플러그로 기능하는 제3 전극막(1319a)을 형성할 수 있다.
상기 제1 전극막(1311a)은 화학기상증착(CVD) 공정에 후속하는 상변화 물질막(1313a)과 반응하지 않는 금속물질을 포함하는 단일막이나 복합막으로 형성될 수 있다. 예를 들면, 상기 단일막은 의해 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu) 및 탄소(C)를 포함하고 상기 복합막은 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN) 및 질화 탄탈륨 실리콘(TaSiN)을 포함할 수 있다.
상기 상변화 물질막(1313a)은 가열온도와 시간에 따라 비저항이 높은 비정질상(amorphous phase)과 비저항이 낮은 결정질 상(crystalline phase)으로 상전이가 가능한 상전이 물질로 형성된다. 상기 상전이 물질은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O) 및 이들의 화합물을 포함할 수 있다. 예를 들면, 상기 상변화 물질막(1313a)은 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함하는 칼코겐 화합물(chalcogenide)이나 상기 칼코겐 화합물에 불순물이 도핑된 도핑 칼코겐 화합물로 형성할 수 있다.
이와 달리, 상기 상변화 물질막(1313a)은 분자선 에피택시(molecular beam epitaxy, MBE) 공정이나 원자층 증착(atomic layer deposition) 공정을 이용하여 서로 다른 조의 물질을 규칙적으로 적층한 초격자(super lattice) 구조로 형성될 수 있다. 이에 따라, 상변화에 요구되는 열량을 현저하게 낮추어 저온에서도 결정질과 비정질 사이의 상변화를 원활하게 수행할 수 있다. 예를 들면, 상기 상변화 물질막(1313a)은 GeTe와 SbTe가 분자단위 혹은 원자단위로 교대로 적층된 합금으로 형성될 수 있다.
상기 제2 전극막(1315a)은 상기 상변화 물질막(1313a) 상에 형성되어 후속공정에 의해 형성되는 스위칭 막(1317a)과 상기 상변화 물질막(1313a)을 서로 구별한다. 이에 따라, 상기 제2 전극막(1315a)은 상기 상변화 물질막(1313a)과 스위칭막(1317a)의 반응을 방지하고 스위칭 막(1317a)을 형성하는 동안 스위칭막(1317a)을 구성하는 물질이 상변화 물질막(1313a)로 확산하는 것을 방지한다.
예를 들면, 상기 제2 전극막(1315a)은 상기 상변화 물질막(1313a)과 반응하지 않는 금속막을 형성한 후 실리사이데이션 처리를 수행함으로써 형성되는 금속 실리사이드(metal silicide)로 구성된다. 본 실시예의 경우, 상기 제2 전극막(1315a)은 텅스텐, 코발트, 니켈, 티타늄 및 탄탈륨과 같은 저저항 금속물질의 실리사이드로 형성된다.
상기 스위칭 막(1317a)은 후속공정에 의해 상기 메모리 셀 구조물(1300)을 선택적으로 on/off 시키는 전류를 인가하는 선택소자(1317)로 형성된다. 상기 선택소자(1317)는 수직형 PN 접합 다이오드, 쇼트키(shottky diode) 다이오드 및 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나를 포함할 수 있다. 이에 따라, 상기 스위칭 막(1317a)은 선택소자(1317)의 구성에 따라 다양한 막질로 형성될 수 있다.
예를 들면, 상기 스위칭 막(1317a)은 상기 제2 전극막(1315a) 상에 서로 다른 극성(polarity type)을 갖는 반도체층을 교대로 적층하여 다이오드막으로 형성할 수 있다.
이와 달리, 상기 스위칭 막(1317a)은 상기 제2 전극막(1315a) 상에 비정질 반도체 층을 형성하여 전압-전류특성이 불연속적인 비정질 반도체 층으로 형성할 수도 있다. 예를 들면, 상기 제2 전극막(1315a)의 상면에 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb) 및 이들의 합성물 중의 적어도 하나를 구비하는 비정질 반도체 층을 상기 제2 스위칭 막(1317a)으로 형성할 수 있다.
본 실시예의 경우, 상기 스위칭 막(1317a)은 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 비정질 반도체층을 증착한 후 이온주입공정에 의해 셀레늄(Se) 및 황(S)을 불순물로 첨가하여 6원소계 비정질 반도체 층으로 형성된다.
구체적으로, 상기 비정질 반도체 층은AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
상기 스위칭 막(1317a) 상에 선택적으로 제3 전극막(1319a)을 형성한다. 상기 제3 전극막(1319a)은 후속공정에 의해 선택소자(1317)와 상부에 위치하는 제2 도전라인(1500)을 전기적으로 연결하는 접속전극으로 형성된다. 따라서, 상기 제3 전극막(1319a)은 저저항 금속물질이나 상기 저저항 금속물질의 금속 실리사이드로 형성된다.
상기 제3 전극막(1319a)은 메모리 셀 구조물(1300)을 형성하기 위한 공정에서 형성할 수도 있고 상기 제2 도전라인(1500)을 형성하기 전에 비아공정을 통해 형성할 수도 있다. 본 실시예의 경우, 상기 제3 전극막(1319a)은 스위칭막(1317a)의 상부에 형성되어 메모리 셀 구조물(1300)과 함께 형성된다.
이에 따라, 상기 하부 제1 도전막(1210a)의 상부에 제1 전극막(1311a), 상변화 물질막(1313a), 제2 전극막(1315a), 스위칭막(1317a) 및 제3 전극막(1319a)이 차례대로 적층된 제1 다층막(1310a)이 형성된다.
이와 달리, 상기 메모리 셀 구조물(1300)이 저항 메모리 소자나 자기메모리 소자의 구성을 갖는 경우, 상기 데이터 저장막(1313a)은 다르게 형성될 수 있다.
예를 들면, 상기 메모리 셀 구조물(1300)이 저항 메모리 소자의 구성을 갖는 경우, 상기 데이터 저장막(1313a)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물로 형성될 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
또한, 상기 메모리 셀 구조물(1300)이 자기 메모리 소자의 구성을 갖는 경우, 상기 데이터 저장막(1313a)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질로 형성할 수 있다. 예를 들면, 상기 데이터 저장막(1313a)는 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
이어서, 상기 제1 다층막(1310a)의 상면에 마스크 막(미도시)을 형성하고 사진공정에 의해 상기 마스크 막을 부분적으로 제거하여 제1 마스크 패턴(M1)을 형성한다. 상기 제1 마스크 패턴(M1)은 제1 방향(x)을 따라 연장하는 라인형상을 갖고 제2 방향(y)을 따라 일정거리만큼 이격되도록 형성된다.
도 9a 도 9b를 참조하면, 상기 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 제1 다층막(1310a) 및 하부 제1 도전막(1210a)을 부분적으로 제거하여 상기 제1 방향(x)을 따라 연장하는 하부 제1 라인 트렌치(LLT1) 및 제1 셀 트렌치(CT1)를 형성한다.
예를 들면, 상기 제3 전극막(1319a), 스위칭막(1317a), 제2 전극막(1315a), 상변화 물질막(1313a) 및 제1 전극막(1311a)을 차례대로 식각하여 상기 제1 방향(x)을 따라 연장하는 제1 셀 트렌치(CT1)를 형성하고, 이어서 상기 하부 제1 도전막(1210a)을 연속적으로 식각하여 상기 제1 셀 트렌치(CT1)와 연통하는 하부 제1 라인 트렌치(LLT1)를 형성한다.
본 실시예의 경우, 상기 제1 다층막(1310a) 및 하부 제1 도전막(1210a)에 대하여 연속적으로 식각공정을 수행하여 제1 셀 트렌치(CT1) 및 하부 제1 라인 트렌치(LLT1)를 동시에 형성한다. 이에 따라, 상기 제1 다층막(1310a)은 제1 방향(x)을 따라 연장하고 제1 셀 트렌치(CT) 만큼 이격된 제1 셀 라인(1310b)으로 형성되고 상기 하부 제1 도전막(1210a)은 제1 셀라인 (1310b)의 하부에서 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 하부 제1 라인 트렌치(LLT1)만큼 이격된 하부 제1 도전라인(1210)으로 형성된다.
도 10a 및 도 10b를 참조하면, 상기 제1 셀라인(1310b)을 분리하는 제1 셀라인 분리패턴(1400) 및 상기 하부 제1 도전라인(1210)을 분리하는 하부 제1 도전라인 분리패턴(1219)을 동시에 형성한다. 이에 따라, 제2 방향(y)을 따라 서로 인접한 상기 제1 셀라인(1310b) 및 상기 제1 도전라인(1210)을 동시에 분리하도록 제1 방향(x)을 따라 라인 형상으로 연장하는 제1 절연패턴(IP1)을 형성한다.
예를 들면, 상기 하부 제1 라인 트렌치(LLT1) 및 상기 제1 셀 트렌치(CT1)를 매립하기에 충분한 두께를 갖도록 상기 기판(1100)상에 절연막(미도시)을 형성하고, 상기 제1 셀 라인(1310b)의 상면이 노출되도록 상기 절연막을 평탄화하여 상기 제1 셀라인(1310b)을 분리하는 제1 셀라인 분리패턴(1400) 및 상기 하부 제1 도전라인(1210)을 분리하는 하부 제1 도전라인 분리패턴(1219)을 형성한다.
상기 하부 제1 라인 트렌치(LLT1) 및 상기 제1 셀 트렌치(CT1)는 동시에 매립되므로 상기 제1 셀라인 분리패턴(1400) 및 하부 제1 도전라인 분리패턴(1219)은 동일한 물질을 포함하는 단일한 절연패턴으로 형성된다. 예를 들면, 상기 제1 셀라인 분리패턴(1400) 및 하부 제1 도전라인 분리패턴(1219)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 형성될 수 있다.
이에 따라, 상기 기판(1100) 상에 제1 방향(x)을 따라 연장하는 다수의 하부 제1 도전라인(1210) 및 상기 하부 제1 도전라인(1210) 상에 적층된 제1 셀 라인(1310b) 및 제2 방향(y)을 따라 서로 인접한 상기 하부 제1 도전라인(1210) 및 상기 제1 셀 라인(1310b)을 각각 분리하는 하부 제1 도전라인 분리패턴(1219) 및 제1 셀라인 분리패턴(1400)을 구비하는 기저 구조물(base structure, BS)이 형성된다.
도 11a 및 도 11b를 참조하면, 상기 기저 구조물을 덮는 제2 도전막(1500a)을 형성하고 상기 제2 도전막(1500a)의 상부에 제2 마스크 패턴(M2)을 형성한다.
예를 들면, 상기 제2 도전막(1500a)은 상기 기저 구조물(BS)의 상면에 저저항 금속물질을 증착하여 상기 기저 구조물(BS)의 전면을 덮는 저저항 금속막을 형성할 수 있다.
상기 제2 도전막(1500a)은 상기 하부 제1 도전막(1210a)과 같이 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN) 및 이들의 합성물 중의 어느 하나로 형성할 수 있다.
이어서, 상기 제2 도전막(1500a)의 상면에 마스크 막(미도시)을 형성하고 사진공정에 의해 상기 마스크 막을 부분적으로 제거하여 제2 마스크 패턴(M1)을 형성한다. 상기 제2 마스크 패턴(M2)은 제2 방향(y)을 따라 연장하는 라인형상을 갖고 제1 방향(x)을 따라 일정거리만큼 이격되도록 형성한다.
도 12a 및 도 12b를 참조하면, 상기 제2 방향을 따라 연장하고 제1 방향을 따라 일정거리만큼 이격된 제2 도전라인(1500)을 형성한다.
예를 들면, 상기 제2 마스크 패턴(M2)을 식각 마스크로 이용하는 이방성 식각공정에 의해 제2 도전막(1500a)을 부분적으로 제거한다. 이에 따라, 상기 제1 셀 라인(1310b)을 노출하는 제2 라인 트렌치(LT2)를 형성하고, 상기 제2 도전막(1500a)은 상기 제2 라인 트렌치(LT2)만큼 이격되고 제2 방향(y)을 따라 연장하는 제2 도전라인(1500)으로 형성된다.
상기 제2 라인 트렌치(LT2)는 제2 방향(y)을 따라 연장하므로 제2 라인 트렌치(LT2)를 통하여 상기 제2 셀 라인(1310b) 및 제1 셀라인 분리패턴(1400)이 교대로 노출된다.
본 실시예에서는 반응성 이온식각(reactive ion etching, RIE)공정에 의해 상기 제2 도전라인(1500)을 형성할 수 있다.
도 13a 및 13b를 참조하면, 상기 제1 셀라인 분리패턴(1400)에 대하여 식각 선택비를 갖도록 식각 조건을 조정한 후 상기 이방성 식각공정을 연속적으로 수행하여 제2 라인 트렌치(LT2)를 통하여 노출된 제1 셀라인(1310b)을 제거하여 제1 노드분리 홀(NH1)을 형성한다.
본 실시예의 경우, 상기 제1 셀라인(1310b)은 금속성 물질로 형성되어 제1 도전라인(1500)을 형성하기 위한 식각공정의 반응성 이온가스, 식각온도 및 식각압력과 같은 식각조건의 변경만으로 연속적으로 상기 제1 셀라인(1310b)을 식각할 수 있다.
이때, 제1 내지 제3 전극패턴(1311b,1315b,1319b)과 상변이 패턴(1313b) 및 스위칭 패턴(1317b) 사이의 접촉면적을 제어하여 접촉저항을 최소화할 수 있도록 상기 제1 셀라인(1310b)을 구성하는 단위 막질에 대한 식각 조건을 개별적으로 제어할 수 있다.
이에 따라, 상기 제2 방향을 따라 이격되는 제1 셀라인(1310b)은 동일한 하부 제1 도전라인(1210) 상에서 제1 방향을 따라 분리되어 제1 및 제2 방향(x,y)을 따라 노드 분리된 제1 셀 메모리 구조물(1310)로 형성된다. 또한, 상기 제1 노드분리 홀(NH1)은 제1 방향(x)을 따라 서로 인접한 제1 메모리 셀 구조물(1310)과 제2 방향(y)을 따라 인접하는 제1 셀라인 분리패턴(1400)에 의해 한정되고 하부 제1 도전라인(1210)의 상면은 제1 노드 분리 홀(NH1)을 통하여 외부로 노출된다.
도 14a 및 도 14b를 참조하면, 상기 제1 노드분리 홀(NH1)을 통하여 노출된 하부 제1 도전라인(1210)의 상면을 제거하여 제1 리세스(R1)를 형성한다. 이에 따라, 상기 하부 제1 도전라인(1210)은 함몰된 제1 리세스(R1)와 제1 리세스(R1)를 한정하고 상면에 상기 제1 셀 메모리 구조물(1310)이 배치되고 제1 리세스(R1)보다 높은 상면을 구비하는 제1 돌출부(P1)가 길이방향을 따라 교대로 배치되는 요철구조를 갖게 된다.
예를 들면, 하부 제1 도전라인(1210)은 상기 제2 도전라인(1500)과 제1 메모리 셀 구조물(1310)에 대해 식각 선택비를 갖는 식각공정에 의해 제거될 수 있다.
예를 들면, 하부 제1 도전라인(1210)이 제2 도전라인(1500)과 같은 금속성 물질로 구성된 경우, 상기 제1 메모리 셀 구조물(1310)을 형성하기 위한 건식식각의 반응성이온가스와 식각시간을 적절하게 변경함으로써 상기 제1 리세스(R1)을 형성할 수 있다.
이 경우, 상기 제1 도전라인(1500), 상기 제1 메모리 셀 구조물(1310) 및 요철형 하부 제1 도전라인(1210)을 형성하기 위한 건식식각은 각 단위막질의 구성의 차이와 막질의 두께 및 리세스의 깊이(d1)를 고려한 식각조건만의 변경하면서 연속적으로 수행될 수 있다. 따라서, 동일한 식각설비에서 동시에 수행될 수 있다.
본 실시예의 경우, 제1 리세스(R1)를 형성하기 위한 하부 제1 도전라인(1210)에 대한 식각은 반응성 이온 식각(RIE)에 의해 약 5nm 내지 약 50nm의 제1 깊이(d1)를 갖도록 수행된다.
상기 제1 리세스의 깊이(d1)가 5nm 이하인 경우 전술한 바와 같은 열전달 경로 증가효과가 미미하여 선택 셀과 인접한 인접 셀로의 열전달을 실질적으로 차단하기 어려워 선택 셀과 인접 셀 사이의 열간섭(thermal cross talk)을 효과적으로 방지하기 어렵다. 또한, 상기 제1 리세스(d1)의 깊이가 50nm를 넘는 경우 인접하는 상기 제1 노드분리 홀(NH1)의 종횡비가 급격하게 증가하여 후술하는 제1 노드분리 홀(NH1) 매립공정에서 보이드와 같은 공정불량을 야기할 수 있다. 이에 따라, 상기 제1 리세스의 깊이(d1)는 약 5nm 내지 약 50nm의 범위를 갖도록 식각조건을 제어한다.
도 15a 및 도 15b를 참조하면, 상기 제1 리세스(R1) 및 상기 제1 노드분리 홀(NH1)을 매립하는 제1 노드분리 패턴(1610) 및 상기 제2 라인 트렌치(LT2)를 매립하여 상기 제2 도전라인(1500)을 분리하는 제2 도전라인 분리패턴(1590)을 형성한다.
상기 제2 라인 트렌치(LT2)와 제1 노드분리 홀(NH1)은 서로 연통하여 형성되므로, 절연물질을 증착하여 상기 제1 노드분리 홀(NH1) 및 제2 라인 트렌치(LT2)를 매립하는 절연막(미도시)을 형성한다.
이때, 상기 제1 노드분리 패턴(1610) 및 상기 제2 도전라인 분리패턴(1590)은 상기 제1 셀라인 분리패턴(1400)과 동일한 물질로 형성하여 절연물질의 이질성으로 인한 계면 스트레스를 완화할 수 있다. 예를 들면, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 증착하여상기 제1 노드분리 홀(NH1) 및 제2 라인 트렌치(LT2)를 매립할 수 있다.
이어서, 상기 제2 도전라인(1500)의 상면이 노출되도록 상기 절연막을 평탄화하여 제1 노드분리 패턴(1610) 및 제2 도전라인 분리패턴(1590)을 동시에 형성한다.
본 실시예에서는 제2 도전라인 분리패턴(1590)과 제1 노드분리 패턴(1650)을 동일한 절연물질을 이용하여 동시에 형성하는 것을 개시하고 있지만, 서로 다른 절연물질을 이용하여 별개의 증착공정을 통하여 형성할 수도 있음은 자명하다.
이에 따라, 상기 제1 돌출부(P1)에 형성된 상기 제1 메모리 셀 구조물(1310)은 제1 리세스(R1)에 형성된 상기 제1 노드분리 패턴(1610)에 의해 제1 방향(x)을 따라 서로 분리되고, 제1 노드분리패턴(1610)의 하면은 제1 메모리 셀 구조물(1310)의 하면보다 낮게 형성된다. 따라서, 액세스 된 선택 셀의 제1 전극(1311) 및 상변화 물질층(1313)으로부터 발생한 열의 전달경로는 도 5b에 도시된 바와 같이 제1 리세스 깊이(d1)의 2배만큼 증가하게 되어 인접 셀로의 열전달이 억제된다. 이에 따라, 선택 셀과 인접 셀 사이의 열간섭(thermal cross talk)을 충분히 억제함으로써 셀 간격이 축소된다 할지라도 반도체 메모리 소자의 신뢰성을 높일 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제2 도전라인(1500) 및 제2 도전라인 분리패턴(1590)을 덮는 제2 다층막(1350a)을 형성하고 상기 제2 다층막(1350a)의 상부에 상기 제2 방향(y)을 따라 연장하고 제1 방향(x)을 따라 일정거리만큼 이격되는 제3 마스크 패턴(M3)을 형성한다.
상기 제2 다층막(1350a)은 후속공정에 의해 제2 메모리 셀 구조물(1350)로 형성되고, 제1 다층막(1310a)과 동일한 조성 및 구조를 갖도록 형성된다.
상기 제2 다층막(1350a)은 도 8a 및 도 8b에 도시된 제1 다층막(1310a)과 동일한 공정으로 형성하고 상기 제3 마스크 패턴(M3)은 도 12a 및 도 12b에 도시된 제2 마스크 패턴(M2)과 동일한 공정으로 형성한다. 이에 따라, 상기 제3 마스크 패턴(M3)은 상기 제2 도전라인(1500)에 대응하는 라인 패턴으로 형성된다.
도 17a 및 도 17b를 참조하면, 상기 제3 마스크 패턴(M3)을 식각 마스크로 이용하여 제2 다층막(1350a)을 부분적으로 제거하여 제2 방향을 따라 연장하고 상기 제2 도전라인 분리패턴(1590)을 노출하는 제2 셀 트렌치(CT2) 및 상기 제2 셀 트렌치(CT2)에 의해 이격되고 제2 방향(y)을 따라 연장하는 라인 형상을 갖는 제2 셀라인(1350b)을 형성한다.
본 실시예의 경우, 제1 및 제2 다층막(1310a, 1350a)은 동일한 조성을 가지므로 상기 제2 셀 트렌치(CT2)는 제1 셀 트렌치(CT1)와 동일한 식각공정에 의해 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제2 셀 트렌치(CT2)를 매립하여 상기 제1 방향(x)을 따라 인접하게 위치하는 상기 제2 셀 라인(1350b)을 분리하는 제2 셀라인 분리패턴(1700)을 형성한다.
예를 들면, 화학기상 증착공정에 의해 상기 제2 셀 트렌치(CT2)를 매립하기에 충분한 두께를 갖도록 절연막(미도시)을 형성하여 상기 제2 셀 라인(1350b)을 덮고, 평탄화 공정에 의해 제2 셀라인(1350b)의 상면이 노출되도록 절연막의 상면을 제거하여 상기 제2 셀 트렌치(CT2)에만 잔류하는 제2 셀라인 분리패턴(1700)을 형성한다.
이에 따라, 제2 방향(y)을 따라 연장하는 제2 셀 라인(1350b)과 상기 제2 셀라인 분리패턴(1700)이 제1 방향을 따라 교대로 배치되어 제2 셀라인(1350b)는 제2 셀라인 분리패턴(1700)에 의해 서로 분리된다.
본 실실예의 경우, 상기 제2 셀라인 분리패턴(1700)은 제2 도전라인 분리패턴(1590)과 동일한 조성을 갖고 상기 제2 도전라인 분리패턴(1590) 상에 형성되어 제2 방향(y)을 따라 연장하고 제1 방향(x)을 따라 인접하게 위치하는 제2 셀라인(1350b) 및 상기 제2 도전라인(1500)을 분리하는 제2 절연패턴(IP2)으로 형성된다.
도 19a 및 도 19b를 참조하면, 상기 제2 셀라인(1350b) 및 제2 셀라인 분리패턴(1700)을 덮는 상부 제1 도전막(1250a)을 형성하고 상부 제1 도전막(1250a)의 상면에 제4 마스크 패턴(M4)을 형성한다.
예를 들면, 상기 상부 제1 도전막(1250a)은 하부 제1 도전막(1210a)과 동일한 조성을 갖도록 형성된다. 이에 따라, 상부 제1 도전막(1250a)은 상기 제2 셀라인(1350b) 및 제2 셀라인 분리패턴(1700) 상에 저저항 금속막을 증착함으로써 형성할 수 있다.
특히, 상부 제3 전극라인(1359b)은 상부 제1 도전라인(1250)과 접속하는 접속 플러그로 기능하므로 상기 상부 제1 도전막(1250a)과 함께 형성될 수도 있다.
본 실시예에서 상기 상부 제1 도전막(1250a)은 하부 제1 도전막(1210a)과 마찬가지로 화학기상증착(CVD) 공정에 의해 저저항 금속물질을 증착함으로써 형성된다.
이때, 상기 제4 마스크 패턴(M4)은 하부 제1 도전라인(1210)을 형성하기 위한 제1 마스크 패턴(M1)과 동일한 패턴 특성을 갖도록 형성한다. 이에 따라, 상기 제4 마스크 패턴(M4)은 상기 하부 제1 도전라인(1210)에 대응하는 라인 패턴으로 형성된다.
도 20a 및 도 20b를 참조하면, 상기 제1 방향(x)을 따라 연장하고 제2 방향을 따라 일정거리만큼 이격된 상부 제1 도전라인(1250)을 형성한다. 상부 제1 도전라인(1250)은 하부 제1 도전라인(1210)과 함께 제1 방향(x)을 따라 연장하는 제1 도전라인(1200)을 구성한다.
예를 들면, 상기 제4 마스크 패턴(M4)을 식각 마스크로 이용하는 이방성 식각공정에 의해 상부 제1 도전막(1250a)을 부분적으로 제거한다. 이에 따라, 제1 방향을 따라 연장되어 상기 제2 셀 라인(1350b)과 상기 제2 셀라인 분리패턴(1700)이 교대로 노출되는 제1 상부 라인 트렌치(ULT1)가 형성된다. 상기 상부 제1 도전막(1250a)은 상기 상부 제1 라인 트렌치(ULT1)만큼 이격되고 제1 방향(x)을 따라 연장하는 상부 제1 도전라인(1250)으로 형성된다.
본 실시예에서는 반응성 이온식각(reactive ion etching, RIE)공정에 의해 상부 제1 도전막(1250a)을 식각한다.
도 21a 및 도 21b를 참조하면, 상기 제2 셀라인 분리패턴(1700)에 대하여 식각 선택비를 갖도록 식각 조건을 조정한 후 상기 이방성 식각공정을 연속적으로 수행하여 상부 제1 라인 트렌치(ULT1)를 통하여 노출된 제2 셀라인(1350b)을 제거하여 제2 노드분리 홀(NH2)을 형성한다.
본 실시예의 경우, 상기 제2 셀라인(1350b)은 금속성 물질로 형성되어 상부 제1 도전라인(1250)을 형성하기 위한 식각공정의 반응성 이온가스, 식각온도 및 식각압력과 같은 식각조건의 변경만으로 연속적으로 상기 제2 셀라인(1350b)을 식각할 수 있다.
이에 따라, 상기 제1 방향(x)을 따라 이격되는 제2 셀라인(1350b)은 동일한 제2 도전라인(1500) 상에서 제2 방향(y)을 따라 분리되어 제1 및 제2 방향(x,y)을 따라 노드 분리된 제2 셀 메모리 구조물(1350)로 형성된다. 또한, 상기 제2 노드분리 홀(NH2)은 제2 방향(y)을 따라 서로 인접한 제2 메모리 셀 구조물(1350)과 제1 방향(x)을 따라 인접하는 제2 셀라인 분리패턴(1700)에 의해 한정되고 제2 도전라인(1500)의 상면은 제2 노드 분리 홀(NH2)을 통하여 외부로 노출된다.
도 22a 및 도 22b를 참조하면, 상기 제2 노드분리 홀(NH1)을 통하여 노출된 제2 도전라인(1500)의 상면을 제거하여 제2 리세스(R2)를 형성한다.
이에 따라, 상기 제2 도전라인(1500)은 함몰된 제2 리세스(R2)와 제2 리세스(R2)를 한정하고 상면에 상기 제2 셀 메모리 구조물(1350)이 배치되며 제2 리세스(R2)보다 높은 상면을 구비하는 제2 돌출부(P2)가 길이방향을 따라 교대로 배치되는 요철구조를 갖게 된다.
예를 들면, 상기 제2 도전라인(1500)은 상기 상부 제1 도전라인(1250)과 제2 메모리 셀 구조물(1350)에 대해 식각 선택비를 갖는 건식 또는 습식식각에 의해 제거될 수 있다. 제2 도전라인(1500)이 불순물이 포함된 반도체층이나 에피택시얼층으로 형성된 경우 상기 상부 제1 도전라인(1250)과 제2 메모리 셀 구조물(1350)을 구성하는 금속성 물질에 대해 식각비를 갖는 에천트를 이용한 습식 식각에 의해 부분적으로 제거될 수 있다.
이와 달리, 제2 도전라인(1500)이 상부 제1 도전라인(1250)과 같은 금속성 물질로 구성된 경우, 상기 제2 메모리 셀 구조물(1350)을 형성하기 위한 건식식각의 반응성이온가스와 식각시간을 적절하게 변경함으로써 상기 제2 리세스(R2)를 형성할 수 있다.
특히, 상기 상부 제1 도전라인(1250), 상기 제2 셀 라인(1350) 및 상기 제2 도전라인(1500)이 금속성 물질로 형성된 경우, 상기 제2 리세스(R2), 상기 상부 제1 라인 트렌치(ULT1) 및 상기 제2 노드분리 홀(NH2)은 조성물질에 따른 식각 조건만 변경하면서 동일한 식각과정에서 연속적으로 형성될 수 있다.
제2 리세스(R2)는 제1 리세스(R1)와 마찬가지로 반응성 이온 식각(RIE)에 제2 깊이(d2)를 갖도록 형성된다. 본 실시예의 경우, 상기 제2 깊이(d2)는 제1 깊이(d1)와 마찬가지로 약 5nm 내지 약 50nm로 형성될 수 있다. 그러나, 반도체 메모리 소자(2000)의 구조에 따라 제1 및 제2 리세스 깊이(d1, d2)는 서로 다르게 형성될 수도 있음은 자명하다.
도 23a 및 도 23b를 참조하면, 상기 제2 리세스(R2) 및 상기 제2 노드분리 홀(NH2)을 매립하는 제2 노드분리 패턴(1650) 및 상기 상부 제1 라인 트렌치(ULT1)를 매립하여 상기 상부 제1 도전라인(125)을 분리하는 상부 제1 도전라인 분리패턴(1259)을 형성한다.
상기 상부 제1 라인 트렌치(ULT1)와 제2 노드분리 홀(NH2)은 서로 연통하여 형성되므로, 절연물질을 증착하여 상기 제2 노드분리 홀(NH2) 및 상부 제1 라인 트렌치(ULT1)를 매립하는 절연막(미도시)을 형성한다. 예를 들면, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 증착하여 상기 제2 노드분리 홀(NH2) 및 상부 제1 라인 트렌치(ULT1)를 매립할 수 있다.
이어서, 상기 상부 제1 도전라인(1250)의 상면이 노출되도록 상기 절연막을 평탄화하여 제2 노드분리 패턴(1650) 및 상부 제1 도전라인 분리패턴(1259)을 동시에 형성한다.
이에 따라, 상기 제2 돌출부(P2)에 형성된 상기 제2 메모리 셀 구조물(1350)은 제2 리세스(R2)에 형성된 상기 제2 노드분리 패턴(1650)에 의해 제2 방향(y)을 따라 서로 분리되고, 제2 노드분리패턴(1650)의 하면은 제2 메모리 셀 구조물(1350)의 하면보다 낮게 형성된다.
따라서, 액세스 된 선택 셀의 제1 전극(1351) 및 상변화 물질층(1353)으로부터 발생한 열의 전달경로는 도 5b에 도시된 바와 같이 제2 리세스 깊이(d2)의 2배만큼 증가하게 되어 인접 셀로의 열전달이 억제된다. 이에 따라, 상기 제2 메모리 셀 구조물(1350)의 선택 셀과 인접 셀 사이의 열간섭(thermal cross talk)을 충분히 억제함으로써 셀 간격이 축소된다 할지라도 반도체 메모리 소자의 신뢰성을 높일 수 있다.
상술한 바와 같은 반도체 메모리 소자의 제조방법에 의하면, 자기정렬 공정에 의해 상부 도전라인과 하부의 메모리 셀 라인을 노드 분리하는 식각 공정 수행 후, 노드 분리 홀을 통해 노출된 하부의 도전라인 상면을 추가로 식각하여 인접한 메모리 셀 구조물 사이에 리세스를 형성한다. 이에 따라, 동일한 도전라인을 따라 배치된 메모리 셀 구조물 사이의 열전달 경로를 증가시켜 열간섭(thermal cross talk)을 줄임으로써 메모리 소자의 신뢰성을 높일 수 있다.
본 발명에 의한 비휘발성 반도체 메모리 소자는 통신 시스템이나 메모리 카드와 같이 다양한 분야에서 응용될 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비하는 통신 시스템을 개략적으로 도시한 블록도이다.
도 24를 참조하면, 본 실시예의 시스템(3000)은 무선통신장치, 예를 들어 개인휴대단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선전화기, 휴대폰, 디지털 음악 재생기(digital musicplayer) 또는 정보를 무선 환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
상기 시스템(3000)은 데이터 버스라인(3950)을 통해서 서로 연결된 제어기(3910), 입출력 장치(3920), 메모리 유닛(3930), 무선 인터페이스(3940)를 포함한다. 상기 제어기(3910)는 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러를 포함할 수 있다. 상기 메모리(3930)는 제어기(3910)에 의해 실행되는 명령어를 저장하고 사용자 데이터를 저장한다. 상기 메모리 유닛(3930)은 본 발명의 실시예들에 의한 반도체 메모리 소자(1000, 2000)를 포함할 수 있다.
예를 들면, 상기 메모리 유닛(3930)은 교차점 어레이(cross point array) 구조를 갖는 상변화 메모리 소자로 구성되고 상변화 메모리 셀과 연결되는 워드라인 및 비트라인의 길이방향을 따라 서로 인접하는 메모리 셀 사이에 리세스를 배치한다. 이에 따라, 선택 셀의 주울열이 인접 셀로 전달되는 열전달 경로를 줄임으로써 선택 셀과 인접 셀 사이의 열간섭을 현저하게 줄일 수 있다. 따라서, 메모리 셀 피치를 줄이는 경우에도 인접 셀 사이의 열간섭을 충분히 방지함으로써 동작 신뢰성 훼손없이 메모리 유닛(3930)의 용량을 증가시킬 수 있다.
상기 시스템(3000)은 고주파(RF) 신호로 통신하는 무선통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선인터페이스(3940)를 사용할 수 있다. 예를 들어 무선인터페이스(3940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(3900)은 코드분할 다중 액세스(CDMA: Code Division Multiple Access), 모바일 통신 글로벌시스템(GSM: Global System for Mobile Communication), 북미 디지털 셀룰러(NADC: North American Digital Cellular), 시분할 다중 액세스(TDMA: Time Division Multiple Access), 확장 시분할 다중 액세스(E-TDMA: Extended Time Division Multiple Access), 광대역 코드분할 다중 액세스(WCDAM: Wide band Code Division Multiple Access), 코드분할 다중 액세스2000(CDMA2000)과 같은 차세대 통신시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 25은 본 발명의 실시예에 따른 반도체 메모리 소자를 구비하는 메모리 카드를 나타내는 블록도이다.
도 25를 참조하면, 본 발명의 일실시예에 의한 메모리 카드(4000)는 암호화를 위한 암호화 회로(4010), 로직 회로(4020), 전용 프로세서인 디지털 신호 프로세서(DSP; 4030) 및 메인 프로세서(4040)를 포함한다.
또한, 메모리 카드(4000)는 본 발명의 일실시예에 의한 비휘발성 반도체 메모리 소자로서 상변화 메모리 소자(4100) 및 기타 다양한 종류의 메모리 소자를 포함한다. 예를 들면, 에스램(4050: SRAM), 디램(4060: DRAM), 롬(4070: ROM), 플래시 메모리(4110) 등이 상기 메모리 카드(4000)에 포함될 수 있다. 상기 메모리 카드(4000)는 RF(고주파/마이크로파) 회로(4080) 및 입출력 회로(4090)를 포함하여 외부와 데이터를 교환할 수 있다.
상기한 바와 같은 메모리 카드(4000)의 각 기능 블록들(4010-4090)은 시스템 버스(4200)를 통해 상호 연결되어 유기적인 시스템을 구성한다. 상기 메모리 카드(4000)는 외부 호스트의 제어에 따라 동작하며 본 발명의 일실시예에 의한 상변화 메모리 소자(4100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력할 수 있다.
이때, 상기 상변화 메모리 소자(4100)는 교차점 어레이(cross point array) 구조로 배치되고 상변화 메모리 셀과 연결되는 워드라인 및 비트라인의 길이방향을 따라 서로 인접하는 메모리 셀 사이에 리세스가 제공된다. 이에 따라, 선택 셀의 주울열이 인접 셀로 전달되는 열전달 경로를 줄임으로써 선택 셀과 인접 셀 사이의 열간섭을 현저하게 줄일 수 있다. 따라서, 메모리 셀 피치를 줄이는 경우에도 인접 셀 사이의 열간섭을 충분히 방지함으로써 동작 신뢰성 훼손없이 메모리 카드(4000)의 용량을 증가시킬 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 소자 및 이의 제조방법에 따르면, 교차점 어레이 구조를 갖는 상변화 메모리 소자의 도전라인은 길이방향을 따라 돌출부와 리세스가 교대로 배치되고 돌출부에 메모리 셀 구조물이 배치되고 리세스에는 노드분리 패턴이 배치된다. 이에 따라, 도전라인의 길이방향으로 인접한 메모리 셀 구조물은 노드분리 패턴의 하면보다 높게 배치된다.
이에 따라, 선택 셀로부터 열이 발생하더라도 선택 셀과 인접한 인접 셀로 열이 전달되는 경로를 증가시킴으로써 선택 셀과 인접 셀 사이의 열간섭(thermal cross talk)을 효과적으로 줄일 수 있다.
특히, 셀 피치가 축소되고 3차원 교차점 어레이 구조로 배치되는 고집적 비휘발성 메모리 소자의 경우, 도전라인을 따라 전달되는 선택 셀의 주울열에 의해 인접 셀의 데이터 상태가 변경되는 열간섭이 빈번하게 나타나고 이에 따라 메모리 소자의 신뢰성이 현저하게 떨어진다.
그러나, 본 발명의 반도체 메모리 소자에 의하면, 도전라인을 따라 인접하는 메모리 셀 구조물의 사이에 리세스를 배치함으로써 선택 셀의 열전달 경로를 리세스 깊이의 2배만큼 증가시킬 수 있다. 이에 따라, 선택 셀로부터 인접 셀로 전달되는 열량을 감소시킴으로서 추가적인 열간섭 감소수단 없이 효율적으로 열간섭을 억제할 수 있다.
본 발명은 각 메모리 셀 별로 셀 스위치와 상변이 물질층을 구비하는 상변화 메모리 소자의 도전라인에 리세스를 배치하는 것을 예시적으로 개시하고 있지만, 단위 셀 별로 데이터 저장부를 구비하고 각 데이터 저장부로부터 발생하는 열이 상기 데이터 저장부와 연결된 도전라인을 따라 인접 셀로 전도되는 경우에는 본 발명의 기술사상이 적용될 수 있음은 자명하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에서 제1 방향을 따라 연장하고 상면에 다수의 돌출부와 리세스가 교대로 배치되는 적어도 하나의 제1 도전라인;
    상기 제1 도전라인의 상부에 제2 방향을 따라 연장하도록 배치되어 상기 돌출부에서 상기 제1 도전라인과 교차하는 적어도 하나의 제2 도전라인;
    상기 돌출부 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 데이터 저장부;
    상기 데이터 저장부의 데이터 상태를 선택적으로 제어하는 선택소자; 및
    상기 데이터 저장부와 상기 선택소자 사이에 배치되는 제2 전극을 각각 포함하며, 상기 제1 및 제2 도전라인의 각 교차점마다 배치되는 다수의 메모리 셀 구조물; 및
    상기 리세스에 배치되어 상기 제1 도전라인 상에서 서로 인접하게 위치하는 상기 메모리 셀 구조물을 분리하는 절연 플러그를 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 제1 방향을 따라 연장하는 라인 형상을 갖고 상기 제1 도전라인 사이에 배치되어 상기 제2 방향을 따라 서로 인접하게 배치되는 상기 메모리 셀 구조물을 분리하는 제1 절연패턴을 더 포함하여, 상기 절연 플러그는 상기 제1 절연패턴과 상기 메모리 셀 구조물에 의해 한정되는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 절연 플러그의 하면은 상기 메모리 셀 구조물의 하면보다 상기 리세스의 깊이만큼 낮게 위치하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 메모리 셀 구조물은 상기 제1 및 제2 도전라인의 교차점인 상기 돌출부 상에 수직하게 적층된 다층 구조물을 포함하는 반도체 메모리 소자.
  5. 상면에 교대로 배치되는 다수의 제1 돌출부 및 제1 리세스를 구비하고 제1 방향을 따라 연장하며, 상기 제1 방향 및 상기 상면에 수직한 제3 방향을 따라 이격하도록 배치되는 다수의 제1 도전라인들;
    상면에 교대로 배치되는 다수의 제2 돌출부 및 제2 리세스를 구비하고 상기 제1 돌출부에서 상기 제1 도전라인과 교차하도록 제2 방향을 따라 연장하며, 상기 제1 도전라인과 교대로 배치되도록 상기 제3 방향을 따라 적층되어 상기 제1 도전라인들 사이에 위치하는 다수의 제2 도전라인들;
    상기 돌출부 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 데이터 저장부;
    상기 데이터 저장부의 데이터 상태를 선택적으로 제어하는 선택소자; 및
    상기 데이터 저장부와 상기 선택소자 사이에 배치되는 제2 전극을 포함하며, 상기 제1 및 제2 도전라인의 각 교차점마다 배치되어 상기 제3 방향을 따라 다층으로 배치되는 다수의 메모리 셀 구조물; 및
    상기 제1 리세스에 배치되어 상기 제1 도전라인을 따라 서로 인접한 상기 메모리 셀 구조물을 분리하는 제1 절연 플러그 및 상기 제2 리세스에 배치되어 상기 제2 도전라인을 따라 서로 인접하게 배치되는 상기 메모리 셀 구조물을 분리하는 제2 절연 플러그를 구비하는 노드분리 패턴을 포함하는 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 제1 및 제2 절연 플러그의 하면은 상기 메모리 셀 구조물의 하면보다 각각 상기 제1 및 제2 리세스의 깊이만큼 낮게 위치하는 반도체 메모리 소자.
  7. 제5항에 있어서, 서로 인접한 상기 제1 도전라인들 사이에서 상기 제1 방향을 따라 연장하여 상기 제1 도전라인들을 서로 분리하는 제1 도전라인 분리패턴;
    상기 제1 도전라인 분리패턴과 연결되도록 상기 제1 방향을 따라 연장하여 상기 제1 도전라인 상에 배치된 상기 메모리 셀 구조물들을 상기 제2 방향을 따라 서로 분리하는 제1 셀라인 분리패턴;
    서로 인접한 상기 제2 도전라인들 사이에서 상기 제2 방향을 따라 연장하여 상기 제2 도전라인들을 서로 분리하는 제2 도전라인분리 패턴; 및
    상기 제2 도전라인 분리패턴과 연결되도록 상기 제2 방향을 따라 연장하여 상기 제2 도전라인 상에 배치된 상기 메모리 셀 구조물들을 상기 제1 방향을 따라 서로 분리하는 제2 셀라인 분리패턴을 더 포함하는 반도체 메모리 소자.
  8. 제7항에 있어서, 상기 제1 도전라인 분리패턴은 하부에 배치된 상기 제2 절연 플러그 및 상기 제2 셀라인 분리패턴을 덮고 상기 제1 도전라인 상에 배치된 상기 돌출부와 동일한 상면을 갖고, 상기 제2 도전라인 분리패턴은 하부에 배치된 상기 제1 절연 플러그 및 상기 제1 셀라인 분리패턴을 덮고 상기 제2 도전라인 상에 배치된 상기 돌출부와 동일한 상면을 갖는 반도체 메모리 소자.
  9. 제8항에 있어서, 상기 제2 절연 플러그와 상기 제1 도전라인 패턴은 일체로 구비되는 반도체 메모리 소자.
  10. 제8항에 있어서, 상기 제1 절연 플러그와 상기 제2 도전라인 분리패턴은 일체로 구비되는 반도체 메모리 소자.
  11. 삭제
  12. 제5항에 있어서, 상기 선택소자는 수직형 PN 접합 다이오드, 쇼트키(shottky diode) 다이오드 및 오보닉 임계 스위치(ovonic threshold switch, OTS) 중의 어느 하나를 포함하는 반도체 메모리 소자.
  13. 제12항에 있어서, 상기 오보닉 임계 스위치는 비소(arsenic, As), 게르마늄(Ge), 셀레늄(selenium,Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함하는 반도체 메모리 소자.
  14. 제5항에 있어서, 상기 데이터 저장부는 Ge-Sb-Te, Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 및 Bi-Sb-Te 중의 어느 하나를 포함하는 칼코겐 화합물(chalcogenide)을 포함하는 반도체 메모리 소자.
  15. 제5항에 있어서, 상기 제1 전극은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄소(C), 질화탄소(carbon nitride, CN), 질화 티타늄(TiN), 질화 티타늄 알미늄(TiAlN), 질화 티타늄 실리콘(TiSiN), 질화 티타늄 카바이드(TiCN), 질화 텅스텐(WN), 질화 코발트 실리콘(CoSiN), 질화 텅스텐 실리콘(WSiN), 질화 탄탈륨(TaN), 질화 탄탈륨 카바이드(TaCN), 질화 탄탈륨 실리콘(TaSiN)으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 반도체 메모리 소자.
  16. 제5항에 있어서, 상기 선택소자와 상기 제2 도전라인 사이에 배치되는 제3 전극을 더 포함하는 반도체 메모리 소자.
  17. 반도체 기판 상에 제1 방향을 따라 연장하는 다수의 하부 제1 도전라인 및 상기 하부 제1 도전라인 상에 적층된 제1 셀 라인 및 제2 방향을 따라 서로 인접한 상기 하부 제1 도전라인 및 상기 제1 셀 라인을 각각 분리하는 하부 제1 도전라인 분리패턴 및 제1 셀라인 분리패턴을 구비하는 기저 구조물(base structure)을 형성하고;
    상기 제1 셀라인 및 상기 제1 셀라인 분리패턴과 교대로 접촉하도록 상기 제2 방향을 따라 연장하고 제2 라인 트렌치에 의해 상기 제1 방향을 따라 이격하는 제2 도전라인을 형성하고;
    상기 제2 라인 트렌치를 통하여 노출된 상기 제1 셀 라인을 제거하여 상기 하부 제1 도전라인의 상면을 노출하는 제1 노드분리 홀을 형성하고;
    상기 제1 노드분리 홀을 통하여 노출된 상기 제1 도전라인을 부분적으로 제거하여 제1 리세스를 형성하고; 그리고
    상기 제1 리세스 및 상기 제1 노드분리 홀을 매립하는 제1 노드분리 패턴 및 상기 제2 라인 트렌치를 매립하여 상기 제2 도전라인을 분리하는 제2 도전라인 분리패턴을 형성하는 반도체 메모리 소자의 제조방법.
  18. 제17항에 있어서, 상기 제1 리세스, 상기 제2 라인 트렌치 및 상기 제1 노드분리 홀은 동일한 식각공정에 의해 연속적으로 형성되는 반도체 메모리 소자의 제조방법.
  19. 제18항에 있어서, 상기 제2 도전라인 및 상기 제2 도전라인 분리패턴을 덮는 다층막을 형성하고;
    상기 제2 방향을 따라 상기 다층막을 부분적으로 제거하여, 상기 제2 도전라인 분리패턴의 상면을 노출하는 제2 셀 트렌치에 의해 이격되는 제2 셀 라인을 형성하고;
    상기 제2 셀 트렌치를 매립하여 상기 제1 방향을 따라 인접하게 위치하는 상기 제2 셀 라인을 분리하는 제2 셀라인 분리패턴을 형성하고;
    상기 제2 셀라인 및 상기 제2 셀라인 분리패턴을 덮는 제2 도전막을 형성하고;
    상기 제1 방향을 따라 상기 제2 도전막을 부분적으로 제거하여, 상기 제2 셀라인 및 상기 제2 셀라인 분리패턴의 상면을 교대로 노출하는 제1 라인 트렌치에 의해 이격되는 상부 제1 도전라인을 형성하고;
    상기 제1 라인 트렌치를 통하여 노출된 상기 제2 셀 라인을 제거하여 상기 제2 도전라인의 상면을 노출하는 제2 노드분리 홀을 형성하고;
    상기 제2 노드분리 홀을 통하여 노출된 상기 제2 도전라인을 부분적으로 제거하여 제2 리세스를 형성하고; 그리고
    상기 제2 리세스 및 상기 제2 노드분리 홀을 매립하는 제2 노드분리 패턴 및 상기 제1 라인 트렌치를 매립하여 상기 상부 제1 도전라인을 분리하는 상부 제1 도전라인 분리패턴을 형성하는 반도체 메모리 소자의 제조방법.
  20. 제19항에 있어서, 상기 제2 리세스, 상기 제1 라인 트렌치 및 상기 제2 노드분리 홀은 동일한 식각공정에 의해 연속적으로 형성되는 반도체 메모리 소자의 제조방법.
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