CN107170421A - 像素驱动电路 - Google Patents

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CN107170421A CN201710579269.3A CN201710579269A CN107170421A CN 107170421 A CN107170421 A CN 107170421A CN 201710579269 A CN201710579269 A CN 201710579269A CN 107170421 A CN107170421 A CN 107170421A
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Abstract

像素驱动电路包含驱动单元、第一晶体管以及第二晶体管。驱动单元两端分别耦接至工作电压以及液晶电容。第一晶体管两端分别耦接至工作电压以及驱动单元的控制端。第二晶体管的第一端接收数据信号，第二晶体管的控制端接收第一扫描信号，第二晶体管的第二端耦接至第一晶体管的控制端。当第一扫描信号导通第二晶体管时，第二晶体管将数据信号输出至第一晶体管，第一晶体管导通基于工作电压将驱动单元的控制端设定为第一电压位准，通过第一晶体管的漏电流将驱动单元的控制端设定由第一电压位准提升至第二电压位准。

Description

像素驱动电路
技术领域
本公开内容涉及一种像素驱动电路，且特别涉及一种提高液晶充电电压的像素驱动电路。
背景技术
现今，液晶屏幕独揽平面电视和平面电脑屏幕的市场。液晶屏幕中液晶分子的排列会被充电电压的大小所控制，且改变偏光角度会造成不同的灰阶，因而控制液晶分子以显示明暗不同的影像。
然而提高分辨率需要提高扫描信号的扫描频率，为了提高扫描频率，每一个画面的总持续时间缩短，相对应的每一次画面切换时的充电时间也缩短了，若对液晶电容充电的充电电压不足，将在短时间内无法将液晶电容调整至目标电位，将造成液晶旋转角度不够而降低面板的光学穿透率。
发明内容
本公开内容之一态样是在于提供一种像素驱动电路。像素驱动电路包含驱动单元，具有第一端、第二端以及控制端，驱动单元的第一端耦接至工作电压，驱动单元的第二端耦接至液晶电容。第一晶体管具有第一端、第二端以及控制端，第一晶体管的第一端耦接至工作电压，第一晶体管的第二端耦接至驱动单元的控制端。第二晶体管具有第一端、第二端以及控制端，第二晶体管的第一端接收数据信号，第二晶体管的控制端接收第一扫描信号，第二晶体管的第二端耦接至第一晶体管的控制端。其中，当第一扫描信号导通第二晶体管时，第二晶体管将数据信号输出至第一晶体管，第一晶体管导通基于工作电压将驱动单元的控制端设定为第一电压位准，通过第一晶体管的漏电流将驱动单元的控制端设定由第一电压位准提升至第二电压位准。
本发明之次一态样是在于提供一种像素驱动电路。像素驱动电路包含液晶电容、驱动单元、控制单元和重置单元。驱动单元具有第一端、第二端以及控制端，驱动单元的第一端耦接至工作电压，驱动单元的第二端耦接至液晶电容，驱动单元用以对液晶电容充电。控制单元接收数据信号且耦接至工作电压，控制单元用以根据扫描信号控制驱动单元的控制端。重置单元具有第一重置晶体管用以重置液晶电容和第二重置晶体管用以停用驱动单元。
本公开内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解，并非在指出本公开内容实施例的重要元件或界定本公开内容的范围。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：
图1绘示根据本公开内容的一实施例中一种像素驱动电路的示意图；
图2绘示图1中像素驱动电路的操作波形的示意图；
图3绘示根据本公开内容的一实施例中一种像素驱动电路的示意图；
图4绘示图3中像素驱动电路的操作波形的示意图。
附图标记说明：
100：像素驱动电路
110：控制单元
120：驱动单元
130：重置单元
N1、N2、N3：端点
CST：电容
CLC：液晶电容
T1、T2、T3、T4、TReset、TCLR：晶体管
ILC：漏电流
GSCAN_P、GSCAN_N：扫描信号
GReset：重置信号
GCLR：清除信号
VCOM：参考电压
GDATA：数据信号
VDD：工作电压
200：驱动方法
S210、S220、S230、S240、S250：操作步骤
300：像素驱动电路
310：控制单元
320：驱动单元
330：重置单元
400：驱动方法
S410、S420、S430、S440、S450：操作步骤
具体实施方式
关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而『耦接』或『连接』还可指二或多个元件元件相互操作或动作。
参考图1为本公开内容的一实施例，图1绘示根据本公开内容的一实施例中一种像素驱动电路100的示意图。像素驱动电路100包含控制单元110、驱动单元120以及重置单元130，像素驱动电路100耦接至液晶面板(未绘示)其中一个像素的液晶电容CLC以及储存电容CST。像素驱动电路100用以设定液晶电容CLC以及储存电容CST的电压位准，使液晶面板的像素能显示正确的灰阶亮度或色彩设定。
实际应用中，液晶面板同时包含多个像素，每一像素可具备各自的液晶电容CLC以及储存电容CST，像素驱动电路100具有多组如图1所示的控制单元110、驱动单元120以及重置单元130分别驱动多个像素。为了说明上的简洁，图1所示的实施例中仅以驱动单一个像素的液晶电容CLC以及储存电容CST举例说明，现有技艺人士可由图1推知对应多个像素的配置方式。
于此实施例中，控制单元110包含晶体管T1和晶体管T2。其中晶体管T2具有第一端、第二端(节点N1)和控制端。晶体管T2的第一端用以接收数据信号GDATA，晶体管T2的第二端耦接至晶体管T1的控制端，晶体管T2的控制端用以根据扫描信号GSCAN控制晶体管T1控制端的电压位准。当扫描信号GSCAN为高逻辑位准时致能晶体管T2，使得数据信号GDATA传送至晶体管T1的控制端，当扫描信号GSCAN为低逻辑位准时禁能晶体管T2。
晶体管T1具有第一端、第二端和控制端。晶体管T1的第一端用以接收工作电压VDD，晶体管T1的第二端耦接至驱动单元120和重置单元130，晶体管T1的控制端耦接至晶体管T2的第二端。于此实施例中，晶体管T1的第二端耦接至驱动单元120中的第四晶体管T4的控制端以及重置单元130中的晶体管TCLR的第一端。于一实施例中，晶体管T1为一氧化物晶体管或硅晶体管。
于此实施例中，驱动单元120包含晶体管T4，且其具有第一端、第二端和控制端。晶体管T4的第一端用以接收工作电压VDD，晶体管T4的第二端耦接至液晶电容CLC的第一端(第一端点即为图1中的节点N3)和重置单元130中的晶体管TReset，晶体管T4的控制端耦接至晶体管T1的第二端和重置单元130中的晶体管TCLR的第一端。
于此实施例中，重置单元130包含晶体管TReset和晶体管TCLR。晶体管TReset具有第一端、第二端和控制端。晶体管TReset的第一端耦接至驱动单元120中的晶体管T4的第二端和液晶电容CLC，晶体管TReset的第二端耦接至接地端。晶体管TReset的控制端用以根据重置信号GReset控制节点N3的电压位准。当重置信号GReset为高逻辑位准时，晶体管TReset导通，将节点N3的电压位准重置，于此实施例中，是将节点N3的电压位准重置为零电压位准(0V)或是接地电位。也就是说，晶体管TReset用来重置输入到液晶电容CLC以及储存电容CST的充电电压。
晶体管TCLR具有第一端(第一端点即为图1中的节点N2)、第二端和控制端。晶体管TCLR的第一端耦接至控制单元110中的晶体管T1的第二端和驱动单元120中的第四晶体管T4的控制端，晶体管TCLR的第二端耦接至接地端。晶体管TCLR的控制端用以根据清除信号GCLR控制节点N2的电压位准。当清除信号GCLR为高逻辑位准时，晶体管TCLR导通，将节点N2的电压位准重置，于此实施例中，是将节点N2的电压位准重置为零电压位准(0V)或是接地电位。也就是说，晶体管TCLR用来重置输入到晶体管T4的控制端的电压位准。
液晶电容CLC具有第一端(第一端点即为图1中的节点N3)和第二端。液晶电容CLC的第一端耦接至驱动单元120和重置单元130，液晶电容CLC的第二端接收参考电压VCOM。于此实施例中，液晶电容CLC的第一端耦接至驱动单元120中的第四晶体管T4的第二端和重置单元130中的晶体管TReset的第一端。
此外，于此实施例中，如图1所示，储存电容CST与液晶电容CLC并联耦接，储存电容CST可以在液晶电容CLC充电至目标电压位准时，稳定此目标电压位准。
一并参考图1和图2，图2绘示图1中像素驱动电路100的操作波形的示意图。在图2所绘示的操作波形的实施例中，假设工作电压VDD为20V，参考电压VCOM根据画面的正负极性在0V与20V两个电压位准交互切换，数据信号GDATA根据画面的灰阶亮度或色彩设定在最低位准0V至最高位准17V之间，于图2的时段t00至t08之间，假设此一画面要显示的数据信号GDATA为最高位准17V。
于图2中，在时间点t00，参考电压VCOM由高逻辑位准降低至低逻辑位准(即从20V降低至0V)。也就是说，在时间点t00至时间点t08之间，像素驱动电路100是操作于正极性，此时参考电压VCOM为0V。
于图2中，在时间点t01，重置单元130中的重置信号GReset由低逻辑位准提升至高逻辑位准，以致能晶体管TReset，使得节点N3的电压位准降低至0V，节点N3和参考电压VCOM的电位差为0V，意谓着液晶电容CLC的两端电位差(即充电电压)为0V。于此实施例中，像素驱动电路100中的晶体管TReset是为了将节点N3接地，使得充电电压重置为零电位差，使液晶电容CLC放电重置。
于图2中，在时间点t02，重置信号GReset由高逻辑位准降低至低逻辑位准，以禁能晶体管TReset。此时，节点N3的电压位准为浮动状态。
于图2中，在时间点t03，数据信号GDATA由低逻辑位准提升至高逻辑位准(即从0V提升至17V)，意谓着数据信号GDATA传送至晶体管T2的第一端。
于图2中，在时间点t04，扫描信号GSCAN由低逻辑位准提升至高逻辑位准，意谓着传送扫描信号GSCAN至晶体管T2的控制端，因而致能晶体管T2。此外，晶体管T1根据晶体管T2的第二端的电压位准致能或禁能。当晶体管T2根据扫描信号GSCAN将数据信号GDATA传至晶体管T1的控制端，晶体管T1导通之后，使节点N2的电压位准提升，于此实施例中，节点N2的电压位准将迅速提升至GDATA-VtT1，此处的VtT1为晶体管T1的临界电压(thresholdvoltage)，假设VtT1为1.5V，此时节点N2的电压位准先提升至15.5V(17V-1.5V)。
晶体管T1的第一端耦接至工作电压VDD为20V，高于晶体管T1的第二端(即节点N2)的电压位准，因此将产生漏电流ILC由晶体管T1的第一端至第二端。此外，由于晶体管TCLR本身具有一微小的内建电容，当通过晶体管T1的漏电流ILC对晶体管TCLR的内建电容充电，使得节点N2的电压位准随之提高，如时间区间t04～t05所示通过漏电流ILC使节点N2的电压位准从15.5V逐渐提升至19.5V。也就是说，由于晶体管T1本身的临界电压，节点N2的电压位准仅能提升至15.5V(GDATA-VtT1)，于本实施例中可以利用通过晶体管T1的漏电流ILC，使节点N2的电压位准由原本的第一电压位准进一步提升至第二电压位准(19.5V)。于一实施例中，晶体管T1为氧化物晶体管或硅晶体管。
于此实施例中，节点N2的电压位准用以控制晶体管T4的控制端，节点N2的电压位准致能晶体管T4且使得节点N3的电压位准根据节点N2电压位准的变动，在时间区间t04～t05，节点N3的电压位准将提升至N2-VtT4，此处的VtT4为晶体管T4的临界电压，假设VtT4为1.5V，此时节点N3的电压位准先提升至18V(19.5V-1.5V)。
由于液晶电容CLC的充电电压即为液晶电容CLC的第一端和第二端的电位差(即节点N3的电压位准减去参考电压VCOM的绝对值，如图2所示，为18V)。
如此一来，当扫描信号致能晶体管T2时，通过晶体管T1的漏电流ILC将驱动单元120的控制端(节点N2的电压位准)设定由第一电压位准(15.5V)提升至第二电压位准(19.5V)，间接导致节点N3的电压位准能提升至18V，使得像素驱动电路的充电电压可达到18V(N3的电压位准-参考电压VCOM)。相较之下，于现有的方案中，若不存在晶体管T1的漏电流ILC，充电电压在两个串接的晶体管的临界电压影响下仅能达到14V。
于图2中，在时间点t05，数据信号GDATA由高逻辑位准降低至低逻辑位准，意谓着不再将数据信号GDATA传送至晶体管T1的控制端。
于图2中，在时间点t06，清除信号GCLR由低逻辑位准提升至高逻辑位准，意谓着传送清除信号GCLR至晶体管TCLR，以致能晶体管TCLR。当致能晶体管TCLR，晶体管TCLR的第一端(即节点N2)可以被拉至接地。因此，节点N2的电压降低至0V(如图2所示)。
在图2中时间点t07之后，所有信号皆处于低逻辑位准，此段时间为液晶电容已完成充电，进入显示状态。
于图1及图2中所示的实施例中，时间点t00至时间点t08，即参考电压VCOM是固定于0V。当液晶长时间固定显示相同的灰阶时，容易发生固着而无法正常切换。为了延长液晶材料的使用寿命，可以周期性地切换驱动电路采用的电压的极性，使液晶在正偏转与负偏转之间变换，可以避免长时间固定于同一旋转角度的问题，因此，在时间点t08之后，参考电压VCOM转换极性。
于图2中，在时间点t08，参考电压VCOM由低逻辑位准提升至高逻辑位准(即从0V提升至20V)。也就是说，在时间点t08至时间点t15之间，像素驱动电路100是操作于负极性，此时参考电压VCOM为20V。
于图2中，在时间点t09，重置信号GReset由低逻辑位准提升至高逻辑位准，以致能晶体管TReset，使得节点N3的电压位准降低为0V。于此实施例中，像素驱动电路100中的晶体管TReset是为了将节点N3接地，使得充电电压重置为零电位差，使液晶电容CLC放电重置。
于图2中，在时间点t10，重置信号GReset由高逻辑位准降低至低逻辑位准，以禁能晶体管TReset。此时，节点N3的电压位准为浮动状态。
于图2中，在时间点t11，数据信号GDATA为低逻辑位准(即0V)，数据信号GDATA传送至晶体管T2的第一端。
于图2中，在时间点t12，扫描信号GSCAN由低逻辑位准提升至高逻辑位准，扫描信号GSCAN传送至晶体管T1的控制端，因而致能晶体管T1。接着，数据信号GDATA传送至驱动单元120中的晶体管T4的控制端，由于数据信号GDATA为低逻辑位准，因此晶体管T4维持关断，但因晶体管T1的漏电流ILC以及晶体管TCLR的内建电容，使得节点N3的电压在t12～t13区间提升至电压准位2V(在重置阶段被设定为0V)。
由于液晶电容CLC的充电电压即为液晶电容CLC的第一端和第二端的电位差(即节点N3的电压位准减去参考电压VCOM的绝对值，如图2所示，为18V)，因此，当数据信号GDATA为负极性时，亦可以提升液晶的充电电压。
于图2中，在时间点t13，扫描信号GSCAN由高逻辑位准降低至低逻辑位准，意谓着不再将数据信号GDATA传送至晶体管T4的控制端。
于图2中，在时间点t14，清除信号GCLR由低逻辑位准提升至高逻辑位准，意谓着清除信号GCLR传送至晶体管TCLR，以致能晶体管TCLR。因此，节点N2的电压重置为零电压位准。于此实施例中，像素驱动电路100中的晶体管TCLR是为了将节点N2的电压重置为零电压位准。
于图2，在时间点t15之后，所有信号皆处于低逻辑位准，此段时间为液晶电容已完成充电，进入显示状态。
请一并参阅图3以及图4，图3绘示根据本公开内容的一实施例中另一种像素驱动电路300的示意图，图4绘示像素驱动电路300的操作波形的示意图。相较先前实施例，于图3中的像素驱动电路300可以根据对应不同极性的参考电压VCOM进行操作。
像素驱动电路300包含控制单元310、驱动单元320以及重置单元330，像素驱动电路300耦接至液晶面板(未绘示)其中一个像素的液晶电容CLC以及储存电容CST。
于此实施例中，控制单元310包含晶体管T1、晶体管T2以及晶体管T3。驱动单元320包含晶体管T4。重置单元330包含晶体管TReset以及晶体管TCLR。
图3所示的晶体管T1以及晶体管T2和图1所示的晶体管T1以及晶体管T2的特性，尺寸，耦接方法皆相同。
晶体管T3具有第一端、第二端和控制端。晶体管T3的第一端用以接收数据信号GDATA，晶体管T3的第二端耦接至晶体管T1的第二端、驱动单元320中的第四晶体管的控制端和晶体管TCLR的第一端(此端点即为图3中所示的节点N2)，晶体管T3的控制端用以根据扫描信号GSCAN_N控制节点N2的电压位准。当扫描信号GSCAN_N为高逻辑位准时致能晶体管T3，数据信号GDATA传送至驱动单元320，当扫描信号GSCAN_N为低逻辑位准时禁能晶体管T3。
图3所示的重置单元330中的晶体管TReset以及晶体管TCLR和图1所示的重置单元130中的晶体管TReset以及晶体管TCLR的特性，尺寸，耦接方法皆相同。
图3所示的驱动单元320中的晶体管T4和图1所示的驱动单元320中的晶体管T4的特性，尺寸，耦接方法皆相同。
如图1所示，图3的像素驱动电路300亦具有与液晶电容CLC并联耦接的储存电容CST，储存电容CST可在液晶电容CLC充电至目标电压位准时，稳定此目标电压位准。
于此实施例中，当数据信号GDATA相对参考电压VCOM为正极性时，扫描信号GSCAN_P为高逻辑位准而扫描信号GSCAN_N为低逻辑位准，以致能晶体管T2。反之，当数据信号GDATA相对操作信号VCOM为负极性时，扫描信号GSCAN_P为低逻辑位准而扫描信号GSCAN_N为高逻辑位准，以致能晶体管T3。
一并参考图3和图4，图4绘示图3中像素驱动电路300的操作波形的示意图。在图4所绘示的操作波形的实施例中，假设工作电压VDD为20V，参考电压VCOM根据画面的正负极性在0V与18V两个电压位准交互切换，数据信号GDATA根据画面的灰阶亮度或色彩设定在最低位准0V至最高位准17V之间，于图4的时段t00至t08之间，假设此一画面要显示的数据信号GDATA为最高位准17V。
于图4中，在时间点t00，参考电压VCOM由高逻辑位准降低至低逻辑位准(即从18V降低至0V)。也就是说，在时间点t00至时间点t08之间，像素驱动电路300是操作于正极性，此时参考电压VCOM为0V。
于图4中，在时间点t01，重置单元330中的重置信号GReset由低逻辑位准提升至高逻辑位准，以致能晶体管TReset，使得节点N3的电压位准降低至0V，节点N3和参考电压VCOM的电位差为0V，意谓着液晶电容CLC的两端电位差(即充电电压)为0V。于此实施例中，像素驱动电路300中的晶体管TReset是为了将节点N3接地，使得充电电压重置为零电位差，使液晶电容CLC放电重置。
于图4中，在时间点t02，重置信号GReset由高逻辑位准降低至低逻辑位准，以禁能晶体管TReset。此时，节点N3的电压位准为浮动状态。
于图4中，在时间点t03，数据信号GDATA由低逻辑位准提升至高逻辑位准(即从0V提升至17V)，意谓着数据信号GDATA传送至晶体管T2的第一端。
于图4中，在时间点t04，扫描信号GSCAN_P由低逻辑位准提升至高逻辑位准，意谓着传送扫描信号GSCAN_P至晶体管T2的控制端，因而致能晶体管T2。此外，晶体管T1根据晶体管T2的第二端的电压位准致能或禁能。当晶体管T2根据扫描信号GSCAN将数据信号GDATA传至晶体管T1的控制端，晶体管T1导通之后，使节点N2的电压位准提升，于此实施例中，节点N2的电压位准将迅速提升至GDATA-VtT1，此处的VtT1为晶体管T1的临界电压(thresholdvoltage)，假设VtT1为1.5V，此时节点N2的电压位准先提升至15.5V(17V-1.5V)。
晶体管T1的第一端耦接至工作电压VDD为20V，高于晶体管T1的第二端(即节点N2)的电压位准，因此将产生漏电流ILC由晶体管T1的第一端至第二端。此外，由于晶体管TCLR本身具有一微小的内建电容，当通过晶体管T1的漏电流ILC对晶体管TCLR的内建电容充电，使得节点N2的电压位准随的提高，如时间区间t04～t05所示通过漏电流ILC使节点N2的电压位准从15.5V逐渐提升至19.5V。也就是说，由于晶体管T1本身的临界电压，节点N2的电压位准仅能提升至15.5V(GDATA-VtT1)，于本实施例中可以利用通过晶体管T1的漏电流ILC，使节点N2的电压位准由原本的第一电压位准进一步提升至第二电压位准(19.5V)。于一实施例中，晶体管T1为氧化物晶体管或硅晶体管。
于此实施例中，节点N2的电压位准用以控制晶体管T4的控制端，节点N2的电压位准致能晶体管T4且使得节点N3的电压位准根据节点N2电压位准的变动，在时间区间t04～t05，节点N3的电压位准将提升至N2-VtT4，此处的VtT4为晶体管T4的临界电压，假设VtT4为1.5V，此时节点N3的电压位准先提升至18V(19.5V-1.5V)。
由于液晶电容CLC的充电电压即为液晶电容CLC的第一端和第二端的电位差(即节点N3的电压位准减去参考电压VCOM的绝对值，如图4所示，为18V)。
如此一来，当扫描信号致能晶体管T2时，通过晶体管T1的漏电流ILC将驱动单元120的控制端(节点N2的电压位准)设定由第一电压位准(15.5V)提升至第二电压位准(19.5V)，间接导致节点N3的电压位准能提升至18V，使得像素驱动电路的充电电压可达到18V(N3的电压位准-参考电压VCOM)。相较之下，于现有的方案中，若不存在晶体管T1的漏电流ILC，充电电压在两个串接的晶体管的临界电压影响下仅能达到14V。
于图4中，在时间点t05，数据信号GDATA由高逻辑位准降低至低逻辑位准，意谓着不再将数据信号GDATA传送至晶体管T1的控制端。
于图4中，在时间点t06，清除信号GCLR由低逻辑位准提升至高逻辑位准，意谓着传送清除信号GCLR至晶体管TCLR，以致能晶体管TCLR。因此，节点N2的电压降低至0V。
于图4中，时间区间t07～t08，所有信号皆处于低逻辑位准，此段时间为液晶电容已完成充电，进入显示状态。
于图4中，在时间点t08，参考电压VCOM由低逻辑位准提升至高逻辑位准(即从0V提升至18V)。也就是说，在时间点t08至时间点t15的间，像素驱动电路300是操作于负极性，此时参考电压VCOM为18V。
于图4中，在时间点t09，重置信号GReset由低逻辑位准提升至高逻辑位准，以致能晶体管TReset，使得节点N3的电压位准降低为0V。于此实施例中，像素驱动电路300中的晶体管TReset是为了将节点N3接地，使得充电电压重置为零电位差，使液晶电容CLC放电重置。
于图4中，在时间点t10，重置信号GReset由高逻辑位准降低至低逻辑位准，以禁能晶体管TReset。此时，节点N3的电压位准为浮动状态。
于图4中，在时间点t11，数据信号GDATA维持于低逻辑位准(即0V)，数据信号GDATA传送至晶体管T2的第一端。
于图4中，在时间点t12，扫描信号GSCAN_N由低逻辑位准提升至高逻辑位准，扫描信号GSCAN_N控制晶体管T3的控制端，因而致能晶体管T3。接着，数据信号GDATA传送至驱动单元320中的晶体管T4的控制端，由于数据信号GDATA为低逻辑位准，维持晶体管T4关断，且使得节点N3的电压在t12～t13区间维持在0V(于重置时已被设定为0V)。
由于液晶电容CLC的充电电压即为液晶电容CLC的第一端和第二端的电位差(即节点N3的电压位准减去参考电压VCOM的绝对值，如图4所示，为18V)，因此，当数据信号GDATA为负极性时，亦可以提升液晶的充电电压。
于图4中，在时间点t13，扫描信号GSCAN_N由高逻辑位准降低至低逻辑位准，意谓着不再将数据信号GDATA传送至晶体管T4的控制端。
于图4中，在时间点t14，清除信号GCLR由低逻辑位准提升至高逻辑位准，意谓着清除信号GCLR传送至晶体管TCLR，以致能晶体管TCLR。因此，节点N2的电压重置为零电压位准。于此实施例中，像素驱动电路300中的晶体管TCLR是为了将节点N2的电压重置为零电压位准，使得驱动单元320能关闭。
于图4，在时间点t15之后，所有信号皆处于低逻辑位准，此段时间为液晶电容已完成充电，进入显示状态。
相较于图1的实施例，图3的控制单元310还包含晶体管T3，在参考电压VCOM切换为高电压位准(也就是时间点t08至时间点t15采负极性驱动时)，晶体管T3可以直接根据数据信号GDATA设定节点N2的电压位准，如此一来，节点N2的电压位准不会因为晶体管T1的漏电流而偏移。若节点N2的电压位准因为晶体管T1的漏电流而升高，将一并影响节点N3的电压位准升高(例如由0V升高至7V)，将使得液晶电容CLC两端的充电电压降低(20V-7V＝13V)。控制单元310通过晶体管T3直接调整节点N2的电压位准，有利于确保节点N2的电压位准不会因为晶体管T1的漏电流而偏移。
也就是说，利用图3实施例所示的像素驱动电路300，在正极性驱动时，可利用晶体管T1的漏电流提高节点N2的电压位准(使充电电压得以提升)；在负极性驱动时，可避免晶体管T1的漏电流影响节点N2的电压位准(避免充电电压降低)。
综上所述，根据本公开内容的像素驱动电路的一些实施例，像素驱动电路的设计可以通过加入两组晶体管(即，置晶体管TReset和晶体管TCLR)，让正负半周转态时，晶体管都能顺利关闭。此外，像素驱动电路的设计可以运用工作电压的漏电流ILC提升液晶充电电压，进而提升面板的穿透率。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种像素驱动电路，包含：
一驱动单元，具有一第一端、一第二端以及一控制端，该驱动单元的该第一端耦接至一工作电压，该驱动单元的该第二端耦接至一液晶电容；
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一晶体管的该第一端耦接至该工作电压，该第一晶体管的该第二端耦接至该驱动单元的该控制端；以及
一第二晶体管，具有一第一端、一第二端以及一控制端，该第二晶体管的该第一端接收一数据信号，该第二晶体管的该控制端接收一第一扫描信号，该第二晶体管的该第二端耦接至该第一晶体管的该控制端，
其中，当该第一扫描信号导通该第二晶体管时，该第二晶体管将该数据信号输出至该第一晶体管，该第一晶体管导通基于该工作电压将该驱动单元的该控制端设定为一第一电压位准，通过该第一晶体管的一漏电流将该驱动单元的该控制端设定由该第一电压位准提升至一第二电压位准。
2.如权利要求1所述的像素驱动电路，还包含一第一重置晶体管，该第一重置晶体管具有一第一端、一第二端以及一控制端，该第一重置晶体管的该第一端耦接至该控制单元，该第一重置晶体管的该第二端耦接至一接地端，该第一重置晶体管的该控制端接收一重置信号。
3.如权利要求2所述的像素驱动电路，其中该驱动单元导通时，该驱动单元提供一液晶充电电压对该液晶电容以及与该液晶电容并联的一储存电容充电，接着当该第一重置晶体管根据该重置信号导通时，该第一重置晶体管将该液晶电容以及该储存电容耦接至该接地端以重置该液晶电容。
4.如权利要求1所述的像素驱动电路，还包含一第二重置晶体管，该第二重置晶体管具有一第一端、一第二端以及一控制端，该第二重置晶体管的该第一端耦接至该驱动单元的该控制端，该第二重置晶体管的该第二端耦接至一接地端，该第二重置晶体管的该控制端接收一清除信号。
5.如权利要求4所述的像素驱动电路，其中当该驱动单元导通之后，该第二重置晶体管根据该清除信号导通而将该驱动单元的该控制端耦接至该接地端藉以停用该驱动单元。
6.如权利要求1所述的像素驱动电路，还包含：
一第三晶体管，具有一第一端、一第二端以及一控制端，该第三晶体管的该第一端接收该数据信号，该第三晶体管的该控制端接收一第二扫描信号，该第三晶体管的该第二端耦接至该驱动单元的该控制端。
7.如权利要求6所述的像素驱动电路，其中该液晶电容的一端耦接至该驱动单元，该液晶电容的另一端耦接至一参考电压，该参考电压交替地具有正极性或负极性，当该参考电压为正极性时，该第一扫描信号将该第二晶体管导通，当该参考电压参考电压为负极性时，该第二扫描信号将该第三晶体管导通。
8.一种像素驱动电路，包含：
一液晶电容；
一驱动单元，具有一第一端、一第二端以及一控制端，该驱动单元的该第一端耦接至一工作电压，该驱动单元的该第二端耦接至该液晶电容，该驱动单元用以对该液晶电容充电；
一控制单元，接收一数据信号且耦接至该工作电压，该控制单元用以根据一扫描信号控制该驱动单元的该控制端；以及
一重置单元，具有一第一重置晶体管用以重置该液晶电容和一第二重置晶体管用以停用该驱动单元。
9.如权利要求8所述的像素驱动电路，其中该驱动单元导通时，该驱动单元提供一液晶充电电压对该液晶电容以及与该液晶电容并联的一储存电容充电，接着当该第一重置晶体管根据一重置信号导通时，该第一重置晶体管将该液晶电容以及该储存电容耦接至一接地端以重置该液晶电容。
10.如权利要求8所述的像素驱动电路，其中当该驱动单元导通之后，该第二重置晶体管根据一清除信号导通而将该驱动单元的该控制端耦接至一接地端藉以停用该驱动单元。
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