CN107112207A - 使用嵌段共聚物的定向自组装的自对准图案化 - Google Patents

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Abstract

本文的技术提供了自对准蚀刻方法,所述方法使用现有特征进行图案化或对齐图案,而不损坏现有特征。使用现有基底结构来产生实现嵌段共聚物(BCP)的定向自组装(DSA)的表面,而无需单独的光刻图案化层。本文的方法包括使基底上的至少一种现有材料或结构凹陷,并添加只在凹陷的材料上保留的膜。可以选择该膜具有优选表面能,以实现嵌段共聚物的可控自组装。然后可以使用现有结构和一种聚合物材料二者作为蚀刻掩模来蚀刻所述基底。一个示例性优点是经自组装的聚合物材料可以设置成保护现有特征的暴露角部,这减少了选择性蚀刻化学物质的负担,提高了后续蚀刻的精确度,并且降低了溅射率。

Description

使用嵌段共聚物的定向自组装的自对准图案化
相关申请的交叉引用
本申请要求于2014年10月14日提交的题为“使用嵌段共聚物的定向自组装的自对准图案化(Self-Aligned Patterning using Directed Self-Assembly of BlockCopolymers)”的美国临时专利申请No.62/063,462的权益,其通过引用整体并入本文。
背景技术
本公开内容涉及基底中的蚀刻特征,包括用于蚀刻基底的图案化方法。
在半导体工业中,制造集成电路(IC)通常涉及使用等离子体反应器来产生等离子体,等离子体辅助所使用的表面化学物质从基底上去除材料以及将材料沉积至基底。干法等离子体蚀刻工艺常规地用于沿着半导体基底上图案化的细线或在半导体基底上图案化的通孔内或在半导体基底上图案化的接触(contacts)处去除或蚀刻材料。成功的等离子体蚀刻工艺需要蚀刻化学物质,包括适用于选择性蚀刻一种材料,而不蚀刻另一种材料(基本上不蚀刻)的化学反应物。蚀刻方法通常与图案化掩模结合使用。
例如,在半导体基底上,可以使用定向等离子体蚀刻工艺将在保护层中形成的浮凸图案转移到所选材料的下面的层。保护层可以包括具有使用光刻法形成的潜在图案的光敏层如光致抗蚀剂层,然后可以通过溶解并去除光致抗蚀剂层的所选部分使该潜在图案显影成浮凸图案。一旦形成浮凸图案,就将半导体基底设置在等离子体工艺室内,并形成选择性蚀刻下面的层同时尽可能少地蚀刻保护层的蚀刻化学物质。
该蚀刻化学物质通过引入可离子化解离气体混合物来产生,所述可离子化解离气体混合物具有如下源分子,其包含与下面的层反应同时尽可能少地与保护层或图案化层反应的分子组分。产生蚀刻化学物质包括引入气体混合物,以及在存在的气体物质的一部分与高能电子碰撞之后被离子化时形成等离子体。加热的电子可以用于使一些种类的气体混合物解离并产生(源分子的)化学组分的反应性混合物。因此,可以使用各种图案化和蚀刻方法可控地去除或沉积各种基底材料。
发明内容
对于减小或缩小晶体管、存储器阵列和其他半导体器件来提高密度和改善处理性能存在持续的动力。随着半导体器件特征的关键尺寸(critical dimension)缩小,在制造过程中变得更加难以精确地制造结构和精确地蚀刻各个层。例如,对接触、存储器阵列交叉点构造、狭槽接触(slot contacts)等精确地蚀刻变得更加困难,尤其是在需要亚分辨率(亚光刻分辨率)图案化时。作为一个具体实例,随着晶体管的关键尺寸缩小,源极和漏极的精确连接变得更加困难。FinFET晶体管尤其如此。例如,鉴于栅极间距为80纳米或更大(在光刻分辨率内),用于源极或漏极接触蚀刻的掩模图案始终处在使用常规图案化技术而没有使用保护盖层的晶体管的栅极之间。然而,在缩小栅极间距的情况下,光刻覆盖对不准成为一个重大问题。在对不准的情况下,由于蚀刻图案可能使栅极与源极或漏极重叠,因此蚀刻步骤可能在源极/漏极与栅电极之间引起短路。
一种用于蚀刻亚分辨率特征的技术是自对准蚀刻技术,其中使用现有的非牺牲性或位置保持结构作为用于蚀刻特征(例如接触)的掩模。自对准蚀刻技术很大程度上依赖于蚀刻选择性,这是因为现有结构——待蚀刻的结构和保留的结构二者——均暴露于蚀刻剂。然而,蚀刻选择性不是完美的,并且这样的不完美导致一种或更多种材料的不期望的蚀刻,从而产生缺陷、污染、受损外观等。一种用于辅助自对准蚀刻并防止所需的或现有结构损失的技术是添加保护层。例如,可以使用栅极盖(gate cap)以通过作为自对准接触(SAC)蚀刻的一部分起保护盖的作用来补偿这样的覆盖误差。当进行蚀刻以形成源极/漏极接触的沟道时,栅极盖有助于保护栅极结构。这样的保护盖依然不是没有问题的解决方案。就足够的蚀刻保护而言,这样的盖通常太薄。然而,仅仅增加盖高度不是期望的解决方案,因为这增加了纵横比,导致栅极蚀刻更加困难并且使后续无空隙氧化物填充更加困难。使用较短盖时的另一个挑战是暴露的盖角具有较高的溅射率(sputter yield)并且因此腐蚀较快,导致短路。
然而,本文的技术提供了一种自对准蚀刻方法,所述方法使用现有特征来图案化或对齐图案但不损害现有特征。即,本文的技术使得能够使用基底上的现有特征作为蚀刻引导来进行蚀刻,而无需光刻图案化层。因此,本文的技术提供了精确(自对准)亚分辨率蚀刻而不损坏现有结构。
本文的技术使用现有基底结构来形成实现嵌段共聚物(BCP)的定向自组装(DSA)的表面而无需单独的光刻图案化层。本文的方法包括使基底上的至少一种现有材料或结构凹陷,并添加只在凹陷材料上保留的膜。该膜可以被选择为具有优选表面能以实现嵌段共聚物的可控自组装。然后可以使用现有结构和一种聚合物材料二者作为蚀刻掩模来蚀刻基底。一个示例性优点是可以将经自组装的聚合物材料设置成保护现有特征的暴露角,这减少了选择性蚀刻化学物质的负担,提高了后续蚀刻的精确度,并且降低了溅射率。
本文的技术的一个示例性应用可以应用于自对准图案化。提供具有第一材料的第一结构、第二材料的第二结构和第三材料的第三结构的基底。第二材料不同于第一材料和第三材料。第一结构和第三结构二者都具有与第二结构的近似垂直的界面。第一结构位于第二结构的第一侧上,并且第三结构位于第二结构的相反侧上。第一结构的顶表面、第二结构的顶表面和第三结构的顶表面都是水平的并且基本上彼此共面。
去除所述第二结构的上部分,使得第二结构的所得顶表面在垂直方向上低于第一结构的顶表面,并且在垂直方向上低于第三结构的顶表面。在基底上沉积平坦化层。平坦化层覆盖第一结构、第二结构和第三结构。该平坦化层提供水平平面的顶表面。在平坦化层的顶表面上沉积溶解度改变剂。然后可以活化溶解度改变剂,使得溶解度改变剂改变平坦化层的顶部的溶解度。平坦化层的该顶部从平坦化层的顶表面向下垂直延伸到至少第一结构和第二结构的顶表面。然后去除平坦化层的顶部,使得平坦化层材料从第一结构和第三结构的所述顶表面上去除。平坦化层材料的部分或膜保留在第二结构的所得顶表面上作为预图案膜。
基底现在提供用于嵌段共聚物的定向自组装的化学图案,因为现有结构现在具有表面能差异。基底还可以具有不同的表面高度,从而额外地提供用于嵌段共聚物的定向自组装的地形学(topographica)或浮凸预图案。然后可以将嵌段共聚物的混合物沉积在基底上。可以活化嵌段共聚物的相分离以产生优先的自组装,使得在蚀刻过程期间耐蚀刻的第一聚合物材料的聚合物结构位于防止第一结构和第二结构的角部暴露于蚀刻剂的位置。在去除第二聚合物材料的聚合物结构之后,可以精确地执行自对准蚀刻过程而不损坏现有结构。消除用于实现嵌段共聚物的定向自组装的光刻图案化步骤显著降低了制造成本。
当然,为了清楚起见,给出了如本文所述的不同步骤的讨论顺序。通常,这些步骤可以以任何合适的顺序进行。另外地,尽管在本文中各个不同的特征、技术、配置等可能在本公开内容的不同地方讨论,但是旨在各个概念可以彼此独立地执行或以彼此组合的方式进行。因此,本发明可以以许多不同方式来实施和考虑。
应注意,该发明内容部分没有详述本公开内容或所要求保护的发明的每一个实施方案和/或新增方面。相反,该发明内容只提供了不同实施方案的初步讨论和相对于常规技术的对应新颖点。关于本发明和实施方案的附加细节和/或可能的前景,读者可参阅如下进一步讨论的本公开内容的详细描述部分和相应附图。
附图说明
参考以下结合附图考虑的详细描述,本发明的各个实施方案的更全面理解及其许多附带优点将变得显而易见。附图不一定按比例绘制,而是将重点放在说明特征、原理和概念上。
图1为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图2为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图3为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图4为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图5为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图6为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图7为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图8A和图8B为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的替代工艺流程。
图9A和图9B为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的替代工艺流程。
图10为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图11为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
图12为示例性基底部分的截面示意图,示出了根据本文公开的实施方案的工艺流程。
具体实施方式
本文的技术提供了一种自对准蚀刻方法,所述方法使用现有结构进行图案化,包括嵌段共聚物的定向自组装的预图案化。本文的方法使得能够使用基底上的现有特征作为蚀刻引导来进行蚀刻,而无需光刻图案化层。因此,本文的技术通过使用自对准技术提供了精确的亚分辨率蚀刻而不损坏现有结构或装置的功能性。
本文的技术使用现有基底结构来形成实现嵌段共聚物的定向自组装的表面而无需单独的光刻图案化层。本文的方法包括使至少一种材料凹陷,并添加只在凹陷材料上保留的膜。该膜具有优选表面能以实现可控自组装。然后可以使用现有结构和一种聚合物材料作为蚀刻掩模各向异性地蚀刻基底。一个示例性优点是可以将经自组装的聚合物材料设置成保护现有特征的暴露角,从而提高后续蚀刻的精确度并降低溅射率。
本文的方法实现自对准蚀刻技术。与使用参照对准标记的间接对准相比之下,自对准蚀刻是一种用于确保待蚀刻的位置与下面的特征对准或直接对齐(register)的制造技术。例如,在自对准接触蚀刻的情况下,这样的蚀刻技术确保蚀刻过程蚀刻用于接触的开口,所述接触位于源极/漏极上但不与栅极电短路。本文的自对准蚀刻技术可以用于许多不同应用(例如接触蚀刻、狭槽接触、存储器阵列)中的开口材料以及用于自对准通孔(SAV),例如在后端(back-end-of-line)操作中。然而,为了方便描述本文的实施方案,示例性描述和说明将主要集中在用于源极/漏极接触布置的自对准接触蚀刻。
一个实施方案包括一种自对准图案化方法。现在参照图1,示出了示例性基底的截面示意性部分。在该方法中,提供了具有第一材料的第一结构111、第二材料的第二结构112和第三材料的第三结构113的基底100。该第二材料不同于第一材料,并且也与不同于第三材料。在一些实施方案中,第一材料和第三材料可以相同。第一结构111和第三结构113二者都具有与第二结构112近似垂直的界面。在半导体制造中,结构被制造成具有(或由于材料限制而产生)相对于垂直轴以一定角度倾斜的垂直表面。该角度可以为例如最高达10度或更大,并且在该上下文中仍被认为是垂直表面或界面。事实上,当在特征之间填充时,这样的倾斜可以有助于避免空隙。第一结构111设置在第二结构112的第一侧上,并且第三结构113设置在第二结构112的相反侧上。换句话说,第一结构和第三结构形成一对结构,其中第二结构在这对结构之间。第一结构的顶表面、第二结构的顶表面和第三结构的顶表面都是水平的并且基本上彼此共面。
第一结构111可以为栅极结构,其是永久性的或部分牺牲的,例如被用于形成替代金属栅极结构(replacement metal gate structure)。为了简单起见,第一结构111作为单一材料示出,但是实际上这样的结构可以包括钨塞(tungsten plug)、高K材料、功函数金属以及侧壁间隔物和盖,其中盖和侧壁可以由氮化硅制成。用于形成第二结构112的第二材料可以为氧化物材料。制造图1所示的示例性起始点的基底可以包括用可流动氧化物材料填充栅极结构之间的间隙,所述可流动氧化物材料首先覆盖基底和/或栅极结构,然后平坦化以产生图1所示的截面示意图。平坦化可以使用化学机械抛光(CMP)(其是已知的技术)来实现。图1的氧化物材料可以覆盖源极/漏极107。层105可以包括一个或更多个下面的层和/或结构。
然后,所给的常规自对准接触蚀刻技术可以相对于栅极结构材料指定蚀刻氧化物材料,直到露出源极/漏极107。遗憾的是,随着使用干法等离子体蚀刻来蚀刻掉氧化物材料,第一结构111和第三结构113的角部变得暴露于等离子体组分并且开始被更快地蚀刻——甚至在蚀刻化学物质对氮化硅材料具有高选择性时也是如此。任何能量离子到表面上的溅射率与其入射角有关。因此,在水平面上的溅射率远低于角部的溅射率。然而,暴露的角部基本上导致角部变圆并加速蚀刻,这会暴露出受保护的栅极材料并引起短路。
现在参照图2,执行使材料凹陷或氧化物凹陷过程,这可以为部分蚀刻结构中之一的平坦化材料。替代地,选择性沉积可以增加材料中之一的高度。在示例图中,这种材料去除可以是平坦化氧化物膜材料的部分蚀刻,其对应于第二结构112和相同材料的结构。在一个过程步骤中,第二结构112的上部被去除,使得第二结构112的所得顶表面117(凹陷的面)在垂直方向上比第一结构的顶表面以及第三结构的顶表面低(118)(因为第一结构和第三结构是共面的)。应注意,在图2中,通过去除第二结构112的上部,第二结构112此时看起来凹陷在第一结构111和第三结构113之下。
去除第二结构112的上部可以包括执行蚀刻过程,相对于第一材料和第三材料选择性地蚀刻第二材料。在一些实施方案中,执行蚀刻过程可以包括执行非等离子体气体蚀刻过程。这样的非等离子体气体蚀刻过程可以包括使用氟化氢(HF)和氨(NH3)来执行化学氧化物去除(COR)过程。替代地,执行蚀刻过程可以包括执行基于等离子体的反应性离子蚀刻。因此,可以使用预定的蚀刻化学物质(一种或更多种)来相对于另一种材料选择性地蚀刻一种材料。根据基底中待蚀刻的给定材料,可以使用其他去除方法,例如灰化和湿法蚀刻。对于非氧化物材料,可以执行原子层蚀刻(ALE)。其他技术可以包括选择性沉积和去除、选择性原子层沉积(ALD)、平坦化和回蚀刻。在一些实施方案中,可以在第一结构111和第三结构113上执行选择性沉积以建立那些结构,而不是使第二结构112凹陷。
对于该凹陷步骤,使用化学氧化物去除可以是有利的,因为COR氧化物去除是高度可控的。示例性化学氧化物去除以约2:1的比率使用HF和NH3的混合物,在低于15毫托的压力下在25摄氏度下进行反应以形成固体六氟硅酸铵(ammonium bexafluorosilicate),然后在超过100摄氏度的温度下蒸发。由此,自限制性改性层可以热升华离开基底。这样的COR处理通常是已知的。这样的化学氧化物去除实现了对于精确修整(trim)或蚀刻深度非常受控的处理。
在完成化学氧化物去除步骤或者部分去除材料(产生凹陷)的替代步骤之后,基底100不再是完全平面的而是此时限定了形貌。大多数半导体制造材料(保留在晶片上)通常不提供可用于嵌段共聚物的有效定向自组装的中性层。因此,本文的技术实质上向第二结构112添加提供优先表面能差异或润湿角差异的材料。这样的材料的沉积可以包括沉积可显影材料的外涂层,然后垂直溶解度变化(shifting)以及层显影。
现在参照图3,在基底100上沉积平坦化层130。该平坦化层130覆盖第一结构111、第二结构112和第三结构113。平坦化层具有为水平平面的顶表面131。平坦化层130可以包含溶解度可改变的材料,该材料可以响应于与溶解度改变剂的接触或其影响而改变溶解度。在一些实施方案中,该材料为有机材料和/或光致抗蚀剂。作为一个非限制性实施方案,沉积平坦化层可以包括沉积可显影的减反射涂层(其可以包含含硅材料)。
现在参照图4,在平坦化层130的顶表面131上沉积溶解度改变剂140。在一些实施方案中,溶解度改变剂包括酸,和/或可以使用蒸气暴露沉积(vapor exposuredeposition)来沉积。一些替代实施方案可以通过液态试剂的旋涂沉积来沉积该材料。
现在参照图5,活化溶解度改变剂,使得溶解度改变剂改变平坦化层130的顶部132的溶解度。平坦化层130的顶部132从平坦化层的顶表面垂直地延伸到至少第一结构111的顶表面和第三结构113的顶表面。示例性深度对应于图5的顶部132。换句话说,例如,可以执行酸扩散过程,实现可显影平坦化(其可以在涂布机/显影工具上执行)。在一些实施方案中,活化溶解度改变剂可以包括加热溶解度改变剂使得溶解度改变剂扩散到平坦化层130中至预定深度并改变平坦化层的顶部的溶解度。在另一些实施方案中,加热溶解度改变剂包括控制参数使得溶解度改变剂的扩散停止在预定深度处的附近。关于执行这样的基于距离的酸扩散和显影步骤的更多细节可以在于2013年11月8日提交的题为“Method forChemical Polishing and Planarization”的美国专利申请序列号61/901,768中得到,其通过引用整体并入本文。
现在参照图6,去除平坦化层130的顶部132使得平坦化层材料从第一结构111的顶表面上去除并且从第三结构113的顶表面上去除。该去除留下预图案膜137,其保留在第二结构112的所得顶表面上。预图案膜137是(在去除顶部132之后)由剩余的平坦化层材料构成的膜。在一个实施方案中,预图案膜137具有与第一材料和第二材料的润湿角不同的润湿角。换句话说,图6的基底100此时具有不同表面能或不同润湿角的顶表面,这提供用于嵌段共聚物的定向自组装的化学外延基础。作为非限制性实例,可显影的减反射涂层材料和氮化硅之间的疏水性和/或亲水性差异可以有助于提供用于相偏析的模板。
为了提供这样的表面能差异,需要将平坦化层材料(顶部)向下去除到至少第一结构和第三结构的顶表面。除了化学外延表面之外,去除平坦化层材料至低于第一结构和第三结构的顶表面的水平可以提供图形外延表面。因此,在一些实施方案中,预图案膜137的顶表面比第一结构111的顶表面和第三结构113的顶表面低,使得第一结构的侧壁和第三结构的侧壁被露出,提供用于嵌段共聚物的自组装的浮凸图案。换句话说,使光酸化学扩散特定量的时间或量然后使新的可溶材料显影提供了用于执行图形外延和/或化学外延的结构。应注意,在一些实施方案中,只执行化学氧化物去除(材料凹陷)可以提供用于定向自组装的图形外延图案。然后可以通过平坦化层材料的表面能特性来增强该图形图案。
现在参照图7,可以在基底100上沉积嵌段共聚物混合物150。可以通过旋涂沉积液体混合物来执行沉积。选择特定的嵌段共聚物混合物可以包括选择比混合物中的相伴材料耐蚀刻的材料。
现在参照图8A,使嵌段共聚物混合物150相分离,使得自组装产生第一聚合物材料的第一聚合物结构151,第一聚合物结构151位于预图案膜137上,并且第一聚合物结构151的侧壁被设置成与第一结构111和第二结构112的(近似)垂直界面对准。自组装还产生第一聚合物材料的第二聚合物结构152,第二聚合物结构152位于预图案膜137上,并且第二聚合物结构152的侧壁被设置成与第三结构113和第二结构112的近似垂直界面对准。自组装还产生第二聚合物材料的第三聚合物结构153,第三聚合物结构153位于第一聚合物结构151和第二聚合物结构152之间。换句话说,第一聚合物材料的聚合物结构在预图案膜137的边缘处自组装。这在具有预图案膜的其他结构上重复。在第一结构111和第三结构113上,第一材料和第二材料的聚合物结构还以聚合物结构的交替图案自组装。
在预图案膜137的顶表面位于第一结构111的顶表面和第三结构113的顶表面之下的实施方案中,在沉积给定的嵌段共聚物混合物之前,第三结构113中存在暴露的第一结构111的侧壁。在这样的实施方案中,第一聚合物结构151的侧壁与第一结构111的侧壁邻接,并且第二聚合物结构152的侧壁与第三结构113的侧壁邻接。换句话说,至少三个聚合物结构在预图案膜137上自组装。可以选择嵌段共聚物的链长度和材料类型使得三种聚合物结构在凹陷的结构上自组装。通过基于沟槽或模板的给定关键尺寸(CD)选择具有特定链长度的嵌段共聚物,在给定空间(例如栅极结构之间)内形成的多条线是可调的。例如,如果所给定模板CD为7nm,则选择嵌段共聚物的链长度以在沟槽内相分离成三条线(聚合物结构),使得第一耐蚀刻共聚物沿着暴露的边缘或角部形成线。
在一些实施方案中,第一聚合物材料相对于第二聚合物材料可以是耐蚀刻的。各种共聚物材料是已知的。一种常见的混合物是聚苯乙烯(PS)和聚甲基丙烯酸甲酯(PMMA)的混合物。为了相对于PS去除PMMA,可以使用由氩和氧产生的等离子体来蚀刻PMMA组分,同时留下PS组分。调节各种参数可以改善蚀刻选择性,例如温度控制、偏压控制,以及添加叠加在上电极板上的负直流电流来产生穿过等离子体的弹道电子通量以撞击聚合物材料。在另一些实施方案中,可以使用湿化学物质在涂布机/显影工具上去除PMMA。
因此,可以在第一聚合物结构151和第二聚合物结构152保留在基底上的同时去除第三聚合物结构153。此外,还去除具有与第三聚合物结构153相同材料的聚合物结构。图9A示出了去除自组装的聚合物材料中之一之后基底100的示例性结果。然后可以使用耐蚀刻的聚合物结构的所得图案作为掩模以增强或增加自对准蚀刻过程的能力。应注意,第一结构111的角部119此时受第一聚合物结构151保护。第一聚合物结构151的位置意指在后续蚀刻过程期间不存在第一结构111的暴露角部,从而降低了溅射率并且实质上提高了例如氧化物材料和氮化硅材料之间的蚀刻选择性。尽管第一结构111的表面仍然暴露于蚀刻剂,但角部受到保护,蚀刻选择性大大提高。
现在参照图10,可以执行蚀刻步骤,所述蚀刻步骤使用第一结构111、第三结构113、第一聚合物结构151和第二聚合物结构152作为掩模,用于蚀刻通过第二材料的第二结构112。根据在基底100上使用的蚀刻化学物质和材料,聚合物结构以及第一结构111和第三结构113可能在某种程度上被下拉。然而,在本文的技术下,这种下拉是最小的或可接受的,尤其是因为不存在导致短路或不期望性能的角部变圆。第一聚合物结构151和第二聚合物结构152的附加掩模元件还确保了在一对栅极或其他结构的中间的接触,并且因此不接触例如氮化物间隔物的侧壁。在侧壁上保留电介质意味着电击穿可能性较少。
在完成该蚀刻过程之后,可以从基底上去除剩余的聚合物材料和平坦化材料。根据材料组成,这样的去除可以以多个步骤执行。通常可以使用灰化法去除聚合物材料。图11示出了这样的蚀刻步骤的示例性结果。此时可以继续另外的制造步骤。在一个特定实例中,已蚀刻出开口以暴露出下面的源极/漏极。然后可以用金属填充经蚀刻的接触开口,这可以包括金属过度填充,之后进行化学机械抛光(CMP)步骤,这可以产生如图12所示的示例性基底结构。
在嵌段共聚物的线/间隔自组装的上下文中已经初步描述了本文的示例性实施方案。应注意,本文的技术不限于线/间隔图案化,而是还可以用于圆柱和孔图案化。因此,除了使DSA图案与现有基底的线形或槽形结构对齐之外,DSA图案还可以与所给定基底的圆柱形结构对齐。例如,图1的第二结构112可以为圆柱结构,并且第一结构111和第三结构113二者都为围绕第二结构112的相同结构或材料层。然后可以将如上述的后续工艺流程施加至预图案圆柱结构。使圆柱结构凹陷在基底的平面顶表面之下。向基底施加可显影材料。然后自顶部向下的酸扩散过程改变可显影材料的顶部的溶解度,然后溶解并去除该顶部,从而只在圆柱结构上留下可显影材料。所得到的是用于嵌段共聚物的优先自组装的具有期望的表面能差异的基底表面。换句话说,所给定基底提供了与基底上的现有结构对齐的功能性化学外延DSA预图案。如果可显影材料的顶表面位于或凹陷在基底的初始顶表面之下,则形成自对准的图形外延和化学外延混合预图案。通过将嵌段共聚物混合物的特定嵌段共聚物链长度选择成特定关键尺寸,可以产生优先自组装。例如,一种结果可以是在第二结构112的中心点处形成第二聚合物材料的内圆柱,以及围绕内圆柱的并且延伸到第二结构112的边缘部分的外圆柱(中空圆柱)以保护围绕第二结构112的材料的任何暴露角部。
这样的技术的一个益处是用于接触开口蚀刻的自对准改善。利用本文的技术,不需要依靠193nm步进机的精确度来图案化这些结构或使这些结构与现有栅极对准。因此,本文的技术可以消除两个关键的步进机过程(passes),这可以显著降低制造成本。
如上述的,本文的技术可以应用于多种不同类型的制造操作,例如接触蚀刻、狭槽接触、存储器阵列、自对准通孔(SAV)等。如可以理解的,可以对本文的方法进行小的改变和添加以实现不同的制造应用。例如,在SAV应用中,实施可以包括附加掩模的自对准布置,其可以用于保护可能暴露的氮化钛(TiN)材料。在另一些实施方案中,光刻施加的掩模可以用于屏蔽特定的存储区域、产生特定的间隔比或限制正交方向上的图案。
为了特定的自组装结果,还可以改变聚合物链长度的选择。例如,在自对准接触应用下,这对于接触开口内待组装的三种DSA结构(在如图8A所示的后续去除的中间结构下)是有益的,因为这可防止角部变圆并且精确地将接触开口设置在相邻结构之间,以获得更好的蚀刻结果。在接触开口内形成三种DSA结构的情况下,将在相邻结构上形成两种或更多种DSA结构,这意味着(即使没有角部暴露)相邻结构的材料将暴露于后续图案转移的蚀刻剂。虽然这种暴露于蚀刻剂对于某些材料(例如,由于高的蚀刻选择性)是可接受的,但是对于其他类型的材料或对于非常薄的且因此基本上不具有可接受的损失量的材料层而言,任何暴露于蚀刻剂都可能是不可接受的。例如,在相邻结构上的TiN薄层可能需要被保护。在这样的方案中,DSA共聚物选择可以使得一个DSA结构在待蚀刻的VIA中形成,同时相对的DSA结构在相邻结构上形成,从而完全地保护不应暴露于蚀刻剂的任何材料或膜。
现在参照图8B,在一个这样的示例性实施方案中,在沉积嵌段共聚物之后,使嵌段共聚物混合物的相分离,使得自组装产生第一聚合物材料的第一聚合物结构161,第一聚合物结构161位于预图案膜137上并且近似完全覆盖预图案膜137,使得第一聚合物结构161的第一侧壁对准第一结构111和第二结构112的垂直界面,并且第一聚合物结构161的第二侧壁对准第二结构112和第三结构113的垂直界面。自组装还产生第二聚合物材料的第二聚合物结构162,第二聚合物结构162位于第一结构111和第三结构113上。然后去除第一聚合物结构161,留下第二聚合物结构162,限定用于后续蚀刻过程的自对准掩模,如图9B所示。因此,产生了保护相邻或周围结构和/或材料的自对准蚀刻掩模,同时精确地限定用于转移所限定的图案的蚀刻位置,而不需要另外的光刻图案化。换句话说,本文的技术可以包括选择嵌段共聚物参数使得DSA材料可以以1:1比率、1:3比率或者根据特定设计目的进行自组装。附加处理可以与图10至图12所示的那些相似。如可以理解的,这样的方法可以应用于嵌段共聚物的线/间隔定向自组装以及接触/孔定向自组装,并且可以用于逻辑应用、存储器应用、接触蚀刻、自对准VIA等。
因此,本文的技术实现了用于层级间(inter-level)自对准的定向自组装。在常规技术中,由于使用光致抗蚀剂层和光刻对准技术,图案化DSA需要显著的成本支出。除了高成本之外,光刻对准技术可遭受覆盖对不准——尤其是在亚分辨率尺寸下。在光刻下,图案与各种对准标记和/或划刻道对准。因此,光刻图案不直接与所给定基底上的现有结构对齐。通过使用如本文所述的现有结构将定向自组装区域分离成单独的袋,不需要切割掩模来制备可用的嵌段共聚物线。因此,本文的技术提供了一种自限制的基于蒸气的简化技术,以从现有基底结构产生图案,并且在某种意义上该预图案可以被认为是“自由的”。这种现有图案还直接与现有结构对齐,消除了任何对不准的可能性。
应注意,本文的技术可以应用于具有同一初始高度的两个或三个结构的任何基底。然后使用预先存在的基底结构建立选择性润湿条件,由此提供用于优先自组装的直接与下面的结构对齐的DSA预图案,而不是仅为了使用嵌段共聚物的自组装而必须图案化牺牲结构。
在前面的描述中,已经阐述了具体细节,例如处理***的特定的何形状及其中使用的各种部件和过程的描述。然而,应理解,本文的技术可以在脱离这些具体细节的另一些实施方案中实施,并且这样的细节是为了解释而不是限制的目的。已经参照附图描述了本文公开的实施方案。类似地,为了说明的目的,已经阐述了具体的数字、材料和配置以提供透彻的理解。然而,实施方案可以在无这样的具体细节的情况下实施。具有基本上相同的功能构造的部件由相同的参照标记表示,并且因此可省去任何多余的描述。
已经将各种技术描述为多个离散的操作以辅助理解各个实施方案。描述的顺序不应被解释为暗示这些操作是必须取决于该顺序的。实际上,这些操作不需要以所示的顺序进行。所描述的操作可以以与所描述的实施方案不同的顺序进行。在附加实施方案中,可进行各种附加操作和/或可省去所描述的操作。
如本文使用的“基底”或“目标基底”通常是指根据本发明的待处理的客体。基底可以包括任何装置(特别地,半导体或其他电子装置)的任何材料部分或结构,并且可为例如基础基底结构如半导体晶片、中间掩模(reticle)或者在基础基底结构上或覆盖在基础基底结构上的层如薄膜。因此,基底不限于任何特定的基础结构、下面的层或上覆层、图案化的或未图案化的,而是被设想成包括任何这样的层或基础结构以及层和/或基础结构的任意组合。该说明书可参照特定类型的基底,但是这仅仅为了举例说明的目的。
本领域普通技术人员还将理解,在仍然实现本发明的相同目的的同时,可以对上述技术的操作进行许多改变。这样的改变旨在被本公开内容的范围所涵盖。因此,本发明的实施方案的上述描述不旨在是限制性的。更确切的说,本发明的实施方案的任何限制在所附权利要求书中示出。

Claims (20)

1.一种自对准图案化的方法,所述方法包括:
提供基底,所述基底具有第一材料的第一结构、第二材料的第二结构和第三材料的第三结构,所述第二材料不同于所述第一材料和所述第三材料,所述第一结构和所述第三结构二者都具有与所述第二结构垂直的界面,所述第一结构位于所述第二结构的第一侧上,所述第三结构位于所述第二结构的相反侧上,所述第一结构的顶表面、所述第二结构的顶表面和所述第三结构的顶表面都是水平的并且彼此共面;
去除所述第二结构的上部,使得所述第二结构的所得顶表面在垂直方向上低于所述第一结构的顶表面,且在垂直方向上低于所述第三结构的顶表面;
在所述基底上沉积平坦化层,所述平坦化层覆盖所述第一结构、所述第二结构和所述第三结构,所述平坦化层具有水平平面的顶表面;
在所述平坦化层的顶表面上沉积溶解度改变剂;
活化所述溶解度改变剂,使得所述溶解度改变剂改变所述平坦化层的顶部的溶解度,所述平坦化层的顶部从所述平坦化层的顶表面垂直地延伸到至少所述第一结构的顶表面和所述第三结构的顶表面;以及
去除所述平坦化层的顶部,使得平坦化层材料从所述第一结构的顶表面去除,以及从所述第三结构的顶表面去除,这样的去除在所述第二结构的所述所得顶表面上留下预图案膜,所述预图案膜包括剩余的平坦化层材料。
2.根据权利要求1所述的方法,还包括:
在所述基底上沉积嵌段共聚物混合物;以及
使所述嵌段共聚物混合物相分离,使得自组装产生第一聚合物材料的第一聚合物结构,所述第一聚合物结构位于所述预图案膜上,并且所述第一聚合物结构的侧壁被设置成对准所述第一结构和所述第二结构的垂直界面,自组装还产生所述第一聚合物材料的第二聚合物结构,所述第二聚合物结构位于所述预图案膜上,并且所述第二聚合物结构的侧壁被设置成对准所述第三结构和所述第二结构的垂直界面,自组装还产生第二聚合物材料的第三聚合物结构,所述第三聚合物结构位于所述第一聚合物结构和所述第二聚合物结构之间。
3.根据权利要求2所述的方法,其中所述预图案膜的顶表面位于所述第一结构的顶表面和所述第三结构的顶表面的下方,使得所述第一结构和所述第三结构的侧壁露出;以及
其中所述第一聚合物结构的侧壁邻接所述第一结构的侧壁,以及所述第二聚合物结构的侧壁邻接所述第三结构的侧壁。
4.根据权利要求2所述的方法,其中所述第一聚合物材料相对于所述第二聚合物材料和预定的蚀刻化学物质是耐蚀刻的。
5.根据权利要求2所述的方法,还包括:
在所述第一聚合物结构和所述第二聚合物结构保留在所述基底上的同时,去除所述第三聚合物结构。
6.根据权利要求5所述的方法,还包括:
执行蚀刻步骤,其使用所述第一结构、所述第三结构、所述第一聚合物结构和所述第二聚合物结构作为掩模,用以蚀刻通过所述第二材料的所述第二结构。
7.根据权利要求1所述的方法,还包括:
在所述基底上沉积嵌段共聚物混合物;以及
使所述嵌段共聚物混合物相分离,其中所述嵌段共聚物混合物被选择成在所述第一结构和所述第三结构之间的所述预图案膜上自组装成至少三个结构,使得第一聚合物材料的聚合物结构位于所述预图案膜的在所述第二结构与所述第一结构的垂直界面处和所述第二结构与所述第三结构的垂直界面处的相反边缘处,自组装还包括第二聚合物材料的结构,所述第二聚合物材料的结构位于所述预图案膜上的所述第一聚合物材料的聚合物结构之间。
8.根据权利要求1所述的方法,其中去除所述第二结构的上部包括执行蚀刻过程,所述蚀刻过程相对于所述第一材料和所述第三材料选择性地蚀刻所述第二材料。
9.根据权利要求8所述的方法,其中执行所述蚀刻过程包括执行非等离子体气体蚀刻过程。
10.根据权利要求9所述的方法,其中执行所述蚀刻过程包括使用HF和NH3执行化学氧化物去除过程。
11.根据权利要求1所述的方法,其中所述预图案膜的润湿角不同于所述第一材料和所述第二材料的润湿角。
12.根据权利要求1所述的方法,其中沉积所述平坦化层包括沉积可显影减反射涂层。
13.根据权利要求1所述的方法,其中所述溶解度改变剂包括酸。
14.根据权利要求1所述的方法,其中沉积所述溶解度改变剂包括使用蒸气暴露沉积。
15.根据权利要求1所述的方法,其中活化所述溶解度改变剂包括加热所述溶解度改变剂,使得所述溶解度改变剂扩散到所述平坦化层中至预定深度并改变所述平坦化层的顶部的溶解度。
16.根据权利要求15所述的方法,其中加热所述溶解度改变剂包括控制加热参数,使得所述溶解度改变剂的扩散停止在所述预定深度处的附近。
17.根据权利要求1所述的方法,其中所述预图案膜的顶表面低于所述第一结构的顶表面和所述第二结构的顶表面,使得所述第一结构的侧壁和所述第三结构的侧壁露出,提供用于嵌段共聚物的自组装的浮凸图案。
18.根据权利要求1所述的方法,其中所述第一材料和所述第二材料相同。
19.根据权利要求1所述的方法,其中所述第二材料为氧化物,以及其中所述第一材料和所述第三材料为氮化硅。
20.根据权利要求1所述的方法,其中所述第一结构和所述第三结构为晶体管的栅极结构。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110515196A (zh) * 2018-05-21 2019-11-29 康宁公司 液体透镜和制造液体透镜的方法
CN111065965A (zh) * 2017-09-13 2020-04-24 株式会社Lg化学 图案化基底的制备方法
CN111128716A (zh) * 2019-11-15 2020-05-08 西安电子科技大学 一种大面积图形自对准的异质集成方法
CN111261586A (zh) * 2020-01-22 2020-06-09 成都工业学院 一种中孔半导体纳米结构的制作方法
CN111542919A (zh) * 2018-01-05 2020-08-14 东京毅力科创株式会社 先进的接触孔图案化的方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3026692A1 (en) * 2014-11-25 2016-06-01 IMEC vzw Method for manufacturing pillar or hole structures in a layer of a semiconductor device, and associated semiconductor structure
US9733566B2 (en) * 2015-03-17 2017-08-15 Tokyo Electron Limited Spin-on layer for directed self assembly with tunable neutrality
US9530663B1 (en) * 2015-06-23 2016-12-27 Nanya Technology Corp. Method for forming a pattern
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
KR20170051886A (ko) * 2015-11-03 2017-05-12 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US9684236B1 (en) * 2016-03-17 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a film layer
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) * 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
DE102018128925B4 (de) 2017-11-30 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
US10867833B2 (en) * 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
US11990334B2 (en) * 2019-07-19 2024-05-21 Tokyo Electron Limited Method for tuning stress transitions of films on a substrate
FR3102295B1 (fr) * 2019-10-16 2021-11-12 Centre Nat Rech Scient Procédé de lithographie par auto-assemblage dirigé
KR20240042531A (ko) * 2021-09-22 2024-04-02 도오꾜오까고오교 가부시끼가이샤 상분리 구조 형성용 수지 조성물, 및 상분리 구조를 포함하는 구조체의 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032216A (en) * 1989-10-20 1991-07-16 E. I. Du Pont De Nemours And Company Non-photographic method for patterning organic polymer films
US20090104550A1 (en) * 2004-01-12 2009-04-23 The Regents Of The University Of California Nanoscale electric lithography
US20090233236A1 (en) * 2008-03-17 2009-09-17 International Business Machines Corporation Method for fabricating self-aligned nanostructure using self-assembly block copolymers, and structures fabricated therefrom
JP2011018778A (ja) * 2009-07-09 2011-01-27 Panasonic Corp 自己組織化パターン形成方法
US20120127454A1 (en) * 2010-11-18 2012-05-24 Hiroko Nakamura Pattern forming method
CN103094095A (zh) * 2011-10-28 2013-05-08 中芯国际集成电路制造(北京)有限公司 制造半导体器件的方法
US20130133825A1 (en) * 2010-07-28 2013-05-30 Kabushiki Kaisha Toshiba Pattern formation method and polymer alloy base material
US20130140272A1 (en) * 2010-09-09 2013-06-06 Roelof Koole Lithography using self-assembled polymers
WO2014133004A1 (ja) * 2013-02-28 2014-09-04 東京エレクトロン株式会社 基板処理方法及びコンピュータ記憶媒体
JP2014164043A (ja) * 2013-02-22 2014-09-08 Tokyo Ohka Kogyo Co Ltd パターン形成方法、及び、相分離構造を含む構造体の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6238981B1 (en) 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
KR101291223B1 (ko) * 2007-08-09 2013-07-31 한국과학기술원 블록 공중합체를 이용한 미세 패턴 형성 방법
KR101355167B1 (ko) * 2007-12-14 2014-01-28 삼성전자주식회사 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법
KR20090083091A (ko) * 2008-01-29 2009-08-03 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
KR102003334B1 (ko) * 2012-09-04 2019-07-24 삼성전자주식회사 패턴 형성 방법
KR101449850B1 (ko) 2013-05-21 2014-10-13 한국과학기술원 용매 어닐링 방법, 이를 이용한 블록 공중합체 패턴 형성 방법 및 이에 의하여 제조된 블록 공중합체 패턴

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032216A (en) * 1989-10-20 1991-07-16 E. I. Du Pont De Nemours And Company Non-photographic method for patterning organic polymer films
US20090104550A1 (en) * 2004-01-12 2009-04-23 The Regents Of The University Of California Nanoscale electric lithography
US20090233236A1 (en) * 2008-03-17 2009-09-17 International Business Machines Corporation Method for fabricating self-aligned nanostructure using self-assembly block copolymers, and structures fabricated therefrom
JP2011018778A (ja) * 2009-07-09 2011-01-27 Panasonic Corp 自己組織化パターン形成方法
US20130133825A1 (en) * 2010-07-28 2013-05-30 Kabushiki Kaisha Toshiba Pattern formation method and polymer alloy base material
US20130140272A1 (en) * 2010-09-09 2013-06-06 Roelof Koole Lithography using self-assembled polymers
US20120127454A1 (en) * 2010-11-18 2012-05-24 Hiroko Nakamura Pattern forming method
CN103094095A (zh) * 2011-10-28 2013-05-08 中芯国际集成电路制造(北京)有限公司 制造半导体器件的方法
JP2014164043A (ja) * 2013-02-22 2014-09-08 Tokyo Ohka Kogyo Co Ltd パターン形成方法、及び、相分離構造を含む構造体の製造方法
WO2014133004A1 (ja) * 2013-02-28 2014-09-04 東京エレクトロン株式会社 基板処理方法及びコンピュータ記憶媒体

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111065965A (zh) * 2017-09-13 2020-04-24 株式会社Lg化学 图案化基底的制备方法
CN111065965B (zh) * 2017-09-13 2023-11-03 株式会社Lg化学 图案化基底的制备方法
CN111542919A (zh) * 2018-01-05 2020-08-14 东京毅力科创株式会社 先进的接触孔图案化的方法
CN111542919B (zh) * 2018-01-05 2024-05-10 东京毅力科创株式会社 先进的接触孔图案化的方法
CN110515196A (zh) * 2018-05-21 2019-11-29 康宁公司 液体透镜和制造液体透镜的方法
CN111128716A (zh) * 2019-11-15 2020-05-08 西安电子科技大学 一种大面积图形自对准的异质集成方法
CN111128716B (zh) * 2019-11-15 2023-10-17 西安电子科技大学 一种大面积图形自对准的异质集成方法
CN111261586A (zh) * 2020-01-22 2020-06-09 成都工业学院 一种中孔半导体纳米结构的制作方法
CN111261586B (zh) * 2020-01-22 2023-03-14 成都工业学院 一种中孔半导体纳米结构的制作方法

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