CN100407052C - 使用阴影心轴和偏轴曝光印制亚光刻图像 - Google Patents

使用阴影心轴和偏轴曝光印制亚光刻图像 Download PDF

Info

Publication number
CN100407052C
CN100407052C CN991215206A CN99121520A CN100407052C CN 100407052 C CN100407052 C CN 100407052C CN 991215206 A CN991215206 A CN 991215206A CN 99121520 A CN99121520 A CN 99121520A CN 100407052 C CN100407052 C CN 100407052C
Authority
CN
China
Prior art keywords
photoresist
layer
groove
shadow
arbor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN991215206A
Other languages
English (en)
Other versions
CN1253311A (zh
Inventor
古川俊治
M·C·哈利
S·J·霍尔梅斯
D·V·霍拉克
P·A·拉比多西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1253311A publication Critical patent/CN1253311A/zh
Application granted granted Critical
Publication of CN100407052C publication Critical patent/CN100407052C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0279—Ionlithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/944—Shadow

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明克服了现有技术的局限，能形成逻辑电路中使用的较小部件。本发明提供了一种在通过使用称做阴影心轴层的材料层产生阴影，在半导体衬底上限定和形成结构的新方法。在阴影心轴层中腐蚀出沟槽。沟槽的至少一侧用于在沟槽的底部投射阴影心轴层。保形淀积的光致抗蚀剂用于捕获阴影的图像。阴影的图像用于限定和形成结构。这能够在晶片的表面上形成图像，不会产生常规光刻中遇到的衍射效应。这样能够减小器件的尺寸并增加芯片的工作速度。

Description

使用阴影心轴和偏轴曝光印制亚光刻图像
本发明一般涉及半导体器件的制造，特别涉及在具有亚光刻尺寸的半导体器件上形成结构。
半导体微芯片已变为每日生活的一部分。半导体微芯片可用在任何地方，从玩具到车库开门器，特别是在计算机中。半导体工业不断地增加芯片的工作速度。增加芯片操作速度的一种方式是减小逻辑芯片中电路元件的尺寸。减小逻辑元件的尺寸使每个元件更快地操作，电信号以更短的时间穿越电路元件。
芯片的元件使用称为光刻的工艺形成。通过将适当的材料和称为光致抗蚀剂或仅仅为“抗蚀剂”的光敏化学物质放置在半导体晶片的表面上，然后用波长仔细选择的光选择性地曝光半导体晶片的部分表面进行常规的光刻。各种化学工艺将材料添加在某处或从某处除去，取决于该处是否暴露到特定波长的光。通过在光源和晶片的表面之间放置掩模露出或不露出特定的区域。掩模使光穿过某点并在某点阻挡光，由此将图形印在晶片的表面上。
常规的光刻受到穿过掩模的光的衍射效应限制。由于光波长的性质，使用掩模制成的任何图像由于衍射效应多少有些模糊。对于大图像由衍射效应造成的所述模糊不明显。然而，随着图像尺寸的缩小，所述模糊变得越来越明显，直到图像自身由于模糊而消失。由此，使用掩模的常规光刻仅对某个下限以上适用。目前已接近了这些极限。由衍射造成的所述模糊是使微芯片上的电路进一步小型化的极大障碍。虽然已开发出的图像增强技术在某种程度上克服了使图像失真的衍射效应，但仍存在常规光刻不起作用的图像尺寸。要在某种程度上超越传统光刻的下限使逻辑电路元件的尺寸减小，由此增加所得半导体芯片的操作速度。
本发明克服了现有技术的局限，形成较小的元件用于半导体逻辑电路中。本发明提供一种在半导体衬底上限定和形成结构的新方法，通过使用称做阴影心轴(shadow mandrel)层的材料层投射出(cast)阴影。在阴影心轴层腐蚀出沟槽。至少沟槽的一侧用于在沟槽的底部投射出阴影。保形地淀积的光致抗蚀剂用于捕获阴影的图像。阴影的图像用于限定和形成结构。由此在晶片的表面上产生图像，不会产生常规光刻遇到的衍射效应。这样可减小器件的尺寸和增加芯片的操作速度。
图1为根据优选实施例的方法；
图2示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图3示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图4示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图5示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图6示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图7示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图8示出了根据本发明的优选实施例处理中的半导体晶片的剖面图；
图9示出了根据本发明的第二示例性实施例的方法；
图10示出了根据本发明的第二示例性实施例处理中的半导体晶片的剖面图；
图11示出了根据本发明的第二示例性实施例处理中的半导体晶片的剖面图；
图12示出了根据本发明的第二示例性实施例处理中的半导体晶片的剖面图；
图13示出了根据本发明的第二示例性实施例处理中的半导体晶片的剖面图；
图14示出了根据本发明的第二示例性实施例处理中的半导体晶片的剖面图；
图15示出了根据第三示例性实施例处理中的半导体晶片的俯视图；
图16示出了根据第三示例性实施例处理中的半导体晶片的透视图；
图17示出了根据第三示例性实施例处理中的半导体晶片的俯视图；
图18示出了根据第三示例性实施例处理中的半导体晶片的俯视图。
根据本发明，称为阴影光刻的新工艺用于在半导体衬底上限定和形成结构。限定和形成的结构可以为形成半导体电路需要的任何结构。虽然在优选实施例中示出的例子为限定和形成栅，但应该明白本发明适用于形成半导体晶片上的任何结构。根据本发明的优选实施例，称做阴影心轴层的材料层投射出限定结构的阴影。要投射出阴影，要在阴影心轴中腐蚀出沟槽。在包括沟槽的晶片的表面上淀积保形淀积的光致抗蚀剂。然后以至少沟槽的一侧在沟槽的底部中投射出阴影的角度露出光致抗蚀剂。优选使用离子注入进行曝光，但也可以使用其它的方法，例如光学、紫外线、深紫外线、X射线、或电子束曝光。显影光致抗蚀剂，阴影的图像用于限定和形成结构。根据优选的实施例，限定的结构为栅。然而，本领域的技术人员能理解本发明可以限定半导体衬底上本发明需要的任何结构。
现在参考图1，示出了优选实施例的方法100。优选实施例中的示例性方法100特别适合形成逻辑栅。方法100介绍了根据优选实施例限定和形成结构需要的步骤。方法100的第一步骤102从衬底开始，通常为平面的晶片，在晶片的表面上淀积或生长合适的结构材料。由于根据优选实施例限定的结构为栅，因此结构材料包括栅导体和介质，例如二氧化硅和多晶硅。结构材料还包括适合于形成栅的任何其它材料。当然，如果限定的结构不是栅，应该使用适合该结构的结构材料。在一些条件下，衬底自身适当地包括结构材料。例如，可以使用阴影光刻限定和形成的一个结构是接触孔。可以根据这里介绍的本发明，例如通过应用图像增强技术印制狭长图像形成沟槽，然后使用阴影光刻减小形成接触孔的最终图像尺寸来完成。下一步骤104是在晶片的表面上淀积存储层和阴影心轴。存储层以后将作为硬掩模并保持限定结构中使用的阴影图像进行图像的反转。阴影心轴将用做阴影投射层投射出限定结构的阴影。根据优选实施例，存储层为氮化物的薄层，阴影心轴层为四乙氧基硅烷(“TEOS”)的厚层。阴影心轴的厚度为确定根据本发明得到的特征尺寸的一个因素。本领域技术人员应理解可以使用其它的材料，并且可以根据本发明的具体应用和要限定和形成的结构改变存储层和阴影心轴的尺寸。
图2示出了方法100的步骤104之后的平面晶片202。栅氧化层204已生长在晶片202的表面上。栅多晶硅206已淀积在栅氧化物204上。存储层包括已淀积在栅多晶硅206上的氮化物层208。在氮化物层208上是阴影心轴层，包括TEOS 210的厚层。TEOS层210以后将用于投射出限定栅的阴影。栅多晶硅206和栅氧化层204可以用任何适合的材料代替。如果要限定和形成的结构不是栅，那么可以使用适合该结构的材料代替栅多晶硅206和栅氧化层204。类似地，任何适合的硬掩模材料可以代替氮化物208。为了达到某些目的，例如结合第二实施例公开的，可以一起省略氮化层。TEOS层210可以用任何合适的材料代替。
再参考图1，方法100的下一步骤106是使用任何合适的光刻工艺在阴影心轴中腐蚀出沟槽。步骤106包括将光致抗蚀剂施加在阴影心轴的表面上，掩蔽和曝光光致抗蚀剂构图沟槽，显影光致抗蚀剂并腐蚀出沟槽。优选沟槽为使用光刻工艺可以得到的最小特征尺寸。所得沟槽的一侧用于在下面的存储层上投射出阴影来限定出结构。方法100的下一步骤108是在包括沟槽底部和侧壁的晶片表面上淀积保形的光致抗蚀剂层。使用的曝光类型在一定程度上将确定使用的光致抗蚀剂的类型，这是由于光致抗蚀剂必须响应于使用的曝光。在优选实施例中，使用化学汽相淀积(CVD)淀积光致抗蚀剂，使抗蚀剂粘附到沟槽的侧壁和底部。
合适的抗蚀剂的一个例子是Microelectronic Engineering，30卷，1996，275-78页中介绍的等离子体聚合聚硅烷抗蚀剂。所述抗蚀剂有几个独特的性质。第一，它可以显影为正和负型抗蚀剂。第二，可以使用化学汽相淀积工艺保形地淀积抗蚀剂。第三，它可以通过两种类型的曝光激活，氧离子注入或存在氧时用紫外线照射。在任何一种曝光中，硅-硅键断裂，氧与激活的硅原子反应。所述反应的结果是二氧化硅形成在曝光的区域中。所述抗蚀剂可以使用缓冲的氢氟酸(HF)或氟等离子体显影为正型抗蚀剂。所述抗蚀剂可以使用氯等离子体显影为负型抗蚀剂。
在本发明的优选实施例中，以负型和正型方式使用聚硅烷抗蚀剂。在第一实施例中，用氧离子注入抗蚀剂，然后用氯或溴显影剂显影，仅除去没有被氧注入的部分抗蚀剂。在第二实施例中，用氧注入抗蚀剂，然后用以氢氟酸为基础或氟等离子体显影剂显影，仅除去用氧注入的那部分抗蚀剂。
可以用做对注入敏感的抗蚀剂的另一材料是多晶硅。可以使用任何常规的技术保形地淀积多晶硅。用适当的硼注入的多晶硅在氢氧化钾/异丙醇显影剂中不可溶，同时未注入的区域对显影剂保持可溶。
根据优选的实施例，光致抗蚀剂显影为负型抗蚀剂。本领域的技术人员应理解根据本发明可以使用其它类型的抗蚀剂。
方法100的下一步骤110是以不垂直的角度曝光晶片，由此在沟槽中投射出阴影。在优选实施例中，所述曝光包括使用适当的注入装置注入氧离子。这些装置通常使用电场将离子朝晶片的表面加速，使它们注入到晶片内。然而如前所述，曝光可以包括除离子注入之外的其它方法，例如光学、紫外线、深紫外线、X射线、或电子束曝光。
根据优选实施例的步骤110的曝光显示在图3中。沟槽312已在TEOS 210中腐蚀出。沟槽312有底部313、第一侧壁315和第二侧壁317。沟槽312有宽度325和深度327。聚硅烷光致抗蚀剂的保形层314已淀积在晶片202的表面上。然后以不垂直的角度318进行氧离子注入316曝光晶片202。因此沟槽312的第一侧壁315在沟槽312的底部313投射出阴影319。这导致在沟槽312的底部存在部分未曝光的光致抗蚀剂。在优选实施例中使用的聚硅烷光致抗蚀剂层314将显影为负型光致抗蚀剂，所以显影时将除去未曝光的部分。仅由曝光的角度318和沟槽312的深度327决定所述阴影319的尺寸。如果阴影319的尺寸表示为“s”，沟槽312的深度327表示为“d”，曝光角度318表示为“φ”，那么阴影319的尺寸由以下方程给出：
s＝d tan(90-φ)
适当的曝光角度318约70℃。当然，也可以使用其它的角度。适当的深度327约3,000埃。可以很精确地控制TEOS 210的厚度和沟槽312的对应深度327，仅约百分之一到二的偏差。类似地，可以很精确地确定曝光的角度318。由此，可以精确地控制阴影319的尺寸。由于使用离子注入，阴影319的图像不会受到传统光刻的衍射效应影响。阴影319在它的第一边缘321与边缘312的第一侧壁315自对准。如上所述，由曝光角度318和沟槽312的深度327确定阴影319的第二边缘323。
当使用多晶硅抗蚀剂时，优选注入硼使曝光的多晶硅在显影剂中不可溶。优选使用离子注入装置，将硼朝晶片的表面加速，使它注入到多晶硅抗蚀剂内，进行所述注入。通常优选10KeV下的1×1015-1×1018离子/cm3的BF2注入使多晶硅抗蚀剂在显影液中不可溶。
再参考图1，方法100的下一步骤112是显影光致抗蚀剂。除去未曝光的部分光致抗蚀剂。在优选的实施例中，可以使用如氯腐蚀等的任何适当的腐蚀进行所述步骤112。在下一步骤114中，腐蚀未显影的光致抗蚀剂和下面的存储层，在投射出阴影的存储层中形成凹槽。在优选的实施例中，用第二干法腐蚀完成步骤114。所述凹槽用于形成结构。
步骤114的结果显示在图4中。将投射出阴影319的未曝光的光致抗蚀剂部分314和氮化物层208已除去，产生与阴影心轴的边缘自对准的凹槽418。由此，氮化物层208作为存储层，保留阴影319限定的结构，用于使图像反转的目的。
再参考图1，方法100的下一步骤116是从晶片的表面除去剩余的阴影心轴部分。在优选实施例中，使用氢氟酸(HF)浸泡。方法的下一步骤118是在晶片的表面上淀积图像反转层，完全地填充存储层中腐蚀出的凹槽。在优选实施例中，图像反转层为TEOS的薄层。当然，除TEOS以外的材料也可以用做图像反转层。相对于掩模层图像反转层使用的材料优选有良好的抛光比例和良好的腐蚀比例。例如，三或四对一的腐蚀比例是可接受的。图像反转层也可以选择为在除去存储层期间不被腐蚀的材料和对于结构材料的随后腐蚀为良好的硬掩模。填充凹槽的部分图像反转层以后将用做形成结构的硬掩模。
完成步骤118之后过填充的晶片显示在图5中。TEOS 520的薄层已淀积在晶片的表面上，填充了小凹槽418。
再参考图1，方法100的下一步骤120是除去图像反转层的过量部分。通过平面化图像反转层仅留下凹槽中的部分图像反转层来完成。由此凹槽中的图像反转层保留的阴影图像用于限定以后腐蚀步骤中的结构，图像反转层的其余部分作为硬掩模。
步骤120的结果显示在图6中。TEOS 520的薄层已平面化，仅在凹槽418中留下小部分的TEOS 622。氮化层208在凹槽418的每一侧上延伸。小部分的TEOS 622紧接在栅多晶硅206上。所述小部分的TEOS 622用于掩蔽在腐蚀步骤中将形成栅的部分下栅多晶硅206和栅氧化物204。
再参考图1，方法100的下一步骤122是从晶片的表面上除去存储层的剩余部分。使用对剩余的存储层有选择性的合适腐蚀完成。步骤122曝光除图像反转层的其余部分覆盖的部分以外的结构材料。
步骤122的结果显示在图7中。小部分的TEOS 622覆盖在部分栅多晶硅206上。栅多晶硅206的其余部分现在位于晶片202的表面上。
再参考图1，方法100的下一步骤124是使用图像反转层的其余部分作为掩模并腐蚀结构材料形成结构。
步骤124的结果显示在图8中。已形成了多晶硅叠层823，包括覆盖多晶硅栅826的小部分TEOS 622和栅氧化物824。TEOS 622已除去。
由于使用阴影光刻代替常规的光刻限定栅，所以它的尺寸显著小于使用常规光刻得到的尺寸。例如，如果使用的沟槽为最小特征尺寸，并且曝光的角度不垂直于晶片的表面，那么在沟槽的底部投射出并用于限定结构的阴影将小于用常规的光刻工艺得到的最小特征尺寸。由于较小的栅有较快的开关时间，根据本发明形成的逻辑电路比使用常规光刻形成的栅操作更快。
现在参考图9，示出了根据第二示例性实施例的方法。第二示例性实施例使用与优选实施例相同的硅烷化学汽相淀积光致抗蚀剂。然而，在第二示例性实施例中，光致抗蚀剂显影为正型抗蚀剂。方法900的第一步骤902包括提供衬底，通常为平面的晶片，在晶片的表面上淀积或生长结构材料。结构材料包括适合于形成栅使用的任何材料。当然，如果要限定的结构不是栅，那么应使用适合该结构的材料。由于第二示例性实施例限定的结构为栅，因此结构材料包括栅氧化层和多晶硅栅层。在一些情况中，衬底自身适当地包括结构材料。方法900的下一步骤904是淀积阴影心轴层。根据第二示例性实施例，阴影心轴包括多晶硅的厚层。对于优选的实施例，本领域技术人员应理解可以使用多种材料。第二示例性实施例与优选实施例的不同之处还在于不使用存储层。在第二示例性实施例中，不需要存储层，是由于将光致抗蚀剂显影为正型抗蚀剂消除了使限定结构使用的阴影图像反转的需要。
图10示出了步骤904的结果。栅氧化物1004已生长在晶片1002的表面上。栅多晶硅1006已淀积在栅氧化物1004上。由多晶硅1010厚层组成的阴影心轴已淀积在栅多晶硅1006上。
再参考图9，方法900的下一步骤906是使用任何适当的光刻工艺在阴影心轴中产生沟槽。步骤906包括将光致抗蚀剂施加在阴影心轴的表面上，掩蔽和曝光光致抗蚀剂以构图沟槽，显影光致抗蚀剂以及腐蚀沟槽。优选沟槽为使用的光刻工艺可以得到的最小特征尺寸。方法900的下一步骤908是在包括沟槽底部和侧壁的晶片表面上淀积光致抗蚀剂的保形层。对于优选实施例，使用硅烷CVD光致抗蚀剂，是由于它可以满意地粘附到沟槽的侧壁上。与优选的实施例不同，根据第二示例性实施例方法的900显影为正型抗蚀剂。可以使用以氢氟酸为基础的显影剂或氟等离子体完成所述显影。本领域的技术人员应理解根据本发明可以使用其它的光致抗蚀剂。方法900的下一步骤910是以不垂直的角度离子注入晶片，由此在沟槽中投射出阴影。对于优选实施例，优选通过将氧离子注入到抗蚀剂内进行工艺。然而，可以使用其它类型的曝光。
图11示出了曝光的步骤910。已在多晶硅1010的厚层中腐蚀出沟槽1112。沟槽1112有底部1113、第一侧壁1115以及第二侧壁1117。沟槽1112有宽度1125和深度1127。硅烷光致抗蚀剂1114的保形层已淀积在晶片1002的表面上。然后使用氧的离子注入1116以角度1118曝光晶片1002。沟槽1112的第一侧壁1115由此在沟槽1112的底部1113投射出阴影1119。由于在第二示例性实施例中硅烷光致抗蚀剂显影为正型抗蚀剂，显影之后，光致抗蚀剂1114从投射出阴影1119之外的部分除去。阴影1119的尺寸仅由曝光的角度1118和沟槽1112的深度1127确定。对于优选的实施例，如果阴影1119的尺寸表示为“s”，沟槽1112的深度1127表示为“d”，曝光角度1118表示为“φ”，那么阴影1119的尺寸由以下方程给出：
S＝d tan(90-φ)
可以很精确地控制多晶硅1010的厚度和沟槽1112的对应深度1127，仅约百分之一到二的偏差。类似地，可以很清确地确定曝光的角度1118。由此。可以精确地控制阴影1119的尺寸。由于使用离子注入，阴影1119的图像不会受到传统光刻的衍射效应的影响。阴影1119在它的第一边缘1121与沟槽1112的第一侧壁1115自对准。如上所述，仅由曝光角度1119和沟槽1112的深度1127确定阴影1119的第二边缘1123。
再参考图9，方法900的下一步骤912是显影光致抗蚀剂。根据第二二示例性实施例，如上所述，光致抗蚀剂显影为正型抗蚀剂。显影除去曝光的光致抗蚀剂，仅在要投射出阴影的部分留下光致抗蚀剂。步骤912的结果显示在图12中。由阴影1119覆盖的光致抗蚀剂的其余部分1218保留在晶片的表面上。
再参考图9，方法900的下一步骤914是使用HF除去阴影心轴的其余部分。沿沟槽侧壁向上延伸的光致抗蚀剂的其余部分很坚硬足以在除去阴影心轴之后保持垂直。所述光致抗蚀剂的向上部分将在随后的步骤中除去。下一步骤915是将其余的光致抗蚀剂转变为二氧化硅，由此在随后的腐蚀步骤中与下面的多晶硅区分开。转变其余的光致抗蚀剂的一种方式是使用二次离子注入或其它合适的曝光方法进行曝光。如果暴露到氧的气氛时间足够长，其余的光致抗蚀剂也将转变为二氧化硅。可以通过升高气氛温度来减少使用氧气氛进行所述转变需要的时间。方法900的下一步骤916是使用显影的光致抗蚀剂作为掩模腐蚀结构的材料。合适的腐蚀包括氯或溴干法腐蚀。
步骤916的结果显示在图13中。其余的光致抗蚀剂1218在栅多晶硅1006和栅氧化物1004的腐蚀中作为掩模。因此，仅留下栅多晶硅1006的一小部分1322。类似地，仅留下栅氧化物1004的一小部分1320。其余的栅多晶硅1322和栅氧化物1320形成多晶硅层1323。由于使用阴影光刻代替传统的光刻确定多晶硅叠层1323的尺寸，因此多晶硅叠层1323的尺寸显著小于使用常规光刻方法得到的尺寸。
再参考图9，方法900的下一步骤918是可选地除去其余的光致抗蚀剂。使用稀释的HF或HF蒸汽除去其余的光致抗蚀剂。如果要限定和形成的结构是栅，那么使用HF对栅材料的损伤最小。还可以使用反应离子腐蚀(RIE)。如果存在损伤，那么RIE对源和漏注入的损伤最小。其余的光致抗蚀剂仍留在原位。
步骤920的完成显示在图14中。在图14中，包括栅多晶硅1322和栅氧化物1320的多晶硅叠层1323留在晶片1002的表面上。
到此为止，现已使用长度仅在一个方向延伸的沟槽介绍了本发明。然而，本发明也可以使用在多于一个方向内延伸的沟槽。如图15和16所示。沟槽1506沿两个轴延伸，包括“L”形。当然，沟槽的实际形状可以根据用户的要求改变。保形淀积光致抗蚀剂之后，使用离子注入1510或任何适当的曝光装置以阴影1508在沟槽1506底部投射出角度曝光晶片1504的表面1520。应该注意在介绍的前-实施例中，以不垂直的角度对晶片的表面进行曝光，同时仍垂直于沟槽的长度。在所述第三示例性实施例中，与晶片的表面和沟槽的两个轴都不垂直的角度曝光。随影1508沿沟槽1506的每一个臂眨伸。阴影的长度为离子注入角度1512的函数。以此方式，本发明可用于限定在多于一个方向内延伸的结构。
使用阴影光刻的另一种方式是选择性仅变窄具体段的现有布线级。在栅导体级，例如，选择性地使用阴影光刻技术使亚光刻器件制造的芯片的某些部分中，同时较大的器件可以用做其它的结构，例如延伸的布线图形，当以较大的尺寸构图它们时，提供了较高的电导率。此时，亚光刻器件提供了高性能的晶体管，同时较大的结构提供了低电阻布线以及宽栅极。通过使用阻挡掩模保护一些形状免受离了注入束影响可以选择性的使用阴影技术。在所述阻挡掩模步骤中由抗蚀剂覆盖的这些衩底图形不会因离子注入操作改变。
如果角度使部分结构不希望地被离子注入束曝光，也需要将所述阻挡掩模技术应用在连接它们倾斜的位置处的亚光刻器件。从图17可以看出，在具有X和Y结构方向的芯片设计中，相对于离子注入束，可能发生两种可能类型的角度。角落(corner)1600和1602被离子注入束二等分，同时角落1605和1606显示为与离子注入正交。这两种类型的角落与投射出阴影很不同。两等分的角落显示出连续的阴影光刻图像，不需要任何附加的处理来保持所述连续的形状。然而，正交的角落投射出不连续地环绕角落的阴影光刻图像。它们由空隙1620和1622分离。如果芯片设计要求连续的布线环绕这些角落，那么可以使用阻挡掩模抗蚀剂形状1630和1632保护这些角落免受离子注入束影响。所述掩模和所得连续的阴影图像1708显示在图18中。
根据以上介绍的本发明，称为阴影光刻的新工艺用于在半导体衬底上限定和形成结构。根据本发明，阴影心轴层淀积在晶片的表面上。在阴影心轴层中至少腐蚀出一个沟槽。光致抗蚀剂淀积在包括沟槽底部和侧壁的晶片表面上。然后以沟槽的至少一个侧壁在沟槽的底部投射出阴影的角度曝光晶片。所述阴影用于限定结构。
这里借助优选实施例、第二示例性实施例和第三示例性实施例公开了本发明。本领域的技术人员应理解可以对这里公开的实施例进行多种改变而不脱离本发明的范围。例如，用于光致抗蚀剂或阴影心轴、存储层、图像反转层、或结构材料的实际材料和物质可以改变。类似地，选择层、沟槽的尺寸、和这里公开的曝光的角度都可以改变，而不脱离本发明的范围。使用的曝光的类型也不一定是这里介绍的离子注入曝光，但可以包括光学、紫外线、深紫外线、X射线、或电子束曝光。

Claims (50)

1.一种在衬底上限定结构的方法，包括以下步骤：
a.在衬底上淀积阴影心轴层；
b.在阴影心轴层中腐蚀出沟槽，沟槽具有侧壁和底部；
c.在阴影心轴层和沟槽上淀积光致抗蚀剂层；
d.以一定角度曝光光致抗蚀剂层，使得沟槽底部第一部分的光致抗蚀剂被曝光，和沟槽底部第二部分的光致抗蚀剂由沟槽侧壁阻挡并且不被曝光；
e.显影光致抗蚀剂层；以及
f.使用显影的光致抗蚀剂层限定结构。
2.根据权利要求1的方法，其中光致抗蚀剂层为正型光刻胶。
3.根据权利要求1的方法，其中显影光致抗蚀剂层的步骤包括从沟槽底部的第一部分除去曝光的光致抗蚀剂，其中使用显影的光致抗蚀剂层限定结构的步骤还包括使用未曝光的第二部分的其余光致抗蚀剂限定结构。
4.根据权利要求3的方法，其中使用未曝光的第二部分的其余光致抗蚀剂的步骤包括使用其余的光致抗蚀剂作为硬掩模，同时腐蚀下面的衬底，由此不腐蚀其余光致抗蚀剂下面的衬底。
5.根据权利要求4的方法，其中衬底为栅导体。
6.根据权利要求1的方法，其中光致抗蚀剂层为负型光刻胶。
7.根据权利要求1的方法，其中显影光致抗蚀剂层的步骤包括除去沟槽底部的第二部分未曝光的光致抗蚀剂，使用显影的光致抗蚀剂限定结构的步骤包括使用除去的光致抗蚀剂的第一部分限定结构。
8.根据权利要求7的方法，其中使用除去的光致抗蚀剂层的第一部分限定结构的步骤包括腐蚀衬底由此除去的光致抗蚀剂第一部分下面的衬底被腐蚀。
9.根据权利要求8的方法，其中衬底包括存储层。
10.根据权利要求1的方法，其中使用化学汽相淀积淀积光致抗蚀剂层。
11.根据权利要求1的方法，其中光致抗蚀剂层包括硅烷光致抗蚀剂。
12.根据权利要求11的方法，其中曝光光致抗蚀剂的步骤包括将氧离子注入到光致抗蚀剂内。
13.根据权利要求12的方法，其中显影光致抗蚀剂层的步骤包括使用氯显影剂将骤硅烷显影为负光致抗蚀剂。
14.根据权利要求12的方法，其中显影光致抗蚀剂层的步骤包括使用氢氟酸显影剂将骤硅烷显影为正型光致抗蚀剂。
15.根据权利要求12的方法，其中显影光致抗蚀剂层的步骤包括使用氟等离子体显影剂将骤硅烷显影为正型光致抗蚀剂，以显影光致抗蚀剂层。
16.根据权利要求1的方法，其中淀积光致抗蚀剂层的步骤包括化学汽相淀积硅烷光致抗蚀剂。
17.根据权利要求1的方法，其中光致抗蚀剂层包括多晶硅。
18.根据权利要求14的方法，其中曝光光致抗蚀剂的步骤包括将硼离子注入到光致抗蚀剂内。
19.根据权利要求18的方法，其中显影光致抗蚀剂层的步骤包括使用氢氧化钾显影剂将多晶硅显影为负型光致抗蚀剂。
20.根据权利要求1的方法，其中沟槽沿两个轴延伸，其中曝光光致抗蚀剂的步骤还包括相对于沟槽的两个轴以不垂直的角度曝光光致抗蚀剂，由此沟槽底部未曝光的第二部分沿两个轴延伸。
21.根据权利要求20的方法，其中曝光光致抗蚀剂层的步骤包括将离子注入到光致抗蚀剂内。
22.根据权利要求21的方法，还包括采用阻挡掩模抗蚀剂图案防止沟槽底部的第三部分被曝光。
23.根据权利要求1的方法，其中所限定的结构为栅。
24.根据权利要求1的方法，其中结构限定为接触孔。
25.一种在半导体晶片上形成结构的方法，包括以下步骤：
a.在半导体晶片的表面上淀积结构材料层；
b.在结构材料层上淀积阴影心轴层；
c.在阴影心轴层中腐蚀出具有底部和侧面的沟槽；
d.在阻影心轴层的表面和所述沟槽的底部和侧面上施加保形的正型光致抗蚀剂层；
e.使用离子注入曝光光致抗蚀剂层，使至少沟槽的一侧在沟槽的底部投射出阴影，所述阴影部分作为所述沟槽的底部的第一部分，由此第一部分中的光致抗蚀剂未曝光，同时沟槽底部其余的光致抗蚀剂被曝光；
f.显影光致抗蚀剂，仅留下沟槽底部第一部分中未曝光的光致抗蚀剂，并除去曝光的光致抗蚀剂；
g.除去阴影心轴层；以及
h.除了与第一部分相关的结构材料以外，从晶片的表面除去其余结构材料。
26.根据权利要求25的方法，其中在阴影心轴层中腐蚀出沟槽的步骤包括在阴影心轴层上施加光致抗蚀剂层，通过掩模曝光光致抗蚀剂构图沟槽，显影光致抗蚀剂露出部分阴影心轴层，并腐蚀阴影心轴层的曝光部分形成沟槽。
27.根据权利要求26的方法，其中沟槽为常规光刻得到的最小光刻特征尺寸。
28.根据权利要求25的方法，其中阴影心轴层包括四乙氧基硅烷TEOS的厚层。
29.根据权利要求25的方法，其中结构材料包括栅导体。
30.根据权利要求25的方法，其中结构材料还包括栅介质层。
31.根据权利要求25的方法，其中使用化学汽相淀积淀积光致抗蚀剂。
32.根据权利要求25的方法，其中光致抗蚀剂层包括聚硅烷光致抗蚀剂。
33.根据权利要求28的方法，其中使用离子注入曝光光致抗蚀剂的步骤包括注入氧。
34.根据权利要求33的方法，其中显影光致抗蚀剂的步骤包括使用氢氟酸显影剂显影聚硅烷。
35.根据权利要求33的方法，其中显影光致抗蚀剂的步骤包括使用氟等离子体显影剂显影聚硅烷。
36.根据权利要求25的方法，其中除了与第一部分相关的结构材料之外，从晶片的表面除去其余结构材料的步骤包括腐蚀结构材料，同时使用第一部分中的未曝光的光致抗蚀剂作为硬掩模防止光致抗蚀剂的第一部分下面的结构材料被腐蚀。
37.根据权利要求25的方法，其中沟槽沿半导体晶片的表面上的两个方向延伸，并具有多个角落，其中曝光光致抗蚀剂的步骤还包括曝光光致抗蚀剂，通过曝光使沟槽的至少一个角落二等分，并且沟槽的至少一个角落垂至于曝光。
38.根据权利要求37的方法，还包括在曝光光致抗蚀剂层的步骤期间，用阻挡掩模抗蚀剂图案在所述垂至于曝光的至少一个角落阻挡沟槽的底部形成连续的阴影图像。
39.一种在半导体晶片上形成结构的方法，包括以下步骤：
在半导体晶片的表面上淀积结构料层；
在结构材料层上淀积存储层；
在存储层上淀积阴影心轴层；
在阴影心轴层中腐蚀出具有底部和侧面的沟槽；
在阴影心轴层和沟槽上施加保形的负型光致抗蚀剂层；
使用离子注入曝光光致抗蚀剂层，使至少沟槽的一侧在光致抗蚀剂的第一部分上的沟槽的底部投射出阴影，由此第一部分光致抗蚀剂未曝光，同时沟槽底部被曝光的光致抗蚀剂作为第二部分；
显影光致抗蚀剂，除去未曝光的第一部分光致抗蚀剂；
腐蚀光致抗蚀剂的第一部分下的存储层，由此在存储层中形成凹槽，对应与光致抗蚀剂的未曝光的第一部分；
除去阴影心轴层；
在存储层上淀积图像反转层，由此填充凹槽；
除去图像反转层的过量部分，由此仅在凹槽中留下图像反转层的第一部分；
除去存储层；以及
除了图像反转层的剩余的第一部分下面的层之外，除去结构材料层形成结构。
40.根据权利要求39的方法，其中：
存储层包括氮化物层：
阴影心轴层包括四乙氧基硅烷TEOS的厚层；以及
图像反转层包括四乙氧基硅烷TEOS的薄层。
41.根据权利要求39的方法，其中：
存储层包括氮化物层；
阴影心轴层包括多晶硅的厚层；以及
图像反转层包括四乙氧基硅烷TEOS的薄层。
42.根据权利要求39的方法，其中结构材料包括多晶硅层和二氧化硅层。
43.根据权利要求39的方法，其中光致抗蚀剂的保形层包括聚硅烷光致抗蚀剂。
44.根据权利要求39的方法，其中使用离子注入曝光光致抗蚀剂层的步骤包括注入氧。
45.根据权利要求39的方法，其中显影光致抗蚀剂层的步骤包括使用氯显影剂。
46.根据权利要求39的方法，其中光致抗蚀剂层包括多晶硅。
47.根据权利要求46的方法，其中使用离子注入曝光光致抗蚀剂层的步骤包括注入硼。
48.根据权利要求39、46、47中任一权利要求的方法，其中显影光致抗蚀剂层的步骤包括使用氢氧化钾显影剂。
49.根据权利要求39的方法，其中沟槽沿半导体晶片的表面上的两个方向延伸，并具有多个角落，其中曝光光致抗蚀剂的步骤还包括曝光光致抗蚀剂，通过曝光使沟槽的至少一个角落二等分，并且沟槽的至少一个角落垂至于曝光。
50.根据权利要求49的方法，还包括在曝光光致抗蚀剂层的步骤期间，用阻挡掩模蚀剂图案在所述垂至于曝光的至少一个角落阻挡沟槽的底部形成连续的阴影图像。
CN991215206A 1998-10-30 1999-10-14 使用阴影心轴和偏轴曝光印制亚光刻图像 Expired - Fee Related CN100407052C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/183926 1998-10-30
US09/183,926 US6194268B1 (en) 1998-10-30 1998-10-30 Printing sublithographic images using a shadow mandrel and off-axis exposure

Publications (2)

Publication Number Publication Date
CN1253311A CN1253311A (zh) 2000-05-17
CN100407052C true CN100407052C (zh) 2008-07-30

Family

ID=22674871

Family Applications (1)

Application Number Title Priority Date Filing Date
CN991215206A Expired - Fee Related CN100407052C (zh) 1998-10-30 1999-10-14 使用阴影心轴和偏轴曝光印制亚光刻图像

Country Status (5)

Country Link
US (1) US6194268B1 (zh)
KR (1) KR100323160B1 (zh)
CN (1) CN100407052C (zh)
MY (1) MY115933A (zh)
SG (1) SG80082A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6862798B2 (en) 2002-01-18 2005-03-08 Hitachi Global Storage Technologies Netherlands B.V. Method of making a narrow pole tip by ion beam deposition
US6998332B2 (en) * 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
DE102004041679B4 (de) * 2004-08-20 2009-03-12 Qimonda Ag Verfahren zur lithgraphischen Herstellung einer Struktur in einer strahlungsempfindlichen Schicht und ein strukturiertes Halbleitersubstrat mit Oberflächenstruktur
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
JP4699140B2 (ja) * 2005-08-29 2011-06-08 東京応化工業株式会社 パターン形成方法
US7265013B2 (en) * 2005-09-19 2007-09-04 International Business Machines Corporation Sidewall image transfer (SIT) technologies
US7439144B2 (en) * 2006-02-16 2008-10-21 International Business Machines Corporation CMOS gate structures fabricated by selective oxidation
WO2008103375A2 (en) * 2007-02-19 2008-08-28 Mobileaccess Networks Ltd. Method and system for improving uplink performance
WO2009029302A2 (en) * 2007-05-08 2009-03-05 University Of Washington Shadow edge lithography for nanoscale patterning and manufacturing
JP5144127B2 (ja) * 2007-05-23 2013-02-13 キヤノン株式会社 ナノインプリント用のモールドの製造方法
TWI346350B (en) * 2007-12-07 2011-08-01 Nanya Technology Corp Patterning method
US7960096B2 (en) * 2008-02-11 2011-06-14 International Business Machines Corporation Sublithographic patterning method incorporating a self-aligned single mask process
US8105901B2 (en) * 2009-07-27 2012-01-31 International Business Machines Corporation Method for double pattern density
US8232198B2 (en) 2010-08-05 2012-07-31 International Business Machines Corporation Self-aligned permanent on-chip interconnect structure formed by pitch splitting
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
US10854455B2 (en) * 2016-11-21 2020-12-01 Marvell Asia Pte, Ltd. Methods and apparatus for fabricating IC chips with tilted patterning

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529686A (en) * 1981-02-03 1985-07-16 Siemens Aktiengesellschaft Method for the manufacture of extremely fine structures
US4599790A (en) * 1985-01-30 1986-07-15 Texas Instruments Incorporated Process for forming a T-shaped gate structure
US5129991A (en) * 1991-04-30 1992-07-14 Micron Technology, Inc. Photoelectron-induced selective etch process
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5610441A (en) * 1995-05-19 1997-03-11 International Business Machines Corporation Angle defined trench conductor for a semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3908263A (en) 1974-11-14 1975-09-30 Rca Corp Separate interdigital electrodes without using any special photolithographic techniques
JPS5939906B2 (ja) 1978-05-04 1984-09-27 超エル・エス・アイ技術研究組合 半導体装置の製造方法
US4525919A (en) 1982-06-16 1985-07-02 Raytheon Company Forming sub-micron electrodes by oblique deposition
US4536942A (en) 1982-12-09 1985-08-27 Cornell Research Foundation, Inc. Fabrication of T-shaped metal lines for semiconductor devices
US4673960A (en) 1982-12-09 1987-06-16 Cornell Research Foundation, Inc. Fabrication of metal lines for semiconductor devices
US4551905A (en) 1982-12-09 1985-11-12 Cornell Research Foundation, Inc. Fabrication of metal lines for semiconductor devices
US4618510A (en) 1984-09-05 1986-10-21 Hewlett Packard Company Pre-passivated sub-micrometer gate electrodes for MESFET devices
US4687730A (en) 1985-10-30 1987-08-18 Rca Corporation Lift-off technique for producing metal pattern using single photoresist processing and oblique angle metal deposition
US4761464A (en) 1986-09-23 1988-08-02 Zeigler John M Interrupted polysilanes useful as photoresists
JPH03245527A (ja) 1990-02-23 1991-11-01 Rohm Co Ltd 微細加工方法
DE69220846T2 (de) 1991-05-03 1998-02-12 Philips Electronics Nv Verfahren zur Herstellung eines Halbleiterbauelements mit Ionenimplantierung
US5185294A (en) 1991-11-22 1993-02-09 International Business Machines Corporation Boron out-diffused surface strap process
JPH05206025A (ja) 1992-01-27 1993-08-13 Rohm Co Ltd 微細加工方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529686A (en) * 1981-02-03 1985-07-16 Siemens Aktiengesellschaft Method for the manufacture of extremely fine structures
US4599790A (en) * 1985-01-30 1986-07-15 Texas Instruments Incorporated Process for forming a T-shaped gate structure
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5129991A (en) * 1991-04-30 1992-07-14 Micron Technology, Inc. Photoelectron-induced selective etch process
US5610441A (en) * 1995-05-19 1997-03-11 International Business Machines Corporation Angle defined trench conductor for a semiconductor device

Also Published As

Publication number Publication date
US6194268B1 (en) 2001-02-27
KR100323160B1 (ko) 2002-02-04
CN1253311A (zh) 2000-05-17
MY115933A (en) 2003-09-30
SG80082A1 (en) 2001-04-17
KR20000047486A (ko) 2000-07-25

Similar Documents

Publication Publication Date Title
CN100407052C (zh) 使用阴影心轴和偏轴曝光印制亚光刻图像
CN107112212B (zh) 使用接枝聚合物材料图案化基底
US10020196B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
KR102296810B1 (ko) 블록 공중합체의 직접 자기 조립을 사용하는 자기 정렬 패턴화
KR100323161B1 (ko) 기판상의 특징부 형성 방법, 트렌치 및 비아 제조 방법, 자기 정렬된 도선 및 상호 접속체 제조 방법
US10366890B2 (en) Method for patterning a substrate using a layer with multiple materials
US10115726B2 (en) Method and system for forming memory fin patterns
US11289332B2 (en) Directional processing to remove a layer or a material formed over a substrate
WO2017087066A1 (en) Methods of forming etch masks for sub-resolution substrate patterning
US9911604B1 (en) Sidewall spacer pattern formation method
US6448179B2 (en) Method for fabricating semiconductor device
JP3585039B2 (ja) ホール形成方法
JP2004503927A (ja) 微細パターンとワイドパターンとが混在する集積回路ステージを形成するための方法
KR0140485B1 (ko) 반도체소자의 미세패턴 제조방법
US6709986B2 (en) Method for manufacturing semiconductor memory device by using photoresist pattern exposed with ArF laser beam
KR100632422B1 (ko) 반도체 기판내에 구조를 형성하는 방법
KR100207535B1 (ko) 반도체장치의 비트라인 형성방법
KR100281891B1 (ko) 반도체장치의 배선패턴 형성방법
KR0172799B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100674898B1 (ko) 반도체 메모리 소자의 제조방법
KR100944344B1 (ko) 반도체소자의 제조방법
TW202307957A (zh) 乾溼雙層光阻
US8507190B2 (en) Method for preparing alignment mark for multiple patterning
KR19980045163A (ko) 반도체장치의 제조방법
KR20030049574A (ko) 반도체 소자의 미세 라인 패턴 형성방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080730

Termination date: 20091116