CN107077099B - 时间-数字转换器 - Google Patents

时间-数字转换器 Download PDF

Info

Publication number
CN107077099B
CN107077099B CN201580044466.4A CN201580044466A CN107077099B CN 107077099 B CN107077099 B CN 107077099B CN 201580044466 A CN201580044466 A CN 201580044466A CN 107077099 B CN107077099 B CN 107077099B
Authority
CN
China
Prior art keywords
time
digital
signal
digital quantizer
quantizer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580044466.4A
Other languages
English (en)
Other versions
CN107077099A (zh
Inventor
吴影
罗伯特·斯达世斯
毛懿鸿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN107077099A publication Critical patent/CN107077099A/zh
Application granted granted Critical
Publication of CN107077099B publication Critical patent/CN107077099B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

一种时间‑数字转换器(300、400)包含：用于接收时域输入信号(Tin)的输入(302、402)；用于提供数字输出信号(Dout)的输出(306、406)；耦合到所述输入(302、403)并耦合到第一节点(308、408)的时间寄存器(305、405)；耦合到所述时间寄存器(305、405)用于在所述输出(306、406)处提供所述数字输出信号(Dout)的时间量化器(307、407)；以及耦合到所述输出(306、406)用于在所述第一节点(308、408)处提供反馈信号(E、Qerr)的数字‑时间转换器(309、409)。

Description

时间-数字转换器
技术领域
本发明涉及一种用于基于时域输入信号提供数字输出信号的时间-数字转换器。本发明进一步涉及一种高阶时间-数字转换器，具体地说是，一种用于提供作为时域输入信号的数字表示的包含噪声整形量化误差的数字输出信号的高阶时间-数字转换器。
背景技术
一般来说，时间-数字转换器(time to digital converter，TDC)是用于识别事件并提供所述事件出现的时间的数字表示的装置。时间-数字转换器，或也被称为时间数字化器，通常用于测量时间间隔并将其转换成数字输出。TDC用于应确定两个信号脉冲之间的时间间隔的许多不同应用中。当信号脉冲的上升沿或下降沿越过预定义阈值时，开始和停止测量。
目前存在许多不同类型的TDC。游标TDC使用两个延时线，具有t1和t2的相应逆变器延时。通过延时差t1-t2(假定t1>t2)给出有效时间分辨率。由于通过极小延时差确定时间分辨率，因此需要非常大量的逆变器级以覆盖大检测范围，这引起延时不匹配并同时增加功耗。利用例如逆变器的上升时间和下降时间之间的差的脉冲收缩TDC严重受工艺-电压-温度(process-voltage-temperature，PVT)变化的影响。时间放大TDC以与两步A/D转换器相同的方式放大来自粗TDC的时间残余，其接着在精细TDC中解析，具有相同的随之而来的线性问题(关键取决于PVT变化)。无源相位内插TDC使用无源装置来获得子选通延时，但是其精确度受到内插电阻器之间的输出节点上的寄生电容限制。选通环形振荡器TDC(gated-ring oscillator TDC，GRO TDC)具有噪声整形特性。量化噪声在如一阶ΔΣ调制器中的频率中整形，即，其大部分朝向较高频率推送。由于GRO TDC在高频率中运行，即，在几千兆Hz中运行，因此功耗非常高，并且一阶噪声整形会限制其带宽。
需要改进时间-数字转换器的精确性。具体地说，需要将时间-数字转换器(time-to-digital converter，TDC)分辨率改进为约1ps，所述分辨率是比通过给定加工技术中的逆变器延时的延时提供的数量级更好的数量级。此类TDC分辨率极其具有挑战性，但是如今在低功率移动应用中，例如在基于全数字PLL(all-digital PLL，ADPLL)的蜂窝式电话中很需要。
发明内容
本发明的目的是改进时间-数字转换器的精确性，具体来说，将时间-数字转换器的分辨率改进为约1-2ps。
此目的通过独立权利要求的特征得以实现。进一步的实施形式通过从属权利要求、说明书和附图清楚可见。
为了详细描述本发明，将使用以下术语、缩写以及符号：
TDC：时间-数字转换器
DTC：数字-时间转换器
PLL：锁相回路
ADPLL：全数字PLL
PVT：工艺-电压-温度
GRO：选通环形振荡器
ADC：模数转换器
DAC：数模转换器
根据第一方面，本发明涉及一种时间-数字转换器，其包括：用于接收时域输入信号的输入；用于提供数字输出信号的输出；耦合到输入并耦合到第一节点的时间寄存器；耦合到时间寄存器用于在输出处提供数字输出信号的时间量化器；以及耦合到输出用于在第一节点处提供反馈信号的数字-时间转换器。
通过使用此类具有时间寄存器、时间量化器和反馈信号路径的反馈结构，可以改进时间-数字转换器的精确性。具体来说，可以获得约1-2ps的时间-数字转换器分辨率。此类基于误差反馈的TDC利用噪声整形特性来将量化噪声推到高频率。因此，大大地减少了带内或低频率噪声。
在根据第一方面的时间-数字转换器的第一可能实施形式中，数字输出信号是时域输入信号的过取样表示。
通过使用过取样，可以改进噪声整形的精确性。可以将噪声移到噪声并不有害的区域。
在根据照此第一方面或根据第一方面的第一实施形式的时间-数字转换器的第二可能实施形式中，反馈信号是量化误差信号。
当反馈信号是量化误差信号时，可以通过使用适当传递函数来控制量化误差。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间-数字转换器的第三可能实施形式中，数字-时间转换器耦合到时间寄存器，用于响应于数字输出信号使时间寄存器的输出信号延时。
当数字-时间转换器耦合到时间寄存器时，可以响应于数字输出信号使时间寄存器的输出信号延时，即，可以实现时间-数字转换器的同步运行。可以通过时钟信号来同步所述运行。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间-数字转换器的第四可能实施形式中，时间寄存器用于组合时域输入信号与反馈信号以产生修改的时域输入信号。
当时间寄存器组合时域输入信号与反馈信号时，可以通过时间寄存器实施反馈回路，由此促使噪声整形。
在根据第一方面的第四实施形式的时间-数字转换器的第五可能实施形式中，组合是减法。
当组合是减法时，可以将量化误差减到最小，由此执行最佳噪声整形并改进时间-数字转换的精确性。
在根据第一方面的第四或第五实施形式的时间-数字转换器的第六可能实施形式中，时间寄存器用于将修改的时域输入信号延时取样时钟的至少一个周期。
当时间寄存器将修改的时域输入信号延时一个或多个取样时钟周期时，可以实现TDC的传递函数。取决于取样时钟周期的数目以及TDC的程度或阶数，可以相对于一些优化标准对传递函数进行整形。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间-数字转换器的第七可能实施形式中，时域输入信号包括一对两个输入信号。
当时域输入信号包括一对两个输入信号时，可以同步地处理这两个输入信号。
在根据第一方面的第七实施形式的时间-数字转换器的第八可能实施形式中，所述两个输入信号包括第一数字时钟和第二数字时钟。
当所述两个输入信号是第一数字时钟和第二数字时钟时，TDC可以同步地处理这两个数字时钟信号，并取决于这两个数字时钟信号之间的关系提供输出信号。
在根据第一方面的第八实施形式的时间-数字转换器的第九可能实施形式中，时域输入信号的值对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差。
当时域输入信号的值对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差时，数字输出信号可以数字形式精确地复制这两个时钟翻转之间的时间差。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间-数字转换器的第十可能实施形式中，时间量化器用于产生1.5个位。
通过具有1个位，可以实施两个信号电平。通过具有2个位，可以实施四个信号电平。当时间量化器产生1.5个位时，可以计算上非常有效的方式提供三个不同的信号电平。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间-数字转换器的第十一可能实施形式中，时间量化器的分辨率是1.5个位。
当时间量化器的分辨率是1.5个位时，可以实施三个信号电平。通过具有1.5个位，可以实施最佳控制，因为提供了三个电平：执行正反应的第一电平、执行负反应的第二电平，以及不进行任何动作的第三电平。进一步优点是：由于仅必须处理三个信号电平，因此计算复杂度减少。
在根据照此第一方面或根据第一方面的任一前述实施形式的时间-数字转换器的第十二可能实施形式中，时间-数字转换器包括被布置成以流水线运行的多个时间量化器。
通过具有以流水线运行的多个时间量化器，可以减少用于处理时间量化的处理时间。
根据第二方面，本发明涉及一种高阶时间-数字转换器，其包括：用于接收时域输入信号的输入；多个一阶时间-数字转换器，具体地说，根据照此第一方面或根据第一方面的任一实施形式的多个一阶时间-数字转换器，所述多个一阶时间-数字转换器中的第一个耦合到输入；组合器，其耦合到所述多个一阶时间-数字转换器，用于产生数字输出信号；其中，一阶时间-数字转换器中的第一个产生时间量化误差信号，所述时间量化误差信号被馈送到所述多个一阶时间-数字转换器中的下一个。
此类MASH结构(例如MASH 1-1-1结构或其它)可以提供三阶和甚至更高阶噪声整形，并且可以进一步改进分辨率并扩宽带宽。由于高阶TDC并不是基于逆变器或缓冲器的延时，因此其非常稳定且对PVT的变化不敏感。功耗相对低，因为其(相较于基于GRO的TDC)可以在低频率中工作。
高阶TDC可以包含多数目个TDC，具体地说是，三个和更多的数目。在某些实施形式中，高阶TDC可以包含100个、200个、500个、1000个、2000个、5000个、10000个或更多数目个TDC。TDC的数目越多，高阶TDC的噪声整形特征就越好。
在根据第二方面的高阶时间-数字转换器的第一可能实施形式中，数字输出信号是时域输入信号的数字表示，包含噪声整形量化误差。
这提供了数字输出信号可以例如在约1ps的分辨率内以数字表示非常精确地表示时域输入信号的优点。此类分辨率是比通过传统加工技术中的逆变器延时提供的数量级更好的数量级。当将此类TDC应用于低功率移动应用中，例如应用于基于全数字PLL(all-digital PLL，ADPLL)的蜂窝式电话中时，可以明显改进这些装置的精确性。
根据第三方面，本发明涉及一种用于时间-数字转换的方法，所述方法包括：接收时域输入信号；在时间寄存器中缓冲第一信号，所述第一信号来源于时域信号和反馈信号；对缓冲的第一信号进行时间量化从而提供数字输出信号；以及对数字输出信号进行数字-时间转换从而提供反馈信号。
通过使用此类具有时间寄存器缓冲、时间量化和反馈信号路径的反馈结构，可以改进时间-数字转换的精确性。具体来说，可以获得约1-2ps的时间-数字转换分辨率。此类基于误差反馈的时间-数字转换利用噪声整形特性来将量化噪声推到高频率。因此，大大地减少了带内或低频率噪声。
在根据第三方面的方法的第一可能实施形式中，数字输出信号是时域输入信号的数字表示。
通过使用是时域输入信号的数字表示的数字输出信号，可以改进噪声整形的精确性。可以将噪声移到噪声并不有害的区域。
在根据照此第三方面或根据第三方面的第一实施形式的方法的第二可能实施形式中，反馈信号是量化误差信号。
当反馈信号是量化误差信号时，可以通过使用适当传递函数来控制量化误差。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第三可能实施形式中，所述方法包括响应于数字输出信号所时间寄存器的输出信号延时。
这提供了具有时间-数字转换的同步运行的优点。可以通过使用时钟信号来同步所述运行。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第四可能实施形式中，所述方法包括组合时域输入信号与反馈信号以产生修改的时域输入信号。
当所述方法包含组合时域输入信号与反馈信号时，可以实施反馈回路，由此促使噪声整形。
在根据第三方面的第四实施形式的方法的第五可能实施形式中，所述方法包括从时域输入信号中减去反馈信号，从而产生修改的时域输入信号。
当从时域输入信号中减去反馈信号时，可以将量化误差减到最小，由此执行最佳噪声整形，并改进时间-数字转换的精确性。
在根据第三方面的第四或第五实施形式的方法的第六可能实施形式中，所述方法包括将修改的时域输入信号延时取样时钟的至少一个周期。
当时间寄存器将修改的时域输入信号延时一个或多个取样时钟周期时，可以实现TDC的传递函数。取决于取样时钟周期的数目以及TDC的程度或阶数，可以相对于一些优化标准对传递函数进行整形。
在根据照此第三方面或根据第一方面的任一前述实施形式的方法的第七可能实施形式中，时域输入信号包括一对两个输入信号。
当时域输入信号包括一对两个输入信号时，可以同步地处理这两个输入信号。
在根据第三方面的第七实施形式的方法的第八可能实施形式中，所述两个输入信号包括第一数字时钟和第二数字时钟。
当所述两个输入信号是第一数字时钟和第二数字时钟时，可以同步地处理这两个数字时钟信号，并且可以取决于这两个数字时钟信号之间的关系提供输出信号。
在根据第三方面的第八实施形式的方法的第九可能实施形式中，时域输入信号的值对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差。
当时域输入信号的值对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差时，数字输出信号可以数字形式精确地复制这两个时钟翻转之间的时间差。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第十可能实施形式中，时间量化产生1.5个位。
通过具有1个位，可以实施两个信号电平。通过具有2个位，可以实施四个信号电平。当时间量化产生1.5个位时，可以计算上非常有效的方式提供三个不同的信号电平。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第十一可能实施形式中，时间量化的分辨率是1.5个位。
当时间量化的分辨率是1.5个位时，可以实施三个信号电平。通过具有1.5个位，可以实施最佳控制，因为提供了三个电平：执行正反应的第一电平、执行负反应的第二电平，以及不进行任何动作的第三电平。进一步优点是：由于仅必须处理三个信号电平，因此计算复杂度减少。
在根据照此第三方面或根据第三方面的任一前述实施形式的方法的第十二可能实施形式中，以流水线执行时间量化。
通过以流水线执行时间量化运行，可以明显减少用于处理时间量化的处理时间。
附图说明
本发明的具体实施方式将结合以下附图进行描述，其中：
图1示出了说明根据实施形式的z域中的一般误差反馈结构100的框图；
图2示出了说明根据实施形式的时域中的误差反馈结构200的框图；
图3示出了说明根据实施形式的在z域中具有时间交织寄存器的误差反馈结构300的框图；
图4示出了说明根据实施形式的具有时间交织的时间寄存加法器/减法器的ΔΣTDC 400的架构的框图；
图5a示出了说明1.5位的子TDC 407的传递函数500a的图式；
图5b示出了说明1.5b DTC 411的传递函数500b的图式；
图6a示出了说明根据实施形式的MASH 1-1-1结构中的高阶TDC 600a的框图；
图6b示出了图6a中所描绘的TDC 600a的一阶时间-数字转换器级601中的一个的实施实例；以及
图7示出了说明根据实施形式的进行时间-数字转换的方法700的示意图。
具体实施方式
以下结合附图进行详细描述，所述附图是描述的一部分，并通过图解说明的方式示出可以实施本发明的具体方面。可以理解的是，在不脱离本发明范围的情况下，可以利用其他方面，并可以做出结构上或逻辑上的改变。因此，以下详细的描述并不当作限定，本发明的范围由所附权利要求书界定。
应理解，结合所描述的方法作出的评论对于用于执行所述方法的对应装置或***也可以同样适用且反之亦然。例如，如果描述特定方法步骤，对应装置可以包含执行所描述的方法步骤的单元，即使此类单元未在图中明确描述或说明也是如此。此外，应理解，除非以另外的方式具体指出，否则本文中描述的多种示例性方面的特征可以彼此组合。
图1示出了说明根据实施形式的z域中的一般误差反馈结构100的框图。
误差反馈结构100包含第一加法器101、延时单元103、量化器105、数模转换器109和第二加法器107。第一加法器101接收第一输入102处的输入信号(U)以及第一节点108处的量化误差(E)，并且用于从输入信号U中减去误差信号E从而提供传递到延时单元103的第一加法器输出信号104。延时单元103将第一加法器输出信号104延时单位延时，从而提供传递到量化器105和第二加法器107的延时单元输出信号106。量化器105用于在由控制信号114确定的步骤中量化延时单元输出信号106，从而在误差反馈结构100的输出110处提供数字输出信号V。数字输出信号V被传递到数模转换器109，从而提供传递到第二加法器107的模拟输出信号112。第二加法器107从模拟输出信号112中减去延时单元输出信号106，从而在第一节点118处提供量化误差(E)。
误差反馈结构100可以在不使用积分器的情况下获得噪声整形特性，积分器在ΔΣ调制器中是必不可少的组件。图1中示出所述结构的z域模型。此处，通过从DAC 109的输出112中减去内部量化器105的输入106从而以模拟形式获得量化误差E。接着将E反馈回(第一节点108处的)输入，并且输入信号U与E之间的误差经过单位延时103，z-1，所述单位延时的输出106连接到量化器105。z域中的输出信号110为：V＝z-1U+(1-z-1)E，其中，V是数字输出且U是模拟输入。
输入信号U不仅限于电信号，而且还可以呈温度、质量和甚至时间的方式。因此，当通过时间间隔呈现z域的模拟形式时可以实施时域误差反馈结构100，如下文关于图2所描述。
图2示出了说明根据实施形式的时域中的误差反馈结构200的框图。误差反馈结构200对应于上文关于图1描述的误差反馈结构100。然而，延时单元103由复用结构203替代，所述复用结构包含解复用器205、复用器209以及耦合在解复用器205与复用器209之间的N数目个延时单元207。第一加法器输出信号104提供到解复用器205，所述解复用器将第一加法器输出信号104解复用为N个子取样信号，所述N个子取样信号分别通过N个延时单元207延时并且由复用器209复用以提供延时单元输出信号106。
ΔΣ结构因ΔΣ转换器的相对低转换率而限制可运行带宽。尤其是，ADPLL定向的TDC通常以仅几十MHz的固定晶体参考时钟运行。为了获得具有相对低OSR的高带宽，在ΔΣ回路中通过采用多个并行工作的时间寄存器207引入时间交织的时间寄存器203。如图2所示，复用器209依次选择每个通道的输出以获得全速率输出106，并使得运行相当于加速了等于N数目个并联路径的系数的单个寄存器。
下文描述的图3中示出TDC 300的实施方案。时间交织的时间寄存器305实现z域模型中的单位延时功能z-1。时域寄存器305与加法器/减法器303组合，所述加法器/减法器在图3中示出为两个分开的组件。
图3示出了说明根据实施形式的在z域中具有时间交织寄存器的误差反馈结构300的框图。时间-数字转换器300包含：用于接收时域输入信号Tin的输入302；用于提供数字输出信号Dout的输出306；耦合到输入302并耦合到第一节点308的时间寄存器305；耦合到时间寄存器305用于在输出306处提供数字输出信号Dout的时间量化器307；以及耦合到输出306用于在第一节点308处提供反馈信号E的数字-时间转换器309。
数字输出信号Dout是时域输入信号Tin的过取样表示。反馈信号E是量化误差信号Qerr。数字-时间转换器309耦合到时间寄存器305，用于响应于数字输出信号Dout使时间寄存器305的输出信号304延时。时间寄存器305组合303时域输入信号Tin与反馈信号E以产生修改的时域输入信号。在图3中，组合303是减法。时间寄存器305将修改的时域输入信号延时取样时钟的至少一个周期。时域输入信号Tin可以包含一对两个输入信号，所述一对两个输入信号可以包含第一数字时钟和第二数字时钟。时域输入信号Tin的值可以对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差。
误差反馈结构300对应于上文关于图1描述的误差反馈结构100。然而，单位延时z-1103和执行减法运算的第一加法器101由与减法器303组合的时域寄存器305替代。上文关于图1描述的误差反馈结构100的电压量化器105或内部ADC由子TDC 307替代，所述子TDC 307的输入是时间差304或时间间隔而不是电压。类似地，此处使用数字-时间转换器(digital-to-time converter，DTC)309以将数字码转换成时间间隔，所述时间间隔分别被反馈回输入或第一节点308。
与减法器303组合的时域寄存器305可以实施为如上文关于图2所描述的多个减法器-寄存器装置301，其可以例如通过执行流水线处理而并行地运行。此类并行处理减轻时域寄存器305上的处理负担。替代单个处理任务，可以通过多个减法器-寄存器装置301在相同时刻执行多个处理任务。
由于噪声整形特性，量化噪声被推到高频率，因此使得TDC 300的分辨率取决于装置噪声，例如闪烁/热噪声，而不是量化噪声。因此，TDC 300的分辨率得到了高度改进并且与技术工艺无关。例如，在40nm的CMOS工艺中，逆变器的最小延时为约10ps。
图4示出了说明根据实施形式的具有时间交织的时间寄存加法器/减法器的ΔΣTDC 400的架构的框图。具体来说，图中示出了误差反馈配置中的一阶ΔΣTDC的进一步详情。其包含时间交织的时间寄存加法器/减法器403、405、1.5b子TDC 407和1.5b DTC 411，所述时间交织的时间寄存加法器/减法器403、405可以对应于上文关于图3描述的装置303、305。使用两个并联的相同单元401实施时间交织的时间寄存加法器/减法器403、405以提供速度与精确性之间的权衡。ΔΣTDC以其全速度FS＝50MHz运行，同时解复用器将输入样本402传送到两个并联的时间寄存加法器/减法器401，所述时间寄存加法器/减法器的运行频率减小至FS/2＝25MHz。使用具有分辨率2×td(20ps)的1.5b子TDC 407以获得关联到输入范围的更多一个阈值电平(相较于1b)。1.5b还应用于DTC 411以放宽其线性，因为其误差直接在ΔΣTDC的输入处注入。
时间-数字转换器400包含：用于接收时域输入信号Tin的输入402；用于提供数字输出信号Dout的输出406；耦合到输入402并耦合到第一节点408的时间寄存器405；耦合到时间寄存器405用于在输出406处提供数字输出信号Dout的时间量化器407；以及耦合到输出406用于在第一节点408处提供反馈信号Qerr的数字-时间转换器411。
数字输出信号Dout是时域输入信号Tin的过取样表示。反馈信号是量化误差信号Qerr。数字-时间转换器411耦合到时间寄存器405，用于响应于数字输出信号Dout使时间寄存器405的输出信号404延时。时间寄存器405组合403时域输入信号Tin与反馈信号Qerr以产生修改的时域输入信号。在图4中，组合403是减法，但是也可以使用任何其它组合。时间寄存器405将修改的时域输入信号延时取样时钟410的至少一个周期。时域输入信号Tin可以包含一对两个输入信号。所述两个输入信号可以包含第一数字时钟和第二数字时钟。时域输入信号Tin的值可以对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差。实施为1.5位TDC的时间量化器407可以产生1.5个位。时间量化器407的分辨率可以是1.5个位。时间-数字转换器400可以包含以流水线运行的多个时间量化器407。
误差反馈结构400对应于上文关于图3描述的误差反馈结构300，其中通过以复用运行的双重的时间交织的时间寄存加法器/减法器装置401实施多个减法器-寄存器装置301。复用结构419、401、409包含解复用器419、复用器409和两个时间交织的时间寄存加法器/减法器403、405。两个时间交织的时间寄存加法器/减法器403、405耦合在解复用器419与复用器409之间以执行时间交织。输入信号Tin被提供到解复用器419，所述解复用器将所述输入信号Tin解复用为两个子取样信号，所述两个子取样信号后续被传递到两个时间交织的时间寄存加法器/减法器403、405，用于以交织方式缓冲所述两个子取样信号。通过一半取样频率FS/2对两个时间交织的时间寄存加法器/减法器403、405进行取样。使用复用器409复用两个缓冲的子取样信号以提供传递到1.5位TDC 407的时间交织的输出信号404。
替代所描述的双重的时间交织的时间寄存加法器/减法器装置401，可以实施任意数目N个并联的时间交织的时间寄存加法器/减法器装置401。
实施为1.5位TDC的时间量化器407接收双重的时间交织的时间寄存加法器/减法器装置401的输出信号404作为信号对。时间量化器407包含一对触发器421a、421b和一对延时单元423a、423b，所述对延时单元用于将从复用器409接收到的信号对404延时。第一触发器421a基于通过第一延时单元423a延时的信号对404的第二信号和信号对404的第一信号提供输出D0。第二触发器421b基于通过第二延时单元423b延时的信号对404的第一信号和信号对404的第二信号提供输出D1。通过使用所述对延时单元423a、423b的相应延时单元将信号对404延时来形成时间量化器407的输出信号对Dout。在时间量化器407的输出406处提供输出信号对Dout，所述输出406与数字-时间转换器411的输入耦合。
数字-时间转换器411包含一对三态逆变器427a、427b、一对双延时单元425a、425b以及一对复用器429a、429b。输出信号对Dout的每个信号轨经过相应三态逆变器427a、427b、相应双延时单元425a、425b以及相应复用器429a、429b，从而在第一节点408处产生反馈回双重的时间交织的时间寄存加法器/减法器装置401的量化误差信号对Qerr。所述对复用器429a、429b通过由1.5b子TDC 407提供的信号D0、D1控制。
图5a示出了说明1.5位的子TDC 407的传递函数500a的图式，图5b示出了说明1.5bDTC 411的传递函数500b的图式。上文关于图4描述的1.5位TDC 407包含所述对触发器421a、421b，其在其输出处提供位D0和D1。输出信号对406取决于D0和D1的值。对于D0＝1和D1＝1，在1.5位TDC 407的输出处提供时间值-td<＝ΔT<＝td；对于D0＝0和D1＝1，提供时间值ΔT>td；以及对于D0＝1和D1＝0，提供时间值ΔT<td。td对应于如上文关于图4所描述的所述对延时单元423a、423b的时延。
通过具有1个位，可以实施两个信号电平。通过具有2个位，可以实施四个信号电平。如图5a中所示的三个信号电平可以通过1.5个位来实施，即通过三位组合D0＝1、D1＝1；D0＝0、D1＝1以及D0＝1、D1＝0来实施。通过具有1.5个位，可以实施最佳控制，因为提供了三个电平：执行正反应的第一电平(D0＝0、D1＝1)、执行负反应的第二电平(D0＝1、D1＝0)，以及不进行任何动作的第三电平(D0＝1、D1＝1)。
上文关于图4所描述的1.5位DTC 411包含由位D0和D1控制的所述对复用器429a、429b。1.5b DTC 411的输出处的量化误差Qerr取决于D0和D1的值。对于D0＝0和D1＝1，量化误差Qerr可以控制在大于td的第一范围内；对于D0＝1和D1＝0，量化误差Qerr可以控制在小于-td的第二范围内，且对于D0＝1和D1＝1，量化误差Qerr可以控制在-td与td之间的第三范围内。在所有三个范围中，可以相对于单调递增线控制量化误差Qerr。td对应于如上文关于图4所描述的所述对延时单元423a、423b的时延。
如上文关于图5a所描述，如图5a中所示的三个信号电平可以通过1.5个位来实施，即通过三位组合D0＝1、D1＝1；D0＝0、D1＝1以及D0＝1、D1＝0来实施。通过具有1.5个位，可以实施最佳控制，因为提供了三个电平：将量化误差Qerr控制在围绕零延时的第一间隔内从而延伸为正延时的第一电平(D0＝0、D1＝1)、将量化误差Qerr控制在围绕零延时的第二间隔内从而延伸为负延时的第二电平(D0＝1、D1＝0)，以及将量化误差Qerr控制在围绕零延时的第三间隔内的第三电平(D0＝1、D1＝1)。
图6a示出了说明根据实施形式的MASH 1-1-1结构中的高阶TDC 600a的框图。图6b示出了图6a中所描绘的TDC 600a的一阶时间-数字转换器级601、603、605中的一个的实施实例。
高阶时间-数字转换器600a包含用于接收时域输入信号Tin的输入602；如上文关于图3或4所描述的TDC 600b等多个一阶时间-数字转换器级601、603、605；以及组合器607。一阶时间-数字转换器级中的第一个601耦合到输入602。组合器607耦合到多个一阶时间-数字转换器601、603、605的输出，用于通过组合一阶时间-数字转换器601、603、605的输出信号Y1、Y2、Y3来产生数字输出信号Y。一阶时间-数字转换器601、603、605中的第一个601产生第一时间量化误差信号Qerr1，所述第一时间量化误差信号被馈送到多个一阶时间-数字转换器601、603、605中的下一个603。一阶时间-数字转换器601、603、605中的第二个603产生第二时间量化误差信号Qerr2，所述第二时间量化误差信号被馈送到下一个605，即，多个一阶时间-数字转换器601、603、605中的第三个605。
数字输出信号Y是时域输入信号Tin的数字表示，包含噪声整形量化误差。
TDC 600a的核心部分基于误差反馈结构600b，所述误差反馈结构接着被复制以将噪声整形阶数增加到三阶，所述核心部分由时间交织的时域加法器/减法器寄存器、量化器和数字-时间转换器(digital-to-time converter，DTC)构成。通过所有以上所述，实现时域噪声整形特性。如图6中所示，上文关于图3和4描述的误差反馈TDC可以经过级联以形成MASH 1-1-1结构，其可以提供三阶噪声整形并且进一步改进TDC分辨率并扩宽带宽。
如图6b中所示的基于误差反馈的TDC 600b利用噪声整形特性来将量化噪声推到高频率。因此，大大地减少了带内或低频率噪声。新误差反馈结构可以级联成如图6a中所示的MASH 1-1-1结构600a，其可以提供三阶(甚至更高阶)噪声整形并且进一步改进分辨率并扩宽带宽。由于其并不是基于逆变器或缓冲器的延时，因此其非常稳定且对PVT的变化不敏感。功耗相对低，因为其(相较于基于GRO的TDC)可以在低频率中工作。
呈一阶误差反馈方式的ΔΣTDC可以级联为MASH 1-1-1配置，从而在不存在任何稳定性问题的情况下实现三阶噪声整形。与现有技术相反，这里可以易于通过将前一级的量化误差Qerr馈送给下一级来构造MASHΔΣTDC。级联架构的基本概念类似于流水线方案，其中除了数字结果以外，每一级还产生待由后续级处理的残余。MASH与单元中的ΔΣ调制器进行相同的工作，其进一步向数字输出提供量化噪声作为到下一级的输入，如图6中所示。合适的数字处理能够抵消量化噪声，除了最后一级中的一个产生等于由等于所有阶数相加的阶数整形的最后一个量化噪声的频谱的输出噪声。因此，输出信号表达为：Y＝z-3Tin+(1-z-1)3Qerr3。项z-3Tin通过图6中示出的逻辑组合器607产生。换句话说，ΔΣTDC的每个级将促使延时z-1。因此，ΔΣTDC的三个级将促使三个延时，也就是z-3。
图7示出了说明根据实施形式的进行时间-数字转换的方法700的示意图。
方法700包含：701接收时域输入信号；702在时间寄存器中缓冲第一信号，所述第一信号来源于时域信号和反馈信号；703对缓冲的第一信号进行时间量化从而提供数字输出信号；以及704对数字输出信号进行数字-时间转换从而提供反馈信号。
数字输出信号可以是时域输入信号的数字表示。反馈信号可以是量化误差信号。所述方法可以进一步包含响应于数字输出信号使时间寄存器的输出信号延时。所述方法可以进一步包含组合时域输入信号与反馈信号以产生修改的时域输入信号。所述方法可以进一步包含从时域输入信号中减去反馈信号从而产生修改的时域输入信号。所述方法可以进一步包含将修改的时域输入信号延时取样时钟的至少一个周期。时域输入信号可以包含一对两个输入信号。所述两个输入信号可以包含第一数字时钟和第二数字时钟。
时域输入信号的值可以对应于第一数字时钟的翻转与第二数字时钟的翻转之间的时间差。时间量化可以产生1.5个位。时间量化的分辨率可以是1.5个位。可以流水线方式执行时间量化。
方法700可以实施与上文关于图1到4和6描述的装置相同的功能。具体地说，方法700可以用于实现图5a中所描绘的1.5位的子TDC 407的传递函数500a和图5b中所描绘的1.5b DTC 411的传递函数500b。
以上呈现的TDC具有噪声整形，具体地说是，高阶噪声整形特征，其可以通过探测CW模式中的RF输出检测到。TDC可以具有常规的Σ-Δ结构。以上呈现的TDC可以用于PLL中。当此类TDC用于PLL中时，频谱中的噪声整形可以影响PLL带宽的扩宽。
本发明还支持包含计算机可执行代码或计算机可执行指令的计算机程序产品，所述计算机可执行代码或计算机可执行指令在执行时致使至少一个计算机执行本文中所描述的执行和计算步骤，具体来说是，如上文关于图7所描述的方法700以及上文关于图1到6所描述的技术。此类计算机程序产品可以包含将程序代码存储于其上以供计算机使用的可读存储媒体。所述程序代码可以执行上文相对于图7描述的方法900。
尽管本发明的特定特征或方面可能已经仅结合几种实现方式中的一种进行公开，但此类特征或方面可以和其他实现方式中的一个或多个特征或方面相结合，只要对于任何给定或特定的应用是有需要或有利。而且，在一定程度上，术语“包含”、“有”、“具有”或这些词的其他变形在详细的说明书或权利要求书中使用，这类术语和所述术语“包括”是类似的，都是表示包括的含义。同样，术语“示例性地”，“例如”仅表示为示例，而不是最好或最佳的。可以使用术语“耦合”和“连接”及其派生词。应理解，这些术语可以用于指示两个元件彼此协作或交互，而不管两个元件是直接物理或电气接触，还是彼此不直接接触。
尽管本文中已说明和描述了具体方面，但本领域的一般技术人员将了解，多种替代和/或等效实施方案可以在不脱离本发明的范围的情况下替代所示出和描述的具体方面。本申请旨在覆盖本文论述的特定方面的任何修改或变更。
尽管所附权利要求书中的各元素是借助对应的标签按照特定顺序列举的，除非对权利要求的阐述另有暗示用于实现部分或所有这些元素的特定顺序，否则这些元素并不一定限于以所述特定顺序来实现。
通过以上启示，对于所属领域技术人员来说，许多替代产品、修改及变体是显而易见的。当然，所属领域的技术人员容易意识到除本文所述的应用之外，还存在本发明的众多其它应用。虽然已参考一个或多个特定实施例描述了本发明，但所属领域的技术人员将认识到在不偏离本发明的范围的前提下，仍可对本发明作出许多改变。因此，应理解，只要是在所附权利要求书及其等效文句的范围内，可以用不同于本文具体描述的方式来实践本发明。

Claims (14)

1.一种时间-数字转换器(300、400)，其特征在于，包括：
用于接收时域输入信号(Tin)的输入(302、402)；
用于提供数字输出信号(Dout)的输出(306、406)；
耦合到所述输入(302、403)并耦合到第一节点(308、408)的时间寄存器(305、405)；
耦合到所述时间寄存器(305、405)用于在所述输出(306、406)处提供所述数字输出信号(Dout)的时间量化器(307、407)；以及
耦合到所述输出(306、406)用于在所述第一节点(308、408)处提供反馈信号(E、Qerr)的数字-时间转换器(309、409)，其中所述数字-时间转换器(309、409)的输入进一步耦合到所述时间寄存器(305、405)的输出。
2.根据权利要求1所述的时间-数字转换器(300、400)，
其特征在于，所述数字输出信号(Dout)是所述时域输入信号(Tin)的过取样表示。
3.根据权利要求1或2所述的时间-数字转换器(300、400)，
其特征在于，所述反馈信号(E)是量化误差信号(Qerr)。
4.根据权利要求1所述的时间-数字转换器(300、400)，
其特征在于，所述时间寄存器(305、405)用于组合(303、403)所述时域输入信号(Tin)与所述反馈信号(E、Qerr)以产生修改的时域输入信号。
5.根据权利要求4所述的时间-数字转换器(300、400)，
其特征在于，所述组合(303、403)是减法。
6.根据权利要求4所述的时间-数字转换器(300)，
其特征在于，所述时间寄存器(305、405)用于将所述修改的时域输入信号延时取样时钟(410)的至少一个周期。
7.根据权利要求1所述的时间-数字转换器(300、400)，
其特征在于，所述时域输入信号(Tin)包括两个输入信号。
8.根据权利要求7所述的时间-数字转换器(300、400)，
其特征在于，所述两个输入信号包括第一数字时钟和第二数字时钟。
9.根据权利要求8所述的时间-数字转换器(300、400)，
其特征在于，所述时域输入信号(Tin)的值对应于所述第一数字时钟的翻转与所述第二数字时钟的翻转之间的时间差。
10.根据权利要求1所述的时间-数字转换器(300、400)，
其特征在于，所述时间量化器(307、407)用于产生1.5个位。
11.根据权利要求1所述的时间-数字转换器(300、400)，
其特征在于，所述时间量化器(307、407)的分辨率是1.5个位。
12.根据权利要求1所述的时间-数字转换器(300、400)，
其特征在于，包括被布置成以流水线运行的多个时间量化器(407)。
13.一种高阶时间-数字转换器(600a)，其特征在于，包括：
用于接收时域输入信号(Tin)的输入(602)；
多个一阶时间-数字转换器，所述一阶时间-数字转换器为根据权利要求1至12中任一项所述的时间-数字转换器，所述多个一阶时间-数字转换器中的第一个(601)耦合到所述输入(602)；
组合器(607)，其耦合到所述多个一阶时间-数字转换器(601、603、605)，用于产生数字输出信号(Y)；
其中，所述一阶时间-数字转换器(601、602、603、600b)中的第一个(601)产生时间量化误差信号(Qerr1)，所述时间量化误差信号被馈送到所述多个一阶时间-数字转换器(601、603、605、600b)中的下一个(603)。
14.根据权利要求13所述的高阶时间-数字转换器(600a)，
其特征在于，所述数字输出信号(Y)是所述时域输入信号(Tin)的数字表示，包含噪声整形量化误差。
CN201580044466.4A 2015-02-03 2015-02-03 时间-数字转换器 Active CN107077099B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2015/052183 WO2016124226A1 (en) 2015-02-03 2015-02-03 Time-to-digital converter

Publications (2)

Publication Number Publication Date
CN107077099A CN107077099A (zh) 2017-08-18
CN107077099B true CN107077099B (zh) 2019-08-16

Family

ID=52444304

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580044466.4A Active CN107077099B (zh) 2015-02-03 2015-02-03 时间-数字转换器

Country Status (4)

Country Link
US (2) US9989928B2 (zh)
EP (2) EP3158406B1 (zh)
CN (1) CN107077099B (zh)
WO (1) WO2016124226A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107077099B (zh) * 2015-02-03 2019-08-16 华为技术有限公司 时间-数字转换器
JP6946743B2 (ja) * 2016-09-27 2021-10-06 セイコーエプソン株式会社 物理量測定装置、電子機器及び移動体
CN108023657B (zh) * 2016-11-01 2019-05-17 上海东软医疗科技有限公司 一种时钟同步方法及时钟同步的控制装置
CN106886147B (zh) * 2017-01-06 2019-08-30 南京理工大学 一种基于iodelay固件的toa估计电路
JP6939261B2 (ja) * 2017-08-29 2021-09-22 セイコーエプソン株式会社 時間デジタル変換回路、回路装置、物理量測定装置、電子機器及び移動体
CN111433686B (zh) * 2017-12-14 2021-09-14 华为国际有限公司 时数转换器
WO2019125300A1 (en) * 2017-12-19 2019-06-27 Huawei International Pte. Ltd. Digital-to-time converter (dtc) assisted all digital phase locked loop (adpll) circuit
US10848138B2 (en) 2018-09-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for precision phase skew generation
US10928447B2 (en) 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self test circuit for measuring phase noise of a phase locked loop
DE102019205731A1 (de) 2019-04-18 2020-10-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Zeit-zu-Digital-Wandler-Anordnung
TWI716975B (zh) * 2019-08-21 2021-01-21 智原科技股份有限公司 時間偵測電路及時間偵測方法
US10826514B1 (en) * 2019-10-15 2020-11-03 Ciena Corporation Noise-shaping enhanced gated ring oscillator based analog-to-digital converters
CN111025884B (zh) * 2019-12-08 2021-10-26 复旦大学 两步式高速动态时间数字转换器
US12040803B2 (en) * 2020-06-17 2024-07-16 Telefonaktiebolaget Lm Ericsson (Publ) Devices and method for frequency determination
US11095427B1 (en) * 2020-09-25 2021-08-17 Intel Corporation Transceiver with inseparable modulator demodulator circuits
US11619914B2 (en) * 2021-06-03 2023-04-04 Allegro Microsystems, Llc Arrayed time to digital converter
CN114509929B (zh) * 2022-01-20 2023-09-12 芯思原微电子有限公司 时间数字转换***

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455515A (zh) * 2002-04-30 2003-11-12 旭宏通讯股份有限公司 数字模拟转换装置及方法
CN101753142A (zh) * 2008-12-01 2010-06-23 三星电子株式会社 时间数字转换器及全数字锁相环
CN102811049A (zh) * 2011-05-30 2012-12-05 三星电子株式会社 片上***、时间数字转换器、数字锁相环以及温度传感器
KR101278111B1 (ko) * 2013-04-12 2013-06-24 서울대학교산학협력단 타임 디지털 컨버터
CN103986461A (zh) * 2014-05-30 2014-08-13 华为技术有限公司 时间数字转换方法及时间数字转换器
US8941526B2 (en) * 2012-02-15 2015-01-27 Panasonic Intellectual Property Management Co. Ltd. Time integrator and ΔΣ time-to-digital converter

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101214976B1 (ko) * 2011-11-01 2012-12-24 포항공과대학교 산학협력단 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기
CN107077099B (zh) * 2015-02-03 2019-08-16 华为技术有限公司 时间-数字转换器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455515A (zh) * 2002-04-30 2003-11-12 旭宏通讯股份有限公司 数字模拟转换装置及方法
CN101753142A (zh) * 2008-12-01 2010-06-23 三星电子株式会社 时间数字转换器及全数字锁相环
CN102811049A (zh) * 2011-05-30 2012-12-05 三星电子株式会社 片上***、时间数字转换器、数字锁相环以及温度传感器
US8941526B2 (en) * 2012-02-15 2015-01-27 Panasonic Intellectual Property Management Co. Ltd. Time integrator and ΔΣ time-to-digital converter
KR101278111B1 (ko) * 2013-04-12 2013-06-24 서울대학교산학협력단 타임 디지털 컨버터
CN103986461A (zh) * 2014-05-30 2014-08-13 华为技术有限公司 时间数字转换方法及时间数字转换器

Also Published As

Publication number Publication date
US10303124B2 (en) 2019-05-28
EP3158406B1 (en) 2018-10-03
EP3158406A1 (en) 2017-04-26
US20180267482A1 (en) 2018-09-20
EP3502804A1 (en) 2019-06-26
CN107077099A (zh) 2017-08-18
US20170329284A1 (en) 2017-11-16
US9989928B2 (en) 2018-06-05
EP3502804B1 (en) 2020-07-22
WO2016124226A1 (en) 2016-08-11

Similar Documents

Publication Publication Date Title
CN107077099B (zh) 时间-数字转换器
US10291245B2 (en) Device and method for correcting error estimation of analog-to-digital converter
JP5055471B2 (ja) 遅延素子の遅延寄与決定を有する時間−デジタル変換
Homulle et al. A cryogenic 1 GSa/s, soft-core FPGA ADC for quantum computing applications
US10101709B2 (en) Time register
CN102468854A (zh) 量化电路、量化方法与连续时间三角积分模数转换器
Centurelli et al. Efficient digital background calibration of time-interleaved pipeline analog-to-digital converters
JP2016513898A (ja) タイムインターリーブ型アナログ／デジタル変換器の欠陥の推定
Qiu et al. An adaptive blind calibration technique for frequency response mismatches in M-channel time-interleaved ADCs
CN110022157A (zh) 信号处理装置和δ-σ调制器
US8941524B2 (en) TD converter and AD converter with no operational amplifier and no switched capacitor
KR101503732B1 (ko) 시간-디지털 변환기
JP2024023650A (ja) Ａ／ｄ変換回路
TWI650955B (zh) 三角積分調變器與其信號轉換方法
Priyanka et al. Design and implementation of time to digital converters
Kościelnik et al. Optimized design of successive approximation time-to-digital converter with single set of delay lines
Alahdab et al. Review of a time-to-digital converter (TDC) based on cyclic time domain successive approximation interpolator method with sub-ps-level resolution
Dehghani et al. Time‐to‐digital convertor based on resolution control
Kościelnik et al. Architecture of successive approximation time-to-digital converter with single set of delay lines
Niaboli-Guilani et al. A low-power digital calibration of sampling time mismatches in time-interleaved A/D converters
Wu et al. A 0.5 ps 1.4 mW 50MS/s Nyquist bandwidth time amplifier based two-step flash-ΔΣ time-to-digital converter
Doris et al. F6: Pushing the performance limit in data converters organizers: Venkatesh Srinivasan, Texas Instruments, Dallas, TX
JP2009077450A (ja) 信号処理装置およびその装置を用いた半導体デバイス試験装置
Yoder et al. VCO-based quantizer
Brandonisio et al. A Unifying Framework for TDC Architectures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant