CN107070937B

CN107070937B - 一种基于fpga的协议转换装置、方法

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Publication number: CN107070937B
Application number: CN201710288811.XA
Authority: CN
Inventors: 张晓冬; 王道斌; 马建新; 白涛; 江国进; 孙永滨
Original assignee: China General Nuclear Power Corp; China Techenergy Co Ltd
Current assignee: China General Nuclear Power Corp; China Techenergy Co Ltd
Priority date: 2017-04-27
Filing date: 2017-04-27
Publication date: 2020-06-05
Anticipated expiration: 2037-04-27
Also published as: CN107070937A

Abstract

本发明提供一种基于FPGA的协议转换装置，包括HUB模块、RMII模块、MPU_TO_IO模块、IO_TO_MPU模块和CRC模块，用于以太网链路层协议到CAN2.0B协议的转换。此转换装置面向高可靠性的工业通信的应用，实现了以太网信息的快速稳定地传递和协议转换功能。

Description

一种基于FPGA的协议转换装置、方法

技术领域

本发明涉及核电站FPGA仿真测试领域，特别是指一种基于FPGA的协议转换装置。此转换装置面向高可靠性的工业通信的应用，实现了以太网信息的快速稳定地传递和协议转换功能。

背景技术

在工业控制场合，为了在不同通信总线间数据的传输，需要进行通信总线变换，而以太网变换到CAN(控制器局域网络)2.0B就是其中的一种类型，如图1所示。目前设计此类通信转接装置时，大都采用单片机或微处理器实现，如论文《一种以太网-CAN转换电路设计与实现》郭建洲、中国电子科技集团中介绍了用C8051F040单片机实现了单路以太网对单路CAN的转换功能，如图2所示。单片机或处理器实现的转换装置，存在***电路多、处理速度慢等问题，在要求快速稳定响应时间的工业应用场合不能满足要求。

市场中也有以太网转CAN装置的产品，实现方式有单路以太网对单路CAN和单路以太网对多路CAN，这些设计无法满足工业应用中挂载大量(>100个)高通讯量(单设备带宽>60KHz)的CAN设备，需要多条CAN链路灵活配置。用转换器加交换机的方式可实现类似的功能，如图3所示。但此方案存在网络电缆多、网络响应时间慢且不稳定的问题，无法满足核电站DCS***通信应用中对于通信的高可靠性和高稳定性的要求。

汇总而论，现有技术中存在的以下问题：

1、基于MCU(单片机)或处理器技术实现的转换器***电路复杂；

2、现有转换器中CAN总线数量固定，不易扩展；

3、基于存储转发方式实现的以太网交换机网口间转发延迟时间长，通信的响应时间较长，且时间的稳定性不好。

发明内容

本发明的目的就是针对上述现有技术的状况，提出了一种基于FPGA的协议转换装置，解决1、基于MCU(单片机)或处理器技术实现的转换器***电路复杂的问题；2.现有转换器中CAN总线数量固定，不易扩展的问题；3.基于存储转发方式实现的以太网交换机网口间转发延迟时间长，通信的响应时间较长，且时间的稳定性不好的问题。

本发明的目的是通过以下技术方案来实现的：一种基于FPGA的协议转换装置，连接在以太网与CAN控制器之间，包括HUB模块、RMII模块、MPU_TO_IO模块、IO_TO_MPU模块和CRC模块；

所述HUB模块用于实现上位机MPU的报文转发；所述HUB模块包括物理接口和逻辑接口，所述物理接口与以太网的PHY芯片相连，所述逻辑接口与RMII模块进行数据交互；

所述RMII模块用于给所述MPU_TO_IO模块和CRC模块传输上位机MPU的报文数据，接收所述IO_TO_MPU模块的应答数据，实现2B/8B的串并转换；

所述MPU_TO_IO模块用于对来自上位机MPU的所有报文进行CRC解码，解码错误后丢弃，解码成功后把报文中针对每个I/O板卡下发的输出数据和其它各种指令(版本、校准、复位等)分类放到对应的槽位进行缓存，再按照IOBUS-1和IOBUS-2协议的要求将缓存报文发送给I/O板卡；

所述IO_TO_MPU模块用于监视CAN控制器的状态，并在1个通信周期内提取来自I/O板卡的数据，解析并分类缓存，对解析缓存后的来自上位机MPU的报文指令进行应答；

所述CRC模块用于对来自所述RMII模块传输的上位机MPU的报文数据进行校验，将结果反馈给MPU_TO_IO模块；对应答给上位机MPU的数据进行CRC校验值计算，将计算结果反馈给IO_TO_MPU模块。

进一步地，还包括SJA_CTRL模块，所述SJA_CTRL模块接收所述MPU_TO_IO模块的缓存报文，并向所述IO_TO_MPU模块发送应答给上位机MPU的数据。

进一步地，还包括设置在所述MPU_TO_IO模块与所述IO_TO_MPU模块之间的TIME_ID模块，提取MPU_TO_IO模块对时指令中的时间信息更新于本地时钟并计时；在IO_TO_MPU模块应答上位机MPU时提取最新的时钟信息时间。

进一步地，还包括PHY_RST模块，用于对以太网PHY芯片的复位进行控制。

进一步地，还包括LIGHT_CT模块，用于对指示灯的状态进行控制。

一种基于FPGA的协议转换方法，包括以下步骤：

1)通过HUB模块转发上位机MPU的报文；

2)所述MPU_TO_IO模块对上位机MPU的报文数据进行CRC解码，解码错误后丢弃，解码成功后把报文中针对每个I/O板卡下发的输出数据和其它各种指令(版本、校准、复位等)分类放到对应的槽位进行缓存；

3)按照IOBUS-1和IOBUS-2协议的要求将缓存报文发送给I/O板卡；

4)通过所述IO_TO_MPU模块监视CAN控制器的状态，在1个通信周期内提取来自I/O板卡的数据，解析并分类缓存，并对解析缓存的来自上位机MPU的报文指令进行应答；

5)通过所述CRC模块对来自上位机MPU的报文数据进行校验，将结果反馈给MPU_TO_IO模块；对应答给上位机MPU的数据进行CRC校验值计算，将计算结果反馈给IO_TO_MPU模块。

进一步地，步骤2)还包括通过所述TIME_ID模块，提取MPU_TO_IO模块对时指令中的时间信息更新于本地时钟并计时。

进一步地，步骤4)还包括通过所述TIME_ID模块，提取在IO_TO_MPU模块应答上位机MPU时最新的时钟信息时间。

本发明所述的转换装置具有以下功能和性能：

1)识别本管理域的从站数据，并把数据分拆到CAN设备；

2)管理从站I/O板卡，整合并缓存数据，通过以太网发送到上位机MPU；

3)以太网通信协议响应时间(从收到指令至回复完成的时间)，小于500us；

4)单装置实现4路100MHz以太网口的通信功能，便于扩展应用；

5)单个装置中的以太网口间的转发延迟时间小于100ns。

本发明的有益效果是：

1、电路设计简单，功耗低，可靠性高；

2、支持CAN链路自由扩展，组网方式灵活；

3、基于FPGA实现，程序并行执行，保证以太网传输延迟100ns以内，装置对协议的最大响应时间在500us以内，且响应时间具有其它方案没有的高稳定性特定。

本发明用FPGA替代了常规设计中的处理器，在单片FPGA中实现多个MAC芯片的功能。多路100M以太网口，可以实现设备间的级联，并实现多个***设备对以太网口的访问，可支持多种网络拓扑。实现对CAN总线上从站设备的上下行通信和管理功能。

附图说明

图1为现有技术的通信转接单元示意图

图2为现有技术的MCU实现Ethernet和CAN的转换示意图

图3为现有技术的交换机方式实现CAN总线扩展示意图

图4为本发明一种基于FPGA的协议转换装置的平台架构图；

图5为本发明一种基于FPGA的协议转换装置的功能实现框图

图6为本发明一种基于FPGA的协议转换装置的FPGA内部逻辑模块架构图

图7为本发明一种基于FPGA的协议转换装置的RMII接收时序图

图8为本发明一种基于FPGA的协议转换装置的CAN总线读取时序图

图9为本发明一种基于FPGA的协议转换装置的CAN总线写入时序图

图10为本发明一种基于FPGA的协议转换装置在一个控制***中实现的示意图

具体实施方式

下面结合附图对本发明一种基于FPGA的协议转换装置做进一步描述：该实施例仅用于说明本发明而不用于限制本发明的范围，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。以硬件描述语言(Verilog或VHDL)所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器(Flip－flop)或者其他更加完整的记忆块。

***设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。

FPGA一般来说比ASIC(专用集成电路)的速度要慢，实现同样的功能比ASIC电路面积要大。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)。

可以说，FPGA芯片是小批量***提高***集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。

本发明用FPGA替代了常规设计中的处理器，在单片FPGA中实现多个MAC芯片的功能。多路100M以太网口，可以实现设备间的级联，并实现多个***设备对以太网口的访问，可支持多种网络拓扑。

HUB为多网口转发器实现网口数据的转发功能。

RMII是简化媒体接口，是FPGA与以太网PHY间的控制和数据接口。

MPU是主控制板卡的缩写，MainProcess Unit，为控制站的算法运算和控制单元。

I/O板卡是一系列实现特定信号类型的板卡或模块，如模拟量输入4-20mA，数字量输出继电器触点输出等。

CRC是循环冗余校验码，本文实现的是CRC-32校验

SJA_CTRL是FPGA实现与SJA1000 CAN控制器芯片的接口。

PHY芯片指以太网PHY芯片，实现以太网的物理层协议。

如图4所示是基于FPGA的协议转换装置实现的通信非冗余的平台架构图，2个上位机MPU下接数个本发明的以太网/CAN装置，每个以太网/CAN装置又下接数个CAN设备(I/O板卡)，每个CAN设备独立运行。其中以太网/CAN是指本发明的协议转换装置，单个装置中的以太网口间的转发延迟时间小于100ns。

本装置具有以下功能和性能：

1)识别本管理域的从站数据，并把数据分拆到CAN口；

4)单装置实现4路FPGA中HUB与PHY连接的100MHz以太网口的通信功能，便于扩展应用；

本发明实现方案功能框图如图5所示，在图中，和底板连接器连接的2路以太网在应用中连接2个上位机MPU，前面板的2路以太网连接用于网络的扩充。

FPGA转换装置内部逻辑模块如图6所示，逻辑内部共分10个一级模块，实现的功能如下表所示：

表格1 以太网/CAN装置FPGA逻辑模块分解

如图6所示，该FPGA转换装置连接在以太网与CAN控制器之间，包括HUB模块、RMII模块、MPU_TO_IO模块、IO_TO_MPU模块和CRC模块；

所述HUB模块用于实现上位机MPU的报文转发；所述HUB模块包括物理接口和逻辑接口，所述物理接口与以太网的PHY芯片相连，所述逻辑接口与RMII模块进行数据交互；所述RMII模块用于给所述MPU_TO_IO模块和CRC模块传输上位机MPU的报文数据，接收所述IO_TO_MPU模块的应答数据，实现2B/8B的串并转换；所述MPU_TO_IO模块用于对来自上位机MPU的所有报文进行解析，并将解析后发自本地的有效报文信息分类缓存与管理，解码错误后丢弃，解码成功后把报文中针对每个I/O板卡下发的输出数据和其它各种指令(版本、校准、复位等)分类放到对应的槽位，再按照IOBUS-1和IOBUS-2协议的要求将缓存报文发送给I/O板卡；其它各种指令是指版本、校准、复位等指令。

所述IO_TO_MPU模块用于监视CAN控制器的状态，在1个IO通信周期内提取来自I/O板卡的数据，解析并分类缓存，对上位机MPU的报文指令进行应答；所述CRC模块用于对来自所述RMII模块传输的上位机MPU的报文数据进行校验，将结果反馈给MPU_TO_IO模块；对应答给上位机MPU的数据进行CRC校验值计算，将计算结果反馈给IO_TO_MPU模块。

进一步的，还包括SJA_CTRL模块，所述SJA_CTRL模块接收所述MPU_TO_IO模块的缓存报文，并向所述IO_TO_MPU模块发送应答给上位机MPU的数据。

如图7所示的RMII接收时序图，100M网口的时序设计中，需要支持100Mbps全双工RMII以太网接口，满足RMII接口时序。i_clk_50m为芯片外部输入的50MHz全局时钟，i_rxdv和im_rxdata分别是来自HUB接口模块的数据有效标识和数据，给MPU_TO_IO模块的输出信号有o_mac_start、o_d_flag、o_d_sync、om_data，分别表示起始信号、数据有效标识、数据有效同步信号和串并转换数据。

如图8、图9所示的CAN总线读取时序图和CAN总线写入时序图，CAN芯片SJA1000时序(SJA1000即指CAN控制器芯片)：需要支持1Mbps CAN2.0Intel模式接口。CAN协议采用扩展模式，i_clk_16m是经PLL锁相环分频后的内部时钟，o_sja_rd_val和o_sja_wr_val分别使CAN控制器为读状态和写状态，o_sja_ale、o_sja_cs_n和o_sja_rden_n为分别为CAN控制的地址锁存、片选信号和读使能信号，om_sja_bus_data为写CAN控制器数据，iom_sja_data为CAN控制器返回的数据。

图10中的ECC(Ethernet to Can Card)通信板卡ECC通信A、B就是本发明的协议转换装置在一个控制***中实现。上图中主控MPU和通信都是冗余设计，冗余的MPU交叉连接两路冗余的ECC通信模块ECC通信A、B，后续扩展的ECC通信模块串接入***中形成级联的架构，在离散***的布置中这个架构可以大量减少通信线缆的长度，而且本发明的ECC的设计保证了多级级联(<7)的情况下的最大通信延迟时间在400us之内。由于不同机箱间的通信采用了以太网的物理层所以通信距离可达到普通以太网的标准。I/O板卡就是挂载到CAN网上的设备。

ECC模块ECC通信A、B接收来自MPU的数据，经内部HUB模块转发给其他节点以及本地逻辑，模块内部的RMII_INTF模块(RMII模块的一个子模块)将RMII接口数据进行串并转换，交给MPU_TO_IO模块进行解析，MPU_TO_IO模块将收到的数据按照以太网通信协议要求进行解析分类，将通过检验的数据放入内部FIFO。CAN_CTRL模块控制CAN网的通信周期，每25ms读一次FIFO，将MPU下发的数据读出交给CAN_INTF，转换为CAN总线时序发送给IO。

RMII_INTF模块：RMII模块的一个子模块。

FIFO：表示先进先出，是数据存储的一种方式。

CAN_CTRL：SJA_CTRL中的一个定时触发信号。

CAN_INTF：CAN数据处理模块，属于SAJ_CTRL的一部分。

当数据发送给I/O板卡后，CAN_CTRL控制CAN_INTF，监测I/O板卡上报数据，将上报数据写入IO_TO_MPU模块进行缓存。IO_TO_MPU模块按照CAN协议，将上传数据进行整理，分类。在MPU主控要求回复时，将IO_TO_MPU模块缓存数据发送给RMII_INTF，转为RMII时序发送给MPU。

Claims

1.一种基于FPGA的协议转换装置，连接在以太网与CAN控制器之间，其特征在于包括HUB模块、RMII模块、MPU_TO_IO模块、IO_TO_MPU模块和CRC模块；

所述HUB模块用于实现上位机MPU的报文转发；所述HUB模块包括物理接口和逻辑接口，所述物理接口与以太网的PHY芯片相连，所述逻辑接口与RMII模块进行数据交互；其中，所述MPU为控制站的算法运算和控制单元；

所述MPU_TO_IO模块用于对来自上位机MPU的所有报文进行CRC解码，解码错误后丢弃，解码成功后把报文中针对每个I/O板卡下发的输出数据和其它各种指令分类放到对应的槽位进行缓存,再将缓存报文发送给I/O板卡；

所述IO_TO_MPU模块用于监视CAN控制器的状态，在1个通信周期内提取来自I/O板卡的数据，解析并分类缓存；并对上位机MPU的报文指令进行直接应答；

2.根据权利要求1所述的一种基于FPGA的协议转换装置，其特征在于还包括SJA_CTRL模块，所述SJA_CTRL模块接收所述MPU_TO_IO模块的缓存报文，并向所述IO_TO_MPU模块发送应答给上位机MPU的数据。

3.根据权利要求1所述的一种基于FPGA的协议转换装置，其特征在于还包括设置在所述MPU_TO_IO模块与所述IO_TO_MPU模块之间的TIME_ID模块，提取MPU_TO_IO模块对时指令中的时间信息更新于本地时钟并计时；在IO_TO_MPU模块应答上位机MPU时提取最新的时钟信息时间。

4.根据权利要求1所述的一种基于FPGA的协议转换装置，其特征在于还包括PHY_RST模块，用于对以太网PHY芯片的复位进行控制。

5.根据权利要求1所述的一种基于FPGA的协议转换装置，其特征在于还包括LIGHT_CT模块，用于对指示灯的状态进行控制。

6.一种基于FPGA的协议转换方法，其特征在于包括以下步骤：

1)通过HUB模块转发上位机MPU的报文；

2)MPU_TO_IO模块对上位机MPU的报文数据进行CRC解码，解码错误后丢弃，解码成功后把报文中针对每个I/O板卡下发的输出数据和其它各种指令分类放到对应的槽位进行缓存；其中，所述MPU为控制站的算法运算和控制单元；

3)按照IOBUS-1和IOBUS-2协议的要求将缓存报文发送给I/O板卡；

4)通过IO_TO_MPU模块监视CAN控制器的状态，在1个通信周期内提取来自I/O板卡的数据，解析并分类缓存，并对解析缓存的来自上位机MPU的报文指令进行应答；

5)通过CRC模块对来自上位机MPU的报文数据进行校验，将结果反馈给MPU_TO_IO模块；对应答给上位机MPU的数据进行CRC校验值计算，将计算结果反馈给IO_TO_MPU模块。

7.根据权利要求6所述的一种基于FPGA的协议转换方法，其特征在于，步骤2)还包括通过TIME_ID模块，提取MPU_TO_IO模块对时指令中的时间信息更新于本地时钟并计时。

8.根据权利要求6所述的一种基于FPGA的协议转换方法，其特征在于，步骤4)还包括通过TIME_ID模块，提取在IO_TO_MPU模块应答上位机MPU时最新的时钟信息时间。