CN107068030A - 扫描线驱动器和包括该扫描线驱动器的显示装置 - Google Patents

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Abstract

公开了一种扫描线驱动器和一种包括该扫描线驱动器的显示装置。一方面，扫描线驱动器包括被构造为基于扫描输入信号和多个时钟信号将第一驱动信号提供到第一驱动节点并且将第二驱动信号提供到第二驱动节点的驱动电路。驱动电路包括多个驱动晶体管和多个重置晶体管。扫描线驱动器还包括被构造为基于第一驱动信号和第二驱动信号产生扫描输出信号的缓冲电路。缓冲电路包括多个缓冲晶体管。所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置栅极的浮置栅极晶体管，所述浮置栅极被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。

Description

扫描线驱动器和包括该扫描线驱动器的显示装置
技术领域
所描述的技术通常涉及一种扫描线驱动器和一种包括该扫描线驱动器的显示装置。
背景技术
对高性能显示装置和包括的电路进行了研究和开发活动。例如，扫描驱动器(或者扫描线驱动器)是用于使成行的像素在某一时间激活使得帧周期将对显示器中的整个像素矩阵发射的电路。
发明内容
一个发明方面涉及一种高性能扫描线驱动器，所述扫描线驱动器包括包含浮置栅极的驱动晶体管和缓冲晶体管，所述浮置栅极传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
另一方面是一种包括以上扫描线驱动器的显示装置。
另一方面是一种扫描线驱动器，所述扫描线驱动器包括：驱动电路，基于扫描输入信号和时钟信号向第一驱动节点提供第一驱动信号并且向第二驱动节点提供第二驱动信号，驱动电路包括驱动晶体管和重置晶体管；以及缓冲电路，基于第一驱动信号和第二驱动信号产生扫描输出信号，缓冲电路包括缓冲晶体管，其中，每个驱动晶体管和每个缓冲晶体管被实施为包括浮置栅极的浮置栅极晶体管，所述浮置栅极传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
在示例实施例中，浮置栅极晶体管还包括栅极电容器，所述栅极电容器电连接浮置栅极晶体管的栅极与浮置栅极。
在示例实施例中，浮置栅极电连接到传输晶体管的第一端子，与第二逻辑低电平对应的电压被提供到传输晶体管的第二端子。
在示例实施例中，传输晶体管基于设定的信号导通。
在示例实施例中，传输晶体管在设定的信号是逻辑高电平时导通，与第二逻辑低电平对应的电压被提供到浮置栅极。
在示例实施例中，当浮置栅极处的电压是与第二逻辑低电平对应的电压并且浮置栅极晶体管的栅极处的电压是与第一逻辑低电平对应的电压时，传输晶体管截止。
在示例实施例中，当设定的信号是第三逻辑低电平时，传输晶体管截止，其中，第三逻辑低电平与第一逻辑低电平和第二逻辑低电平不同。
在示例实施例中，第三逻辑低电平低于第二逻辑低电平。
在示例实施例中，重置晶体管之中的第一重置晶体管的第一端子电连接到第一驱动节点，并且与第一逻辑低电平对应的电压被提供到第一重置晶体管的第二端子。
在示例实施例中，第一重置晶体管基于设定的信号而导通。
在示例实施例中，在设定的信号是逻辑高电平时第一重置晶体管导通，并且与第一逻辑低电平对应的电压被提供到第一驱动节点。
在示例实施例中，重置晶体管之中的第二重置晶体管的第一端子电连接到第二驱动节点，并且与第一逻辑低电平对应的电压被提供到第二重置晶体管的第二端子。
在示例实施例中，第二重置晶体管基于设定的信号而导通。
在示例实施例中，在设定的信号是逻辑高电平时第二重置晶体管导通，并且与第一逻辑低电平对应的电压被提供到第二驱动节点。
在示例实施例中，在扫描线驱动器的操作期之中的设置期期间设定的信号具有逻辑高电平，并且在扫描线驱动器的操作期之中的设置期期间每个时钟信号是第一逻辑低电平。
在示例实施例中，在扫描线驱动器的操作期之中的重置期期间，设定的信号具有比第二逻辑低电平低的第三逻辑低电平，并且在扫描线驱动器的操作期之中的重置期期间每个时钟信号是逻辑高电平。
在示例实施例中，在扫描线驱动器的操作期之中的连续驱动期期间，当时钟信号之中的第一时钟信号是逻辑高电平时，时钟信号之中的第二时钟信号和第三时钟信号中的每个具有第一逻辑低电平。
另一方面是一种显示装置，所述显示装置包括：扫描线驱动器，基于时钟信号和扫描输入信号向扫描线提供扫描输出信号；以及像素阵列，基于扫描输出信号被驱动，其中，每个扫描线驱动器包括：驱动电路，基于扫描输入信号和时钟信号向第一驱动节点提供第一驱动信号并向第二驱动节点提供第二驱动信号，驱动电路包括驱动晶体管和重置晶体管；以及缓冲电路，基于第一驱动信号和第二驱动信号产生扫描输出信号，缓冲电路包括缓冲晶体管，其中，每个驱动晶体管和每个缓冲晶体管被实施为包括浮置栅极的浮置栅极晶体管，所述浮置栅极传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
在示例实施例中，浮置栅极电连接到传输晶体管的第一端子，与第二逻辑低电平对应的电压被提供到传输晶体管的第二端子，并且传输晶体管基于设定的信号导通。
另一方面是一种显示装置，所述显示装置包括：时钟信号提供器，产生时钟信号；扫描线驱动器，基于时钟信号和扫描输入信号向扫描线提供扫描输出信号；以及像素阵列，基于扫描输出信号而被驱动，其中，每个扫描线驱动器包括驱动电路和缓冲电路，所述驱动电路被构造为基于扫描输入信号和时钟信号向第一驱动节点提供第一驱动信号并且向第二驱动节点提供第二驱动信号，驱动电路包括驱动晶体管和重置晶体管，所述缓冲电路被构造为基于第一驱动信号和第二驱动信号产生扫描输出信号，缓冲电路包括缓冲晶体管，其中，每个驱动晶体管和每个缓冲晶体管被实施为包括浮置栅极的浮置栅极晶体管，所述浮置栅极传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
另一方面是一种扫描线驱动器，所述扫描线驱动器包括：驱动电路，基于扫描输入信号和时钟信号向第一驱动节点提供第一驱动信号并且向第二驱动节点提供第二驱动信号，驱动电路包括驱动晶体管和重置晶体管；以及缓冲电路，基于第一驱动信号和第二驱动信号产生扫描输出信号，缓冲电路包括缓冲晶体管，其中，每个驱动晶体管和每个缓冲晶体管实施为包括浮置主体的浮置主体晶体管，所述浮置主体传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
在示例实施例中，浮置主体晶体管还包括栅极电容器，所述栅极电容器电连接浮置主体晶体管的栅极与浮置主体。
在示例实施例中，浮置主体电连接到传输晶体管的第一端子，并且与第二逻辑低电平对应的电压被提供到传输晶体管的第二端子。
在示例实施例中，传输晶体管基于设定的信号导通，并且与第二逻辑低电平对应的电压被提供到浮置主体。
在示例实施例中，当浮置主体处的电压是与第二逻辑低电平对应的电压并且在浮置主体晶体管的栅极处的电压是与第一逻辑低电平对应的电压时，传输晶体管截止。
另一方面是一种扫描线驱动器，所述扫描线驱动器包括：驱动电路，被构造为基于扫描输入信号和多个时钟信号向第一驱动节点提供第一驱动信号并且向第二驱动节点提供第二驱动信号，其中，驱动电路包括多个驱动晶体管和多个重置晶体管；以及缓冲电路，被构造为基于第一驱动信号和第二驱动信号产生扫描输出信号，其中，缓冲电路包括多个缓冲晶体管，其中，所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置栅极的浮置栅极晶体管，所述浮置栅极被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
在以上扫描线驱动器中，浮置栅极晶体管还包括被构造为电连接浮置栅极晶体管的栅电极和浮置栅极的栅极电容器。
在以上扫描线驱动器中，浮置栅极晶体管还包括具有第一端子和第二端子的传输晶体管，其中，浮置栅极电连接到第一端子，其中，第二端子被构造为接收与第二逻辑低电平对应的电压。
在以上扫描线驱动器中，传输晶体管被构造为基于设定的信号而导通。
在以上扫描线驱动器中，传输晶体管被构造为在设定的信号具有逻辑高电平时导通，其中，浮置栅极被构造为接收与第二逻辑低电平对应的电压。
在以上扫描线驱动器中，传输晶体管被构造为当i)浮置栅极处的电压是与第二逻辑低电平对应的电压并且ii)浮置栅极晶体管的栅电极处的电压是与第一逻辑低电平对应的电压时截止。
在以上扫描线驱动器中，传输晶体管被构造为当设定的信号具有与第一逻辑低电平和第二逻辑低电平不同的第三逻辑低电平时截止。
在以上扫描线驱动器中，第三逻辑低电平低于第二逻辑低电平。
在以上扫描线驱动器中，所述多个重置晶体管包括具有电连接到第一驱动节点的第一端子以及第二端子的第一重置晶体管，其中，第一重置晶体管的第二端子被构造为接收与第一逻辑低电平对应的电压。
在以上扫描线驱动器中，第一重置晶体管被构造为基于设定的信号而导通。
在以上扫描线驱动器中，第一重置晶体管被构造为当设定的信号具有比第一逻辑低电平和第二逻辑低电平大的逻辑高电平时导通，其中，第一驱动节点被构造为接收与第一逻辑低电平对应的电压。
在以上扫描线驱动器中，所述多个重置晶体管还包括具有电连接到第二驱动节点的第一端子以及第二端子的第二重置晶体管，其中，第二重置晶体管的第二端子被构造为接收与第一逻辑低电平对应的电压。
在以上扫描线驱动器中，第二重置晶体管被构造为基于设定的信号而导通。
在以上扫描线驱动器中，第二重置晶体管被构造为当设定的信号具有逻辑高电平时导通，其中，第二驱动节点被构造为接收与第一逻辑低电平对应的电压。
在以上扫描线驱动器中，扫描线驱动器具有包括设置期的多个操作期，其中，设定的信号在设置期期间具有逻辑高电平，其中，所述多个时钟信号中的每个在设置期期间具有第一逻辑低电平。
在以上扫描线驱动器中，操作期还包括重置期，其中，在重置期期间设定的信号具有比第二逻辑低电平低的第三逻辑低电平，其中，所述多个时钟信号中的每个在重置期期间具有逻辑高电平。
在以上扫描线驱动器中，操作期还包括连续驱动期，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号和第三时钟信号，其中，在连续驱动期期间当第一时钟信号具有逻辑高电平时，第二时钟信号和第三时钟信号中的每个具有第一逻辑低电平。
另一方面是一种显示装置，所述显示装置包括：多个扫描线驱动器，均被构造为基于多个时钟信号和扫描输入信号向扫描线提供扫描输出信号；以及像素阵列，被构造为基于扫描输出信号被驱动。所述多个扫描线驱动器中的每个包括：驱动电路，被构造为基于扫描输入信号和所述多个时钟信号将第一驱动信号提供到第一驱动节点并且将第二驱动信号提供到第二驱动节点，其中，驱动电路包括多个驱动晶体管和多个重置晶体管；以及缓冲电路，被构造为基于第一驱动信号和第二驱动信号产生扫描输出信号，其中，缓冲电路包括多个缓冲晶体管。所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置栅极的浮置栅极晶体管，所述浮置栅极被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
在以上显示装置中，浮置栅极晶体管还包括具有第一端子和第二端子的传输晶体管，其中，浮置栅极电连接到第一端子，其中，第二端子被构造为接收与第二逻辑低电平对应的电压，其中，传输晶体管被构造为基于设定的信号而导通。
另一方面是一种显示装置，所述显示装置包括：时钟信号提供器，被构造为产生多个时钟信号；多个扫描线驱动器，均被构造为基于所述多个时钟信号和扫描输入信号将扫描输出信号提供到扫描线；以及像素阵列，被构造为基于扫描输出信号被驱动。所述多个扫描线驱动器中的每个包括：驱动电路，被构造为基于扫描输入信号和所述多个时钟信号将第一驱动信号提供到第一驱动节点并且将第二驱动信号提供第二驱动节点，其中，驱动电路包括多个驱动晶体管和多个重置晶体管；以及缓冲电路，被构造为基于第一驱动信号和第二驱动信号产生扫描输出信号，其中，缓冲电路包括多个缓冲晶体管。所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置栅极的浮置栅极晶体管，所述浮置栅极传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
另一方面是一种扫描线驱动器，所述扫描线驱动器包括：驱动电路，被构造为基于扫描输入信号和多个时钟信号将第一驱动信号提供到第一驱动节点并且将第二驱动信号提供到第二驱动节点，其中，驱动电路包括多个驱动晶体管和多个重置晶体管；以及缓冲电路，被构造为基于第一驱动信号和第二驱动信号产生扫描输出信号，其中，缓冲电路包括多个缓冲晶体管，其中，驱动晶体管和缓冲晶体管中的每个包括包含浮置主体的浮置主体晶体管，所述浮置主体被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
在以上扫描线驱动器中，浮置主体晶体管还包括栅电极和被构造为电连接栅电极和浮置主体的主体电容器。
在以上扫描线驱动器中，浮置主体晶体管还包括具有第一端子和第二端子的传输晶体管，其中，浮置主体电连接到第一端子，其中，传输晶体管的第二端子被构造为接收与第二逻辑低电平对应的电压。
在以上扫描线驱动器中，传输晶体管被构造为基于设定的信号而导通，其中，浮置主体被构造为接收与第二逻辑低电平对应的电压。
在以上扫描线驱动器中，传输晶体管被构造为当i)浮置主体处的电压是与第二逻辑低电平对应的电压，并且ii)浮置主体晶体管的栅电极处的电压是与第一逻辑低电平对应的电压时截止。
根据公开的实施例中的至少一个实施例，可通过设置(或者，包括)包含浮置栅极的驱动晶体管和缓冲晶体管来改善扫描线驱动器的性能，所述浮置栅极传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
另外，可通过设置(或者，包括)包含浮置主体的驱动晶体管和缓冲晶体管来改善扫描线驱动器的性能，所述浮置主体传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
附图说明
图1是示出根据示例实施例的扫描线驱动器的电路图。
图2是示出典型的N-MOS晶体管的示例的示图。
图3是用于描述图2的典型的N-MOS晶体管的阈值电压的改变的示图。
图4是示出包括在图1的扫描线驱动器中的浮置栅极晶体管的示例的电路图。
图5是示出图4的浮置栅极晶体管的示例的剖视图。
图6是示出图1的扫描线驱动器的操作期的示例的时序图。
图7是示出包括在图1的扫描线驱动器中的浮置主体晶体管的示例的电路图。
图8是示出图7的浮置主体晶体管的示例的剖视图。
图9是示出根据示例实施例的扫描线驱动器的电路图。
图10是示出图9的扫描线驱动器的操作期的示例的时序图。
图11是示出根据示例实施例的显示装置的框图。
图12是示出根据示例实施例的显示装置的框图。
图13是示出将根据示例实施例的显示装置应用到计算机***的示例的框图。
具体实施方式
在下文中，将参照附图详细地解释描述的技术。在此公开中，术语“基本上(基本)”包括完全地、几乎完全地或者在一些申请下并且根据本领域技术人员的达到的任何显著程度的含义。此外，“形成在、设置在或者位于……上方”也可意味着“形成在、设置在或者位于……上”。术语“连接”包括电连接。
图1是示出根据示例实施例的扫描线驱动器10a的电路图。
参照图1，扫描线驱动器10a(或者，扫描线的驱动器、扫描驱动器)包括驱动电路100a和缓冲电路300a。驱动电路100a可包括驱动晶体管110至170以及重置晶体管180和190(或者，多个重置的晶体管)。例如，驱动晶体管包括第一驱动晶体管110至第七驱动晶体管170，重置晶体管可包括第一重置晶体管180和第二重置晶体管190。
驱动电路100a可基于扫描输入信号S[N-1]和时钟信号CLK1、CLK2和CLK3向第一驱动节点QN提供第一驱动信号Q并可向第二驱动节点QBN提供第二驱动信号QB。
重置晶体管180和190之中的第一重置晶体管180的第一端子可电连接到第一驱动节点QN，与第一逻辑低电平VGL对应的电压可被提供到第一重置晶体管180的第二端子。例如，第一重置晶体管180基于设定的信号SET导通。当设定的信号SET是(或者，具有)逻辑高电平H时，第一重置晶体管180可导通，并且与第一逻辑低电平VGL对应的电压可被提供到第一驱动节点QN。
重置晶体管180和190之中的第二重置晶体管190的第一端子可电连接到第二驱动节点QBN，并且与第一逻辑低电平VGL对应的电压可被提供到第二重置晶体管190的第二端子。例如，第二重置晶体管190基于设定的信号SET导通。当设定的信号SET是(或者，具有)逻辑高电平H时，第二重置晶体管190可导通，并且与第一逻辑低电平VGL对应的电压可被提供到第二驱动节点QBN。
缓冲电路300a可包括缓冲晶体管310和320。缓冲电路300a可基于第一驱动信号Q和第二驱动信号QB提供(或者，传输)扫描输出信号S[N]。例如，缓冲晶体管包括第一缓冲晶体管310和第二缓冲晶体管320。
当提供到第一驱动节点QN的第一驱动信号Q是逻辑高电平H并且提供到第二驱动节点QBN的第二驱动信号QB是第一逻辑低电平VGL时，可使第一缓冲晶体管310导通，并且可使第二缓冲晶体管320截止。当第一缓冲晶体管310导通且第二缓冲晶体管320截止时，时钟信号之中的第三时钟信号CLK3可被提供为扫描输出信号S[N]。例如，第二逻辑低电平VGL'低(或者，小)于第一逻辑低电平VGL，第三逻辑低电平VGL”可低于第二逻辑低电平VGL'。
另外，当提供到第一驱动节点QN的第一驱动信号Q是第一逻辑低电平VGL且提供到第二驱动节点QBN的第二驱动信号QB是逻辑高电平H时，可使第一缓冲晶体管310截止，并且可使第二缓冲晶体管320导通。当第一缓冲晶体管310截止且第二缓冲晶体管320导通时，时钟信号之中的全局时钟信号GCK可被提供为扫描输出信号S[N]。
在一些示例实施例中，浮置栅极晶体管110包括传输(或者，接收)与比第一逻辑低电平VGL小的第二逻辑低电平VGL'对应的电压的浮置栅极FG。驱动晶体管110至170以及缓冲晶体管310和320中的每个可使用浮置栅极晶体管110来实施。
在一些示例实施例中，浮置主体晶体管120包括传输(或者，接收)与比第一逻辑低电平VGL小的第二逻辑低电平VGL'对应的电压的浮置主体FB。驱动晶体管110至170以及缓冲晶体管310和320中的每个可使用浮置主体晶体管120来实施。
如稍后参照图2和图3所描述的，包括在扫描线驱动器10a中的N-MOS(即，N-型金属氧化物半导体)晶体管的阈值电压可随着扫描线驱动器10a的操作时间增大沿反方向运动(或者，移动)。当N-MOS晶体管的阈值电压沿反方向运动时，即使与第一逻辑低电平VGL对应的电压被提供到N-MOS晶体管200，但是可使N-MOS晶体管200导通。根据示例实施例的浮置栅极晶体管110(或者，浮置主体晶体管120)可包括浮置栅极FG(或者，浮置主体FB)，以防止在与第一逻辑低电平VGL对应的电压被提供到N-MOS晶体管200的栅极时N-MOS晶体管200导通，其中，该浮置栅极FG(或者，浮置主体FB)可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压。
根据示例实施例的扫描线驱动器10a可通过设置(或者，包括)包含浮置栅极FG(或者，浮置主体FB)的驱动晶体管110至170以及缓冲晶体管310和320来改善性能，所述浮置栅极FG(或者，浮置主体FB)可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压。
图2是示出典型的N-MOS晶体管的示例的示图。图3是用于描述图2的典型的N-MOS晶体管的阈值电压的改变的示图。
参照图2和图3，N-MOS晶体管200的源极S与漏极D之间的电流ID随在N-MOS晶体管200的栅极G与源极S之间的电压VGS的增大而增大。在第一时间TA时，N-MOS晶体管的阈值电压可以是第一阈值电压VTH1。在第一时间TA之后的第二时间TB时，N-MOS晶体管的阈值电压可以是第二阈值电压VTH2。第二阈值电压VTH2可低(或者，小)于第一阈值电压VTH1。N-MOS晶体管200的阈值电压可随着扫描线驱动器100a的操作时间的增加沿反方向移动。
例如，作为N-MOS晶体管200在第一时间TA时的阈值电压的第一阈值电压VTH1可以是大约0.5伏特(V)，作为N-MOS晶体管200在第二时间TB时的阈值电压的第二阈值电压VTH2可以是大约0V。在第一时间TA时，作为与第一逻辑低电平VGL对应的电压的0V可被提供到N-MOS晶体管200的栅极以使N-MOS晶体管200截止。当作为与第一逻辑低电平VGL对应的电压的大约0V可在第一时间TA时被提供到N-MOS晶体管200的栅极时，可使N-MOS晶体管截止。因为在第一时间TA时，作为与第一逻辑低电平VGL对应的电压的大约0V低于作为N-MOS晶体管200的阈值电压的大约0.5V。
可选择地，在第二时间TB时，作为与第一逻辑低电平VGL对应的电压的大约0V可被提供到N-MOS晶体管200的栅极以使N-MOS晶体管200导通。当作为与第一逻辑低电平VGL对应的电压的大约0V可在第二时间TB时被提供到N-MOS晶体管200的栅极时，可使N-MOS晶体管导通。因为在第二时间TB时，作为与第一逻辑低电平VGL对应的电压的大约0V与作为N-MOS晶体管200的阈值电压的大约0V相同。
在第二时间TB时，即使与第一逻辑低电平VGL对应的大约0V被提供到N-MOS晶体管200的栅极，N-MOS晶体管200也可导通。在这种情况下，包括N-MOS晶体管200的扫描线驱动器10a会出故障。根据示例实施例的浮置栅极晶体管110(或者，浮置主体晶体管120)可包括浮置栅极FG(或者，浮置主体FB)，所述浮置栅极FG(或者，浮置主体FB)可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压以防止扫描线驱动器10a出故障。
图4是示出包括在图1的扫描线驱动器10a中的浮置栅极晶体管110的示例的电路图。
参照图4，浮置栅极晶体管110包括栅极电容器CFG、浮置栅极FG和传输晶体管111(或者，传送晶体管)。包括在浮置栅极晶体管110中的栅极电容器CFG可使浮置栅极晶体管110的栅极G与浮置栅极晶体管110的浮置栅极FG电连接。即，栅极电容器CFG可设置在浮置栅极晶体管110的栅极G与浮置栅极晶体管110的浮置栅极FG之间。
在一些示例实施例中，浮置栅极FG电连接到传输晶体管111的第一端子，与第二逻辑低电平VGL'对应的电压被提供到传输晶体管111的第二端子。例如，传输晶体管111的第一端子是传输晶体管111的漏极D1，传输晶体管111的第二端子是传输晶体管111的源极S1。第二逻辑低电平VGL'可低于第一逻辑低电平VGL。浮置栅极FG可电连接到传输晶体管111的漏极D1，与第二逻辑低电平VGL'对应的电压可被提供到传输晶体管111的源极S1。
在一些示例实施例中，传输晶体管111基于设定的信号SET导通。当设定的信号SET是逻辑高电平H时，传输晶体管111可导通。当传输晶体管111导通时，与第二逻辑低电平VGL'对应的电压可被提供到浮置栅极FG。
例如，在第一时间TA时，浮置栅极晶体管110的阈值电压是第一阈值电压VTH1。在第一时间TA之后的第二时间TB时，浮置栅极晶体管110的阈值电压可以是第二阈值电压VTH2。作为浮置栅极晶体管110在第一时间TA时的阈值电压的第一阈值电压VTH1可以是大约0.5伏特(V)，作为浮置栅极晶体管110在第二时间TB时的阈值电压的第二阈值电压VTH2可以是大约0V。另外，与逻辑高电平H对应的电压可以为大约1V，与第一逻辑低电平对应的电压可以为大约0V，与第二逻辑低电平VGL'对应的电压可以是大约-1V。
在第一时间TA时，当设定的信号SET是(或者，具有)大约1V时，传输晶体管111可导通。当传输晶体管111导通时，作为与第二逻辑低电平VGL'对应的电压的大约-1V可被提供到浮置栅极FG。当浮置栅极晶体管110的栅极G的电压(或者，在浮置栅极晶体管110的栅极G处的电压)为大约0V(为第一逻辑低电平VGL)并且浮置栅极FG的电压(或者，在浮置栅极FG处的电压)为大约-1V时，浮置栅极晶体管110可截止。因为作为浮置栅极FG的电压的大约-1V低于作为第一阈值电压VTH1的大约0.5V。
在第二时间TB时，当设定的信号SET是大约1V时，传输晶体管111可导通。当传输晶体管111导通时，作为与第二逻辑低电平VGL'对应的电压的大约-1V可被提供到浮置栅极FG。当浮置栅极晶体管110的栅极G的电压是大约0V(为第一逻辑低电平VGL)并且浮置栅极FG的电压是大约-1V时，浮置栅极晶体管110可截止。因为作为浮置栅极FG的电压的大约-1V低于作为第二阈值电压VTH2的大约0V。
如参照图2和图3所描述的，因为在第一时间TA时提供到N-MOS晶体管200的栅极的与第一逻辑低电平VGL对应的大约0V比在第一时间TA时与N-MOS晶体管200的阈值电压对应的大约0.5V小，所以N-MOS晶体管200可截止。然而，因为在第二时间TB时提供到N-MOS晶体管200的栅极的与第一逻辑低电平VGL对应的大约0V与在第二时间TB时与N-MOS晶体管200的阈值电压对应的大约0V相同，所以N-MOS晶体管200可导通。在这种情况下，包括N-MOS晶体管200的扫描线驱动器会出故障。根据示例实施例的浮置栅极晶体管110可包括浮置栅极FG，该浮置栅极FG可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压以防止扫描线驱动器10a出故障。
在一些示例实施例中，当浮置栅极FG的电压是与第二逻辑低电平VGL'对应的电压并且浮置栅极晶体管110的栅极G的电压是与第一逻辑低电平VGL对应的电压时，浮置栅极晶体管110截止。
在一些示例实施例中，当设定的信号SET是与第一逻辑低电平VGL和第二逻辑低电平VGL'不同的第三逻辑低电平VGL”时，传输晶体管111可截止。这里，第三逻辑低电平VGL”可低于第二逻辑低电平VGL'。
例如，当与第一逻辑低电平VGL对应的电压是大约0V并且与第二逻辑低电平VGL'对应的电压是大约-1V时，与第三逻辑低电平VGL”对应的电压可以是大约-2V。设定的信号SET的电压可以是大约-2V，传输晶体管111的源极S1的电压可以是大约-1V。在这种情况下，传输晶体管111的栅极G1的电压可低于传输晶体管111的源极S1的电压。当传输晶体管111的栅极G1的电压低于传输晶体管111的源极S1的电压时，传输晶体管111可截止。设定的信号SET的电压可小于作为传输晶体管111的源极S1的电压的大约-1V，以使传输晶体管111截止。
图5是示出图4的浮置栅极晶体管110的示例的剖视图。
参照图4和图5，浮置栅极晶体管110可包括栅极电容器CFG、浮置栅极FG和传输晶体管111。有源区(或者，有源图案)可设置在基底141上。有源区可包括第一有源区ACTIVE1和第二有源区ACTIVE2。第一绝缘层142可设置在第一有源区ACTIVE1和第二有源区ACTIVE2上。传输晶体管111的栅极G1和浮置栅极FG可设置在第一绝缘层142上。第二绝缘层143可设置在浮置栅极FG上，浮置栅极晶体管110的栅极G可设置在第二绝缘层143上。
当与逻辑高电平H对应的电压被提供到传输晶体管111的栅极G1时，与第二逻辑低电平VGL'对应的电压可从传输晶体管111的源极S1经过第一有源区ACTIVE1传输到传输晶体管111的漏极D1。传输晶体管111的漏极D1可电连接到浮置栅极FG。当与第二逻辑低电平VGL'对应的电压从传输晶体管111的源极S1经过第一有源区ACTIVE1传输到传输晶体管111的漏极D1时，浮置栅极FG的电压可以是与第二逻辑低电平VGL'对应的电压。当浮置栅极FG的电压是与第二逻辑低电平VGL'对应的电压并且浮置栅极晶体管110的栅极G的电压是与第一逻辑低电平VGL对应的电压时，浮置栅极晶体管110可截止。
根据示例实施例的扫描线驱动器10a可通过设置(或者，包括)包含浮置栅极FG的驱动晶体管110至170以及缓冲晶体管310和320来改善性能，所述浮置栅极FG传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压。
图6是示出图1的扫描线驱动器10a的操作期的示例的时序图。
参照图1、图4和图6，扫描线驱动器10a的操作期可包括设置期SI、重置期RSI、连续驱动期SOI和并发驱动期SMOI(或者，同时驱动期)。
在扫描线驱动器10a的操作期之中的设置期SI期间，设定的信号SET可以是逻辑高电平H，时钟信号可以是第一逻辑低电平VGL。
当设定的信号SET是逻辑高电平H时，第一重置晶体管180可导通。当第一重置晶体管180导通时，与第一逻辑低电平VGL对应的电压可被提供到第一驱动节点QN。这里，第一驱动信号Q可以是第一逻辑低电平VGL。第一逻辑低电平VGL可以是在图6的时序图中示出的逻辑低电平L。
当设定的信号SET是逻辑高电平H时，第二重置晶体管190可导通。当第二重置晶体管190导通时，与第一逻辑低电平VGL对应的电压可被提供到第二驱动节点QBN。这里，第二驱动信号QB可以是第一逻辑低电平VGL。
在这种情况下，可基于设定的信号SET使包括在浮置栅极晶体管110中的传输晶体管111导通。当设定的信号SET是逻辑高电平H时，传输晶体管111可导通。当传输晶体管111导通时，与第二逻辑低电平VGL'对应的电压可被提供到浮置栅极FG。在这种情况下，即使浮置栅极晶体管110的阈值电压沿反方向移动，但是当浮置栅极FG的电压是与第二逻辑低电平VGL'对应的电压并且浮置栅极晶体管110的栅极G的电压是与第一逻辑低电平VGL对应的电压时，可使浮置栅极晶体管110截止。
根据示例实施例的扫描线驱动器10a可通过设置(或者，包括)包含浮置栅极FG的驱动晶体管110至170以及缓冲晶体管310和320来改善性能，所述浮置栅极FG传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压。
在扫描线驱动器10a的操作期之中的重置期RSI期间，设定的信号SET可以是比第二逻辑低电平VGL'低的第三逻辑低电平VGL”，时钟信号可以是逻辑高电平H。
例如，时钟信号可包括第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3。在重置期RSI期间，第一时钟信号CLK1可以是逻辑高电平H，第二时钟信号CLK2可以是逻辑高电平H，第三时钟信号CLK3可以是逻辑高电平H。当第一时钟信号CLK1是逻辑高电平H时，第五驱动晶体管150可导通。当第五驱动晶体管150导通时，第一时钟信号CLK1可被提供到第二驱动节点QBN。这里，被提供到第二驱动节点QBN的第一时钟信号CLK1可以是逻辑高电平H。当被提供到第二驱动节点QBN的第一时钟信号CLK1是逻辑高电平H时，第二驱动信号QB可以是逻辑高电平H。
当第二时钟信号CLK2是逻辑高电平H时，第一驱动晶体管110可导通。当第一驱动晶体管110导通时，扫描输入信号S[N-1]可被提供到第一驱动节点QN。这里，被提供到第一驱动节点QN的扫描输入信号S[N-1]可以是第一逻辑低电平VGL。当被提供到第一驱动节点QN的扫描输入信号S[N-1]是第一逻辑低电平VGL时，第一驱动信号Q可以是逻辑低电平VGL。
扫描线驱动器10a的操作期之中的设置期SI和重置期RSI可以是使扫描线驱动器10a初始化的期间。可在每个帧中包括(或者，操作)设置期SI和重置期RSI。
扫描线驱动器10a的操作期之中的连续驱动期SOI可包括第一期T1至第六期T6。在第一期T1期间，第一时钟信号CLK1可以是逻辑高电平H，扫描输入信号S[N-1]、第二时钟信号CLK2和第三时钟信号CLK3可以是第一逻辑低电平VGL。在这种情况下，第一驱动节点QN的第一驱动信号Q可以是第一逻辑低电平VGL，第二驱动节点QBN的第二驱动信号QB可以是逻辑高电平H，扫描输出信号S[N]可以是第一逻辑低电平VGL。
在第二期T2期间，扫描输入信号S[N-1]、第一时钟信号CLK1、和第二时钟信号CLK2可以是逻辑高电平H，第三时钟信号CLK3可以是第一逻辑低电平VGL。在这种情况下，第一驱动节点QN的第一驱动信号Q可以是逻辑高电平H，第二驱动节点QBN的第二驱动信号QB可以是逻辑高电平H，扫描输出信号S[N]可以是逻辑低电平。
在第三期T3期间，扫描输入信号S[N-1]、第二时钟信号CLK2和第三时钟信号CLK3可以是逻辑高电平H，第一时钟信号CLK1可以是第一逻辑低电平VGL。在这种情况下，第一驱动节点QN的第一驱动信号Q可以是比逻辑高电平H高的放大电平2H，第二驱动节点QBN的第二驱动信号QB可以是第一逻辑低电平VGL，并且扫描输出信号S[N]可以是逻辑高电平H。在第三期T3期间，当第一缓冲晶体管310导通时，第三时钟信号CLK3可作为缓冲电路300a的输出而被传输。这里，第一驱动节点QN的第一驱动信号Q可通过上拉电容器CPU放大为比逻辑高电平H高的放大电平2H。
在第四期T4期间，第三时钟信号CLK3可以是逻辑高电平H，扫描输入信号S[N-1]、第一时钟信号CLK1和第二时钟信号CLK2可以是第一逻辑低电平VGL。在这种情况下，第一驱动节点QN的第一驱动信号Q可以是比逻辑高电平H高的放大电平2H，第二驱动节点QBN的第二驱动信号QB可以是第一逻辑低电平VGL，扫描输出信号S[N]可以是逻辑高电平H。
在第五期T5期间，第一时钟信号CLK1可以是逻辑高电平H，扫描输入信号S[N-1]、第二时钟信号CLK2和第三时钟信号CLK3可以是第一逻辑低电平VGL。在这种情况下，第一驱动节点QN的第一驱动信号Q可以是逻辑高电平H，第二驱动节点QBN的第二驱动信号QB可以是逻辑高电平H，扫描输出信号S[N]可以是第一逻辑低电平VGL。
在第六期T6期间，第一时钟信号CLK1和第二时钟信号CLK2可以是逻辑高电平H，扫描输入信号S[N-1]和第三时钟信号CLK3可以是第一逻辑低电平VGL。在这种情况下，第一驱动节点QN的第一驱动信号Q可以是第一逻辑低电平VGL，第二驱动节点QBN的第二驱动信号QB可以是逻辑高电平H，扫描输出信号S[N]可以是第一逻辑低电平VGL。
在扫描线驱动器10a的操作期之中的并发驱动期SMOI期间，第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3可以是第一逻辑低电平VGL，扫描输入信号S[N-1]可以是逻辑高电平H。在这种情况下，扫描输出信号S[N]可以是逻辑高电平H。
图7是示出包括在图1的扫描线驱动器10a中的浮置主体晶体管120的示例的电路图。
参照图7，浮置主体晶体管120包括主体电容器CFB、浮置主体FB和传输晶体管111。包括在浮置主体晶体管120中的主体电容器CFB可使浮置主体晶体管120的栅极G与浮置主体晶体管120的浮置主体FB电连接。即，主体电容器CFB可设置在浮置主体晶体管120的栅极G与浮置主体晶体管120的浮置主体FB之间。
在一些示例实施例中，浮置主体FB电连接到传输晶体管111的第一端子，与第二逻辑低电平VGL'对应的电压被提供到传输晶体管111的第二端子。例如，传输晶体管111的第一端子是传输晶体管111的漏极D1，传输晶体管111的第二端子是传输晶体管111的源极S1。第二逻辑低电平VGL'可低于第一逻辑低电平VGL。浮置主体FB可电连接到传输晶体管111的漏极D1，与第二逻辑低电平VGL'对应的电压可被提供到传输晶体管111的源极S1。
在一些示例实施例中，传输晶体管111基于设定的信号SET而导通。当设定的信号SET是逻辑高电平H时，传输晶体管111可导通。当传输晶体管111导通时，与第二逻辑低电平VGL'对应的电压可被提供到浮置主体FB。
例如，在第一时间TA时，浮置主体晶体管120的阈值电压是第一阈值电压VTH1。在第一时间TA之后的第二时间TB时，浮置主体晶体管120的阈值电压可以是第二阈值电压VTH2。作为浮置主体晶体管120在第一时间TA时的阈值电压的第一阈值电压VTH1可以是大约0.5V，作为浮置主体晶体管120在第二时间TB时的阈值电压的第二阈值电压VTH2可以是大约0V。另外，与逻辑高电平H对应的电压可以是大约1V，与第一逻辑低电平对应的电压可以是大约0V，与第二逻辑低电平VGL'对应的电压可以是大约-1V。
在第一时间TA时，当设定的信号SET是(或者，具有)大约1V时，传输晶体管111可导通。当传输晶体管111导通时，作为与第二逻辑低电平VGL'对应的电压的大约-1V可被提供到浮置主体FB。当浮置主体晶体管120的栅极G的电压是大约0V(为第一逻辑低电平VGL)，并且浮置主体FB的电压是大约-1V时，浮置主体晶体管120可截止。因为作为浮置主体FB的电压的大约-1V低于作为第一阈值电压VTH1的大约0.5V。
在第二时间TB时，当设定的信号SET是1V时，传输晶体管111可导通。当传输晶体管111导通时，作为与第二逻辑低电平VGL'对应的电压的大约-1V可被提供到浮置主体FB。当浮置主体晶体管120的栅极G的电压是大约0V(为第一逻辑低电平VGL)，并且浮置主体FB的电压是大约-1V时，浮置主体晶体管120可截止。因为作为浮置主体FB的电压的大约-1V低于作为第二阈值电压VTH2的大约0V。
在一些示例实施例中，当浮置主体FB的电压是与第二逻辑低电平VGL'对应的电压并且浮置主体晶体管120的栅极G的电压是与第一逻辑低电平VGL对应的电压时，浮置主体晶体管120截止。
传输晶体管111的操作可与参照图4描述的传输晶体管111的操作基本上相同。因此，将不再复述重复的描述。
图8是示出图7的浮置主体晶体管120的示例的剖视图。
参照图7和图8，浮置主体晶体管120包括主体电容器CFB、浮置主体FB和传输晶体管111。浮置主体FB可设置在基底141上。第一绝缘层142可设置在浮置主体FB上。有源区(或者，有源图案)可设置在第一绝缘层142上。有源区可包括第一有源区ACTIVE1、第二有源区ACTIVE2和第三有源区ACTIVE3。第二绝缘层143可设置在第一有源区ACTIVE1和第二有源区ACTIVE2上。传输晶体管111的栅极G1和浮置主体晶体管120的栅极G可设置在第二绝缘层143上。
当与逻辑高电平H对应的电压被提供到传输晶体管111的栅极G1时，与第二逻辑低电平VGL'对应的电压可从传输晶体管111的源极S1经过第一有源区ACTIVE1传输到传输晶体管111的漏极D1。传输晶体管111的漏极D1可电连接到浮置主体FB。当与第二逻辑低电平VGL'对应的电压从传输晶体管111的源极S1经过第一有源区ACTIVE1传输到传输晶体管111的漏极D1时，浮置主体FB的电压可以是与第二逻辑低电平VGL'对应的电压。当浮置主体FB的电压是与第二逻辑低电平VGL'对应的电压并且浮置主体晶体管120的栅极G的电压是与第一逻辑低电平VGL对应的电压时，浮置主体晶体管120可截止。
根据示例实施例的扫描线驱动器10a可通过设置(或者，包括)包含浮置主体FB的驱动晶体管110至170以及缓冲晶体管310和320来改善性能，所述浮置主体FB可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压。
图9是示出根据示例实施例的扫描线驱动器10b的电路图。图10是示出图9的扫描线驱动器10b的操作期的示例的时序图。
参照图9和图10，扫描线驱动器10b可包括驱动电路100b和缓冲电路300b。驱动电路100b可包括驱动晶体管110至150以及重置晶体管180和190(或者，多个重置的晶体管)。例如，驱动晶体管包括第一驱动晶体管110至第五驱动晶体管150，重置晶体管包括第一重置晶体管180和第二重置晶体管190。
驱动电路100b可基于扫描输入信号S[N-1]和时钟信号将第一驱动信号Q提供到第一驱动节点QN并可将第二驱动信号QB提供到第二驱动节点QBN。缓冲电路300b可包括缓冲晶体管310和320。缓冲电路300b可基于第一驱动信号Q和第二驱动信号QB提供(或者，传输)扫描输出信号S[N]。例如，缓冲晶体管包括第一缓冲晶体管310和第二缓冲晶体管320。
扫描线驱动器10b的操作期可包括设置期SI、重置期RSI、连续驱动期SOI和并发驱动期SMOI(或者，同时驱动期)。
在设置期SI、重置期RSI和并发驱动期SMOI期间扫描线驱动器10b的操作可以与参照图6描述的扫描线驱动器10a的操作相同。
在扫描线驱动器10b的操作期之中的连续驱动期SOI期间，当时钟信号之中的第一时钟信号CLK1是逻辑高电平H时，时钟信号之中的第二时钟信号CLK2和第三时钟信号CLK3可以是第一逻辑低电平VGL。
例如，连续驱动期SOI包括第一期T1至第六期T6。在第一期T1期间，第一时钟信号CLK1可以是逻辑高电平H，第二时钟信号CLK2和第三时钟信号CLK3可以是第一逻辑低电平VGL。在第二期T2期间，第二时钟信号CLK2可以是逻辑高电平H，第一时钟信号CLK1和第三时钟信号CLK3可以是第一逻辑低电平VGL。在第三期T3期间，第三时钟信号CLK3可以是逻辑高电平H，第一时钟信号CLK1和第二时钟信号CLK2可以是第一逻辑低电平VGL。在这种情况下，时钟信号之中的两个时钟信号在连续驱动期SOI期间不是逻辑高电平H。
图11是示出根据示例实施例的显示装置20的框图。根据实施例，可从图11中示出的显示装置20去除某些元件或者可对其添加额外的元件。此外，两个或更多个元件可合并成单个元件，或者单个元件可实现为多个元件。这也适用于余下的公开的实施例。
参照图1和图11，显示装置20包括扫描线驱动器21和像素阵列22。例如，扫描线驱动器21包括第一至第N扫描线驱动器11、12和13。扫描线驱动器21可基于时钟信号和扫描输入信号S[N-1]将扫描输出信号S[N]提供到扫描线。扫描启动脉冲S[0]可被提供到包括在扫描线驱动器21中的第一扫描线驱动器11。可基于扫描输出信号S[N]驱动像素阵列22。
扫描线驱动器21(例如，第一扫描线驱动器11、第二扫描线驱动器12和第三扫描线驱动器13)中的每个可包括驱动电路100a和缓冲电路300a。驱动电路100a可包括驱动晶体管110至170以及重置晶体管180和190，并且可基于扫描输入信号S[N-1]和时钟信号将第一驱动信号Q提供到第一驱动节点QN，并且可基于扫描输入信号S[N-1]和时钟信号将第二驱动信号QB提供到第二驱动节点QBN。缓冲电路300a可包括缓冲晶体管310和320，并且可基于第一驱动信号Q和第二驱动信号QB产生扫描输出信号S[N]。浮置栅极晶体管110(或者，浮置主体晶体管120)可包括可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压的浮置栅极FG(或者，浮置主体FB)。
浮置栅极FG(或者，浮置主体FB)可电连接到传输晶体管111的第一端子，与第二逻辑低电平VGL'对应的电压可被提供到传输晶体管111的第二端子，传输晶体管111可基于设定的信号SET来导通。
根据示例实施例的扫描线驱动器10a可通过设置(或者，包括)包含浮置栅极FG(或者，浮置主体FB)的驱动晶体管110至170以及缓冲晶体管310和320来改善性能，所述浮置栅极FG(或者，浮置主体FB)可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压。
图12是示出根据示例实施例的显示装置30的框图。
参照图1和图12，显示装置30包括时钟信号提供器31(或者，时钟信号产生器)、扫描线驱动器21和像素阵列22。时钟信号提供器31可产生(或者，提供)时钟信号CLK和GCK。扫描线驱动器21可基于时钟信号和扫描输入信号S[N-1]将扫描输出信号S[N]提供到扫描线。扫描启动脉冲S[0]可被提供到扫描线驱动器21。可基于扫描输出信号S[N]驱动像素阵列22。扫描线驱动器21(例如，图11中示出的第一扫描线驱动器11、第二扫描线驱动器12和第三扫描线驱动器13)中的每个可包括驱动电路100a和缓冲电路300a。驱动电路100a可包括驱动晶体管110至170以及重置晶体管180和190，可基于扫描输入信号S[N-1]和时钟信号向第一驱动节点QN提供第一驱动信号Q，并可基于扫描输入信号S[N-1]和时钟信号向第二驱动节点QBN提供第二驱动信号QB。缓冲电路300a可包括缓冲晶体管310和320，并且可基于第一驱动信号Q和第二驱动信号QB产生扫描输出信号S[N]。浮置栅极晶体管110(或者，浮置主体晶体管120)可包括可传输与比第一逻辑低电平VGL低的第二逻辑低电平VGL'对应的电压的浮置栅极FG(或者，浮置主体FB)。
图13是示出将根据示例实施例的显示装置760应用到计算机***700的示例的框图。
参照图13，计算机***700可包括处理器710、存储装置720、储存装置730、输入/输出装置(I/O装置)740、电源750和显示装置760。计算机***700还可包括与显卡、声卡、存储卡、USB装置和其它***等通信的端口。
处理器710可操作某些计算和任务。在一些示例实施例中，处理器710是微处理器、中央处理单元(CPU)等。处理器710可通过地址总线、控制总线和数据总线等电连接到其它组件。在一些示例实施例中，处理器710电连接到诸如***组件互连(PCI)总线的扩展总线。
存储装置720可存储驱动计算机***700所需要的数据。例如，存储装置720包括诸如可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮置栅极存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)等的非易失性存储装置和/或诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和移动DRAM等的易失性存储装置。
储存装置730可包括固态驱动器(SSD)、硬盘驱动器(HDD)和CD-ROM等。输入/输出装置740可包括诸如键盘、按键、触摸板、触摸屏和鼠标等的输入工具以及诸如扬声器和打印机等的输出工具。电源750可提供驱动计算机***700所需要的电力。显示装置760可通过总线或其它通信线路电连接到其它组件。
在一些示例实施例中，计算机***700是包括显示装置760的诸如数字TV、3维(3D)TV、个人计算机(PC)、家用电器、膝上型计算机、平板计算机、手机、智能手机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏机、GPS等的任意电子装置。
描述的技术可应用于任何显示***，以通过设置包括浮置栅极(或者，浮置主体)的驱动晶体管和缓冲晶体管来改善性能，所述浮置栅极(或者，浮置主体)可传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
前述是示例实施例的举例说明但不应该理解为对其的限制。尽管已经描述了一些示例实施例，但是本领域的技术人员将容易理解的是，在实质上不脱离示例实施例的新颖性教导和优点的情况下，在示例实施例中许多修改是可能的。因此，所有这样的修改意图包括在如权利要求中限定的示例实施例的范围内。因此，将理解的是，前述是示例实施例的举例说明，而将不被理解为限制于公开的具体实施例，对公开的示例实施例和其它示例实施例的修改意图包括在所附权利要求的范围内。发明构思由具有包括在其中的权利要求的等同物的权利要求限定。

Claims (10)

1.一种扫描线驱动器，所述扫描线驱动器包括：
驱动电路，被构造为基于扫描输入信号和多个时钟信号向第一驱动节点提供第一驱动信号并向第二驱动节点提供第二驱动信号，其中，所述驱动电路包括多个驱动晶体管和多个重置晶体管；以及
缓冲电路，被构造为基于所述第一驱动信号和所述第二驱动信号产生扫描输出信号，其中，所述缓冲电路包括多个缓冲晶体管，
其中，所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置栅极的浮置栅极晶体管，所述浮置栅极被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
2.根据权利要求1所述的扫描线驱动器，其中，所述浮置栅极晶体管还包括：
栅极电容器，被构造为电连接所述浮置栅极晶体管的栅电极和所述浮置栅极；以及
传输晶体管，具有第一端子和第二端子，
其中，所述浮置栅极电连接到所述第一端子，
其中，所述第二端子被构造为接收与所述第二逻辑低电平对应的电压。
3.根据权利要求2所述的扫描线驱动器，其中，所述传输晶体管被构造为基于设定的信号而导通。
4.根据权利要求1所述的扫描线驱动器，其中，所述多个重置晶体管包括具有电连接到所述第一驱动节点的第一端子以及第二端子的第一重置晶体管，
其中，所述第一重置晶体管的所述第二端子被构造为接收与所述第一逻辑低电平对应的电压，
其中，所述第一重置晶体管被构造为在设定的信号具有比所述第一逻辑低电平和所述第二逻辑低电平大的逻辑高电平时导通，
其中，所述第一驱动节点被构造为接收与所述第一逻辑低电平对应的电压。
5.根据权利要求0所述的扫描线驱动器，其中，所述扫描线驱动器具有包括设置期的多个操作期，其中，在所述设置期期间，设定的信号具有逻辑高电平，其中，所述多个时钟信号中的每个在所述设置期期间具有所述第一逻辑低电平。
6.根据权利要求5所述的扫描线驱动器，其中，所述操作期还包括重置期，其中，所述设定的信号在所述重置期期间具有比所述第二逻辑低电平低的第三逻辑低电平，其中，所述多个时钟信号中的每个在所述重置期期间具有所述逻辑高电平。
7.根据权利要求6所述的扫描线驱动器，其中，所述操作期还包括连续驱动期，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号和第三时钟信号，其中，在所述连续驱动期期间在所述第一时钟信号具有所述逻辑高电平时，所述第二时钟信号和所述第三时钟信号中的每个具有所述第一逻辑低电平。
8.一种显示装置，所述显示装置包括：
多个扫描线驱动器，均被构造为基于多个时钟信号和扫描输入信号向扫描线提供扫描输出信号；以及
像素阵列，被构造为基于所述扫描输出信号被驱动，
其中，所述多个扫描线驱动器中的每个包括：驱动电路，被构造为基于所述扫描输入信号和所述多个时钟信号向第一驱动节点提供第一驱动信号并且向第二驱动节点提供第二驱动信号，其中，所述驱动电路包括多个驱动晶体管和多个重置晶体管；以及缓冲电路，被构造为基于所述第一驱动信号和所述第二驱动信号产生扫描输出信号，其中，所述缓冲电路包括多个缓冲晶体管，
其中，所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置栅极的浮置栅极晶体管，所述浮置栅极被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
9.根据权利要求8所述的显示装置，其中，所述浮置栅极晶体管还包括具有第一端子和第二端子的传输晶体管，其中，所述浮置栅极电连接到所述第一端子，其中，所述第二端子被构造为接收与所述第二逻辑低电平对应的电压，其中，所述传输晶体管被构造为基于设定的信号而导通。
10.一种扫描线驱动器，所述扫描线驱动器包括：
驱动电路，被构造为基于扫描输入信号和多个时钟信号向第一驱动节点提供第一驱动信号并向第二驱动节点提供第二驱动信号，其中，所述驱动电路包括多个驱动晶体管和多个重置晶体管；以及
缓冲电路，被构造为基于所述第一驱动信号和所述第二驱动信号产生扫描输出信号，其中，所述缓冲电路包括多个缓冲晶体管，
其中，所述多个驱动晶体管和所述多个缓冲晶体管中的每个包括包含浮置主体的浮置主体晶体管，所述浮置主体被构造为传输与比第一逻辑低电平低的第二逻辑低电平对应的电压。
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