CN107039443B - 存储器元件及其制作方法 - Google Patents

Abstract

本发明公开了一种存储器元件及其制作方法，该存储器元件包括半导体基材、隔离层、第一导体层、第一导体层、接触插塞、多个绝缘层、多个第二导体层、通道层以及存储层。隔离层位于半导体基材上。第一导体层位于隔离层上接触插塞穿过隔离层且与第一导体层和半导体基材电性接触。多个绝缘层位于第一导体层上。多个第二导体层与绝缘层交错叠层，且和第一导体层电性隔离。通道层位于第一贯穿开口的至少一个侧壁与底面上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导体层，而将接触插塞暴露于外。存储层位于通道层与第二导体层之间。

Description

存储器元件及其制作方法

技术领域

本发明是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其制作方法。

背景技术

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。

制作具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存的方法，一般是先以多个绝缘层和多晶硅层交错叠层在半导体基材上形成多层叠层结构，再于多层叠层结构中形成贯穿开口，将基材暴露于外；并依序在贯穿开口的侧壁上毯覆存储层，例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层以及多晶硅通道层，藉以在存储层、通道层以及多晶硅层上定义出多个存储单元，并且通过通道层使存储单元与作为底部共享源极线的基材电性连接。其中，底部共享源极线可用来进行非易失性存储器元件的区块擦除(block erase)操作。

然而，由于传统的底部共享源极线一般是通过离子注入的方式形成于基材的掺杂区，阻值偏高。加上，离子注入掺杂区与基材之间的接合接口会产生寄生电容，不仅会增加功率消耗而且会对讯号产生干扰以及时间延迟(RC delay)，进而降低存储器元件写入/读取操作的可靠度以及元件速度。

因此，有需要提供一种垂直通道闪存元件及其制作方法，来解决已知技术所面临的问题。

发明内容

本发明的一个面向是有关于一种存储器元件，包括半导体基材、隔离层、第一导体层、接触插塞、多个绝缘层、多个第二导体层、通道层以及存储层。隔离层位于半导体基材上。第一导体层位于隔离层上。接触插塞穿过隔离层且与第一导体层和半导体基材电性接触。第二导体层与绝缘层交错叠层于第一导体层上，且和第一导体层电性隔离。通道层位于第一贯穿开口的至少一个侧壁与底面上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导体层，而将接触插塞暴露于外。存储层位于通道层与第二导体层之间。

本发明的另一个面向是有关于一种存储器元件的制作方法。此一存储器元件的制作方法包括下述步骤：首先，于半导体基材上形成隔离层，再于隔离层上形成第一导体层。之后，提供多层叠层结构(multilayers stack)，使多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于第一导体层上，并使牺牲层和第一导体层隔离。再形成至少一个第一贯穿开口，穿过多层叠层结构、第一导体层以及隔离层，将绝缘层、牺牲层和半导体基材部分地暴露于外。接着，进行选择性沉积(selective deposition)工艺，以于第一贯穿开口的底部形成接触插塞，与第一导体层和半导体基材电性接触。然后，于第一贯穿开口的至少一个侧壁上依序形成存储层和通道层，使存储层夹设于通道层与剩余牺牲层之间，并且使通道层与接触插塞电性接触。后续，形成至少一个第二贯穿开口，穿过多层叠层结构，使第一导体层、绝缘层以及牺牲层部分地暴露于外。并在通过第二贯穿开口移除剩牺牲层后，以及于剩余牺牲层的位置上，形成多个第二导电层。

本发明的又一个面向是有关于一种存储器元件的制作方法。此一制作方法包括下述步骤：首先，于半导体基材上依序形成第一隔离层、第一导体层以及第二隔离层；并且形成至少一个接触开口，穿过第二隔离层、第一导体层以及隔离层，将一部分的基材暴露于外。之后，于接触开口中形成接触插塞，使其与第一导体层和基材电性接触。接着，提供多层叠层结构，使多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于第二隔离层上。然后，形成至少一个第一贯穿开口，穿过多层叠层结构和第二隔离层，并且将绝缘层、牺牲层和接触插塞部分地暴露于外。再于第一贯穿开口的至少一个侧壁上依序形成存储层和通道层，使存储层夹设于通道层与剩余牺牲层之间，并且使通道层与接触插塞电性接触。后续，形成至少一个第二贯穿开口，穿过多层叠层结构和第二隔离层，使第一导体层、绝缘层以及剩余牺牲层部分地暴露于外；并在通过第二贯穿开口移除剩余的牺牲层后，于剩余牺牲层的位置上形成多个第二导电层。

根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。其是在半导体基材上方依序形成一隔离层和一导体层，并形成至少一个穿过隔离层和导电层且与半导体及导电层电性的接触插塞。且在导体层上形成具有多个存储单元的多层叠层结构，以及多个纵向穿过多层叠层结构用来串接存储单元以形成多个存储单元串行的通道层，并使每一个通道层与对应的一个接触插塞产生电性接触。其中，导体层和通道层之间的距离小于半导体基材和通道层之间的距离。

由于，本发明的实施例所提供的存储器元件是采用独立的导体层，而非半导体基材，来作为不同存储单元串行的底部共享源极线。因此用来进读取/写入操作的电流，其流经导体层路径，比已知技术所提供的存储器元件流经半导体基材的电流路径要短，因此存储器元件的操作电流路径，可降低存储器元件的操作电阻。加上，本发明的实施例所提供的存储器元件并不会在底部共享源极线中形成具有p-n结的掺杂区，可避免寄生电容的形成，可增进存储器元件的操作可靠度，解决已知技术所面临的问题。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1A至图1J是根据本发明的一实施例所绘示的一系列制作存储器元件的工艺结构剖面示意图；

图2A至图2G是根据本发明的另一实施例所绘示的一系列制作存储器元件的工艺结构剖面示意图；以及

图3A至图3G是根据本发明的又一实施例所绘示的一系列制作垂直通道浮置栅极NAND闪存元件的工艺结构剖面示意图。

【符号说明】

100、200、300：存储器元件 101：半导体基材

102、202：隔离层 103：第一导体层

103a：第一导体层的顶面 204、104：接触插塞

204a、104a：接触插塞的顶面 105：第二导电层

107、307：存储层 108：通道层

109：绝缘材料 110：多层叠层结构

110a、110b：第一贯穿开口 111-115：牺牲层

111a：牺牲层的底面 121-126：绝缘层

129：间隙壁介电层 130：空气间隙

131：焊垫 132：覆盖层

133：第二贯穿开 134：金属插塞

136：位线 137：存储单元

139：内联机 203：接触开口

301：保护层 302：第一凹室

303：间隔 304：浮置栅电极

305：隧穿氧化层 C：电流

具体实施方式

本发明是提供一种半导体元件及其制作方法，可改善已知半导体元件接触电阻偏高的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一具有存储器单元、逻辑单元和高压单元的嵌入式存储器元件及其制作方法作为较佳实施例，并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

请参照图1A至图1J，图1A至图1J是根据本发明的一实施例所绘示的一系列制作存储器元件100的工艺结构剖面示意图。在本实施例之中，存储器元件100是一种垂直通道NAND闪存元件。制作存储器元件100的方法包括下述步骤：

首先，于半导体基材101上形成隔离层102，再于隔离层102上形成第一导体层103；并且在第一导体层103上提供一多层叠层结构110(如图1A所绘示)。在本发明的一些实施例中，半导体层基材101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料，所构成。隔离层102可以由介电材料，例如硅氧化物(oxide)、硅氮化物、硅氮氧化物(oxynitride)、硅酸盐(silicate)或上述的任一组合，所构成。第一导体层103是由导电材质，例如可多晶硅(poly-silicon)、掺杂的半导体材质、金属或上述的任意组合，所构成。在本实施例之中，半导体基材101是由p型掺杂的多晶硅所构成；隔离层102是由硅氧化物所构成；第一导体层103是由n型掺杂的多晶硅所构成。

多层叠层结构110包括形成于第一导体层103上的多个牺牲层111-115以及多个绝缘层121-126。绝缘层121-126与牺牲层111-115是相互平行，并且沿着Z轴方向彼此交错叠层在于第一导体层103上。在本实施例之中，绝缘层126位于多层叠层结构110的顶层，绝缘层121位于多层叠层结构110的最底层，而与第一导体层103直接接触，藉以使牺牲层111-115和第一导体层103隔离。在本发明的一些实施例中，隔离层102的厚度较佳比绝缘层121-126的厚度大。隔离层102的厚度实质介于200埃(Angstrom，)至1500埃之间。较佳为500埃。

牺牲层111-115可以由含硅氮化物(nitride)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合，所构成。在本实施例中，牺牲层111-115是由氮化硅所构成。绝缘层121-126可以由介电材料，例如硅氧化物、硅氮化物、硅氮氧化物、硅酸盐或上述的任一组合，所构成。在本发明的一些实施例中，牺牲层111-115和绝缘层121-126可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。其中，牺牲层111-115和绝缘层121-126的材料必须不同。

接着，对多层叠层结构110进行刻蚀工艺，以形成多个第一贯穿开口110a和110b，贯穿多层叠层结构110、第一导体层103以及隔离层102，藉以将一部分的基材101暴露于外(如图1B所绘示)。在本发明的一些实施例中，形成第一贯穿开口110a和110b的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etchingprocess)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110、第一导体层103和隔离层102进行刻蚀。藉以在多层叠层结构110、第一导体层103和隔离层102之中形成沿着Z轴方向向下延伸，且截面形状实质为圆形的贯穿孔(第一贯穿开口110a和110b)，将位于第一贯穿开口110a和110b的底面的一部分基材101，以及用来作为第一贯穿开口110a和110b的侧壁的一部分绝缘层121-126、牺牲层111-115、第一导体层103和隔离层102暴露出来。

之后，进行选择性沉积(selective deposition)工艺，以于第一贯穿开口110a和110b底部形成接触插塞104，与第一导体层103和半导体基材101电性接触(如图1C所绘示)。在本发明的一实施例之中，接触插塞104可以是通过原子层化学气相沉积(Atomic LayerChemical Vapor Deposition，ALCVD)工艺所形成的多晶硅接触插塞，或者是经由选择性外延成长(Selective Epitaxial Growth，SEG)所形成的单晶或多晶硅层或上述的任一组合。

另外，在第一贯穿开口110a和110b底部形成接触插塞104之后，为了消除形成于接触插塞104中的气泡(void)，较佳会进行一热退火(anneal)工艺。热退火(anneal)工艺之后接触插塞104若发生紧缩的现象，还可以进一部进行前述的选择性沉积工艺，以补足接触插塞104的高度。在本实施例中，接触插塞104的高度，半由导体基材101的底面起算，较佳高过于第一导体层103并低于牺牲层111-115(但不以此为限)。详言之，在本实施例之中，接触插塞104的顶面104a实质高于第一导体层103的顶面103a，但接触插塞104的顶面104a实质低于最底层的牺牲层111的底面111a。

然后，于第一贯穿开口110a和110b的侧壁上依序形成存储层107和通道层108，并将存储层107夹设于通道层108与些牺牲层111-115之间，且使通道层108与接触插塞104的顶面104a电性接触(如图1D所绘示)。在本发明的一些实施中，存储层107的形成包括下述步骤：首先通过沉积工艺，例如低压化学气相沉积工艺，形成具有，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层(但不以此为限)，共形毯覆于多层叠层结构110的表面以及第一贯穿开口110a和110b的侧壁及底部。之后，以刻蚀工艺移除位于第一贯穿开口110a和110b底部的一部分氧化硅-氮化硅-氧化硅、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅结构，将接触插塞104的一部分顶面104a暴露于外。

形成存储层107之后，再通过沉积工艺，例如低压化学气相沉积工艺，形成由硅、锗或其他掺杂或无掺杂的半导体材质，所构成的通道层108，使其共形毯覆于存储层107以及接触插塞104暴露于外的顶面104a上。在本实施例中，通道层108是由无掺杂的多晶硅所构成。

再以绝缘材料109，例如二氧化硅、氮化硅或其他合适的介电材料，填充第一贯穿开口110a和110b，并在第一贯穿开口110a和110b中形成至少一空气间隙(air gap)130。在回蚀绝缘材料109之后，于绝缘材料109上方形成焊垫131，并且形成覆盖层132来覆盖多层叠层结构110以及焊垫131(如图1E所绘示)。在本发明的一实施例中，覆盖层132包括硅氧化物。

之后，进行另一个刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构110的第二贯穿开口133，并将绝缘层121-126和牺牲层111-115以及第一导体层103的顶面103a部分地暴露于外(如图1F所绘示)。

接着，移除剩余的牺牲层111-115。在本实施例之中，是采用磷酸(H₃PO₄)溶液通过第二贯穿开口133将剩余的牺牲层111-115予以移除，并将一部分的存储层107暴露于外。(如图1G所绘示)。在本发明的一些实施例中，为了保护经由第二贯穿开口133暴露于外的第一导体层103，在移除牺牲层111-115之前，较佳会在第一导体层103暴露于外的顶面103a上形成一个保护层128。在本实施例中，保护层128的硅氧化物硬掩模层，其是通过在第一导体层103暴露于外的顶面103a上所进行的氧化工艺形成，可用来在后续工艺中保护第一导体层103。

之后，通过沉积工艺，例如低压化学气相沉积工艺，形成多个第二导电层105填充于被移除的剩余牺牲层111-115原来的位置上，进而在每一个第二导电层105与存储层107和通道层108重叠的区域形成一个存储单元137，并在多层叠层结构110中形成存储器阵列(如图1H所绘示)。在本发明的一些实施例中，第二导电层105可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，控第二导电层105为一金属层，例如氮化钛/钨(TiN/W)、氮化钽/钨(TaN/W)、氮化钽/铜(TaN/Cu)以及其他可能的材料。

在形成第二导电层105之后，先移除保护层128；再于第二贯穿开口133的至少一个侧壁上形成间隙壁介电层(dielectric spacer)129，并于第二贯穿开口133中形成金属插塞134，与第一导体层103电性接触，且通过该间隙壁介电层129与第二导体层105电性隔离(如图1I所绘示)。

后续，在覆盖层132上方形成层间介电层135；再于层间介电层135上形成多个条位线136，使位线136经由内联机139与焊垫131电性接触。之后，经由一连串后段工艺(未绘示)，完成存储器元件100的制备(如图1J所绘示)。在本发明的一些实施例中，第一导体层103可作为存储器元件100的底部共享源极线。而位于存储器阵列中由第二导体层105与存储层107和通道层108所形成的存储单元137，可经由位线136耦接至译码器，例如行译码器或列译码器或(未绘示)。

由于，来自位线136的电流C可以经过通道层108、接触插塞104、第一导体层103(底部共享源极线)和金属插塞134而接地。换句话说，用来进行读取/写入操作的电流并不会流经过基材101。和已知技术相比，不仅电流路径缩短，且不会在第一导体层103和基材101之间形成具有p-n结的掺杂区，可避免寄生电容的形成，可大幅降低存储器元件100的操作电阻，并解决已知技术因为在底部共享源极线和基材之间产生寄生电容所导致的讯号干扰以及时间延迟问题，进而增进存储器元件的操作可靠度以及元件速度。

请参照图2A至图2G，图2A至图2G是根据本发明的另一实施例所绘示的一系列制作存储器元件200的工艺结构剖面示意图。在本实施例之中，存储器元件200也是一种具有垂直通道的NAND闪存元件。制作存储器元件200的方法包括下述步骤：

首先，依序于半导体基材101上形成第一隔离层102、第一导体层103和第二隔离层202。再形成多个接触开口203，穿过第二隔离层202、第一导体层103以及第一隔离层103，将一部分的基材101暴露于外。之后，于接触开口中分别形成接触插塞204，使其与第一导体层103和半导体基材101电性接触(如图2A所绘示)。

在本发明的一些实施例之中，形成接触插塞204包括下列步骤：首先，以刻蚀工艺移除一部分的第二隔离层202、第一导体层103以及第一隔离层103以形成接触开口203。再以沉积工艺，例如低压化学气相沉积工艺，在第二隔离层202上沉积导电材料，例如多晶硅，并填充接触开口203。之后，再以第二隔离层202为停止层，进行平坦化工艺，例如化学机械抛光(Chemical Mechanical Polish，CMP)，以移除位于第二隔离层202上的导电材料，形成接触插塞204。换言之，在本实施例中接触插塞204的顶面204a实质高于第一导体层103的顶面103a，且实质与第二隔离层202的顶面202a共平面。

接着，提供一多层叠层结构110，使多层叠层结构具有多个绝缘层121-126和多个牺牲层111-115相互叠层于第二隔离层202上。然后，以刻蚀工艺形成多个第一贯穿开口110a和110b，穿过多层叠层结构110，并且将一部分的接触插塞204暴露于外。(如图2B所绘示)。为了使第一贯穿开口110a和110b可以准确对准接触插塞204，在本发明的一些实施例中，接触插塞204的尺寸较佳会大于第一贯穿开口110a和110b的截面，以增加制作第一贯穿开口110a和110b的刻蚀工艺的工艺裕度(process windows)。

然后。再于第一贯穿开口110a和110b的至少一个侧壁上依序形成存储层107和通道层108，使存储层107夹设于通道层108与牺牲层111-115之间，并且使通道层107与接触插塞204电性接触(如图2C所绘示)。

再以绝缘材料109，例如二氧化硅、氮化硅或其他合适的介电材料，填充第一贯穿开口110a和110b，并在第一贯穿开口110a和110b中形成至少一空气间隙130。在回蚀绝缘材料109之后，于绝缘材料109上方形成焊垫131，并且形成覆盖层132来覆盖多层叠层结构110以及焊垫131(如图2D所绘示)。

进行另一个刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，穿过多层叠层结构110和第二隔离层202的第二贯穿开口133，并将绝缘层121-126和牺牲层111-115以及第一导体层103的顶面103a部分地暴露于外。在本发明的一些实施例之中，可以在第一导体层103暴露于外的顶面103a上提供通过氧化工艺所形成的保护层128，用来在后续工艺中保护第一导体层103(如图2E所绘示)。

接着，移除剩余的牺牲层111-115，并将一部分的存储层107暴露于外。之后，通过沉积工艺，例如低压化学气相沉积工艺，形成多个第二导电层105填充于被移除的剩余牺牲层111-115原来的位置上，进而在每一个第二导电层105与存储层107和通道层108重叠的区域形成一个存储单元137，并在多层叠层结构中形成存储器阵列(如图2F所绘示)。

在形成第二导电层105之后，于第二贯穿开口133中形成间隙壁介电层129和金属插塞134，使金属插塞134与第一导体层103电性接触，且使金属插塞134通过间隙壁介电层129与第二导体层105电性隔离。后续，在覆盖层132上方形成层间介电层135；再于层间介电层135上形成多个条位线136，使位线136经由内联机139与焊垫131电性接触。之后，经由一连串后段工艺(未绘示)，完成存储器元件200的制备(如图2G所绘示)。

在本发明的一些实施例之中，存储器元件也可以是一种垂直通道浮置栅极NAND闪存元件。例如请参照图3A至图3G，图3A至图3G是根据本发明的又一实施例所绘示的一系列制作垂直通道浮置栅极NAND闪存元件300的工艺结构剖面示意图。在本实施例之中，制作存储器元件300的方法大致与图1A至图1J所绘示的方法相似，差别仅在于制作存储层307的方法有所不同。由于其他元件的材料与制作方式已详述于图1A至图1J的实施例之中，相同的工艺并不再此赘述。

在本实施例之中，存储层307的制作方法由图1C开始。在形成接触插塞104之后先于接触插塞104的顶部104a形成保护层301；再进行一回蚀工艺，移除一部分牺牲层111-115，藉以在相邻两个绝缘层121-126中定义出一个第一凹室302。在本实施例之中，回蚀工艺是采用磷酸(H₃PO₄)溶液的湿法刻蚀工艺，可用来移除位于两个相邻的绝缘层121-126之间经由第一贯穿开口110a和110b暴露于外的一部分牺牲层111-115。换言之，每一个第一凹室302是通过余留下来的一部分牺牲层111-115，在两个相邻的绝缘层121-126之间所定义出来的层间空间(如图3A所绘示)。

再进行氧化工艺，将每一个牺牲层111-115被第一凹室302暴露于外的部分加以氧化，以形成间隔层303。换句话说，即是在第一凹室302的纵向侧壁上形成间隔层303。在本实施例之中，氧化牺牲层111-115的步骤包括原位蒸气产生(In-Situ-Steam-Generation，ISSG)氧化工艺，可将材质为氮化硅的一部分牺牲层111-115氧化成材质实质为硅氧化物的间隔层303(如图3B所绘示)。

后续，形成多个浮置栅电极304分别填充每一个第一凹室302(如图3C所绘示)。浮置栅电极304的形成方式包括下述步骤：首先，进行沉积工艺，例如低压化学气相沉积工艺，在多层叠层结构110上沉积导电材质(未绘示)并填充第一贯穿开口110a和110b和第一凹室302。再通过回蚀工艺移除位于第一贯穿开口110a和110b中的一部分导电材质，并保留位于第一凹室302中的一部分导电材质，以形成实质为环状的浮置栅电极304。在本发明的一些实施例中，浮置栅电极304的导电材质可以是多晶硅或金属，例如铝(Al)、铜(Cu)、金(Au)、银(Ag)、铂金(Pt)或上述的合金。

在形成浮置栅电极304之后，先形成隧穿氧化层(tunnel oxide layer)305，覆盖于绝缘层121-126和浮置栅电极304经由第一贯穿开口110a和110b暴露于外的部分上。然后，再形成通道层108，使其共形地(conformal)毯覆于隧穿氧化层305以及接触插塞104经由第一贯穿开口110a和110b暴露于外的顶面104a上(如图3D所绘示)。

在本实施例中，隧穿氧化层305的制作方式包括下述步骤：首先，通过沉积工艺形成硅氧化物层，使其毯覆于多层叠层结构110的表面以及第一贯穿开口110a和110b的侧壁上与底面上。之后，再通过刻蚀工艺移除位于多层叠层结构110以及保护层301上的一部分硅氧化物层，藉以形成隧穿氧化层305。在本发明的一些实施例中，较佳可通过同一刻蚀工艺，将保护层301一并移除，使一部分接触插塞104暴露于外。通道层108是通过沉积工艺形成毯覆于第一贯穿开口110a和110b的侧壁与底面上的多晶硅层，可将隧穿氧化层305夹设于通道层108和浮置栅电极304之间，并且使通道层108与接触插塞104电性接触。

之后，再以绝缘材料109，例如二氧化硅、氮化硅或其他合适的介电材料，填充第一贯穿开口110a和110b，并在第一贯穿开口110a和110b中形成至少一空气间隙130。在回蚀绝缘材料109之后，于绝缘材料109上方形成焊垫131，并且形成覆盖层132来覆盖多层叠层结构110以及焊垫131。再进行另一个刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，穿过多层叠层结构110的第二贯穿开口133，并将绝缘层121-126和牺牲层111-115以及第一导体层103的顶面103a部分地暴露于外(如图3E所绘示)。

接着，移除剩余的牺牲层111-115，并将一部分的间隔层303暴露于外。之后，通过沉积工艺，例如低压化学气相沉积工艺，形成多个第二导电层105填充于被移除的剩余牺牲层111-115原来的位置上。进而，可在第二导电层105、间隔层303、浮置栅电极304、隧穿氧化层107和通道层108重叠的区域形成多个垂直通道浮栅存储单元306，并在多层叠层结构构中形成具有垂直通道的浮栅存储器阵列(如图3F所绘示)。在本实施例中，每一个垂直通道浮栅存储单元306中的第二导电层105可作为控制栅电极；间隔层303、对应的浮置栅电极304和隧穿氧化层305三者的组合可视为垂直通道浮栅存储单元306的存储层。其中，每一个间隔层303可作为对应的控制栅电极(第二导电层105)与浮置栅电极304之间的栅间层(Inter-Poly Dielectric layer，IPD layer)。

在形成第二导电层105之后，于第二贯穿开口133中形成金属插塞134，与第一导体层103电性接触，且通过该间隙壁介电层129与第二导体层105电性隔离。后续，再经由一连串后段工艺(未绘示)，在覆盖层132上方形成层间介电层135；再于层间介电层135上形成多个条位线136，并经由内联机139与焊垫131电性接触，完成存储器元件300的制备(如图3G所绘示)。

根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。其是在半导体基材上方依序形成一隔离层和一导体层，并形成至少一个穿过隔离层和导电层且与半导体及导电层电性的接触插塞。且在导体层上形成具有多个存储单元的多层叠层结构，以及多个纵向穿过多层叠层结构用来串接存储单元以形成多个存储单元串行的通道层，并使每一个通道层与对应的一个接触插塞产生电性接触。其中，导体层和通道层之间的距离小于半导体基材和通道层之间的距离。

由于，本发明的实施例所提供的存储器元件是采用独立的导体层，而非半导体基材，来作为不同存储单元串行的底部共享源极线。因此用来进读取/写入操作的电流，其流经导体层路径，比已知技术所提供的存储器元件流经半导体基材的电流路径要短，因此存储器元件的操作电流路径，可降低存储器元件的操作电阻。加上，本发明的实施例所提供的存储器元件并不会在底部共享源极线和基材之间形成具有p-n结的掺杂区，可避免寄生电容的形成，进而可增进存储器元件的操作可靠度以及元件速度，解决已知技术所面临的问题。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器元件，包括：

一半导体基材；

一隔离层，位于该半导体基材上；

一第一导体层，位于该隔离层上；

一接触插塞，穿过该隔离层且与该第一导体层和该半导体基材电性接触；

多个绝缘层，位于该第一导体层上；

多个第二导体层，与这些绝缘层交错叠层，且和该第一导体层电性隔离；

一通道层，位于一第一贯穿开口的至少一侧壁与一底面上，并与该接触插塞电性接触，其中该第一贯穿开口穿过这些绝缘层和这些第二导体层，而将该接触插塞暴露于外；以及

一存储层，位于该通道层与这些第二导体层之间。

2.根据权利要求1所述的存储器元件，其中该存储层包括：

一隧穿氧化层，位于该第二导体层与该通道层之间；

多个浮置栅电极，分别位于每一这些第二导体层与该隧穿氧化层之间；以及

多个栅间隔层，分别位于每一该浮置栅电极与这些第二导体层对应之一者之间。

3.根据权利要求1所述的存储器元件，其中该存储层包括一氧化硅-氮化硅-氧化硅结构，且位于该第一贯穿开口的该侧壁上，并且夹设于该存储层与这些第二导体层之间。

4.根据权利要求1所述的存储器元件，更包括：

一间隙壁介电层，位于一第二贯穿开口的至少一侧壁上，其中该第二贯穿开口穿过这些绝缘层和这些第二导体层，将该第一导体层暴露于外；以及

一金属插塞，位于该第二贯穿开口中，与该第一导体层电性接触，且通过该间隙壁介电层与这些第二导体层电性隔离；且该接触插塞具有实质高于该第一导体层的一顶面。

5.一种存储器元件的制作方法，包括：

于一半导体基材上形成一隔离层；

于该隔离层上形成一第一导体层；

提供一多层叠层结构，使该多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于该第一导体层上，并使这些牺牲层和该第一导体层隔离；

形成至少一第一贯穿开口，穿过该多层叠层结构、该第一导体层以及该隔离层，将这些绝缘层、这些牺牲层和该半导体基材部分地暴露于外；

进行一选择性沉积工艺，以于该第一贯穿开口的一底部形成一接触插塞，与该第一导体层和该半导体基材电性接触；

于该第一贯穿开口的至少一侧壁上依序形成一存储层和一通道层，使该存储层夹设于该通道层与剩余的这些牺牲层之间，并且使该通道层与该接触插塞电性接触；

形成至少一第二贯穿开口，穿过该多层叠层结构，使该第一导体层、这些绝缘层以及剩余的这些牺牲层部分地暴露于外；

通过该第二贯穿开口移除剩余的这些牺牲层；以及

于剩余的这些牺牲层的位置上，形成多个第二导电层。

6.根据权利要求5所述的存储器元件的制作方法，其中形成该存储层的步骤包括：

通过该第一贯穿开口移除一部分这些牺牲层，藉以在这些绝缘层之间定义出多个第一凹室；

氧化每一这些牺牲层暴露于外的一部分，以于每一这些第一凹室中形成一间隔层；

形成多个浮置栅电极，分别填充每一这些第一凹室；以及

形成一隧穿氧化层，覆盖于这些绝缘层和这些浮置栅电极经由该第一贯穿开口暴露于外的部分上。

7.根据权利要求5所述的存储器元件的制作方法，其中在形成该存储层的步骤，包括于该第一贯穿开口的该侧壁上形成一氧化硅-氮化硅-氧化硅结构。

8.一种存储器元件的制作方法，包括：

于一半导体基材上依序形成一第一隔离层、一第一导体层以及一第二隔离层；

形成至少一接触开口，穿过该第二隔离层、该第一导体层以及该隔离层，将一部分的该半导体基材暴露于外；

于该接触开口中形成一接触插塞，与该第一导体层和该半导体基材电性接触；

提供一多层叠层结构，使该多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于该第二隔离层上；

形成至少一第一贯穿开口，穿过该多层叠层结构、和该第二隔离层，并且将这些绝缘层、这些牺牲层和该接触插塞部分地暴露于外；

于该第一贯穿开口的至少一侧壁上依序形成一存储层和一通道层，使该存储层夹设于该通道层与剩余的这些牺牲层之间，并且使该通道层与该接触插塞电性接触；

形成至少一第二贯穿开口，穿过该多层叠层结构和该第二隔离层，使该第一导体层、这些绝缘层以及剩余的这些牺牲层部分地暴露于外；

通过该第二贯穿开口移除剩余的这些牺牲层；以及

于剩余的这些牺牲层的位置上形成多个第二导电层。

9.根据权利要求8所述的存储器元件的制作方法，其中形成该存储层的步骤包括：

通过该第一贯穿开口移除一部分这些牺牲层，藉以在这些绝缘层之间定义出多个第一凹室；

氧化每一这些牺牲层暴露于外的一部分，以于每一这些第一凹室中形成一间隔层；

形成多个浮置栅电极，分别填充每一这些第一凹室；以及

形成一隧穿氧化层，覆盖于这些绝缘层和这些浮置栅电极经由该第一贯穿开口暴露于外的部分上。

10.根据权利要求8所述的存储器元件的制作方法，其中在形成该存储层的步骤，包括于该第一贯穿开口的该侧壁上形成一氧化硅-氮化硅-氧化硅结构。