CN101685820A - 存储器元件及其制造方法、半导体元件 - Google Patents
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Abstract
本发明提供一种存储器元件及其制造方法、一种半导体元件。该半导体元件设置于基底上，此半导体元件具有二隔离结构、第一导体层、电荷陷入层、第二导体层与栅介电层。二隔离结构设置于基底中以定义有源区。第二导体层设置于基底上跨过二隔离结构。第一导体层设置于二隔离结构之间，且位于第二导体层与基底之间，第一导体层电连接第二导体层。电荷陷入层设置于基底上，且至少覆盖二隔离结构与第一导体层之间的界面。栅介电层设置于该第一导体层与该基底之间。利用电荷陷入层覆盖浅沟渠隔离结构与浮置栅极之间的界面，以抑制颈结效应。
Description
技术领域
本发明涉及一种存储器元件及其制造方法、以及一种半导体元件及其制造方法，且特别地，涉及一种抑制颈结效应(Kink effect)的存储器元件及其制造方法和半导体元件及其制造方法。
背景技术
随着半导体技术的进步，元件的尺寸也不断地缩小。当元件的尺寸进入到深亚微米的范围中，甚至是更细微的尺寸时，相邻的元件之间发生短路的机率会升高，因此如何有效地隔离元件与元件之间就变得相当重要。一般来说，工艺中通常会在元件与元件之间加入一层隔离结构来避免短路的发生，而现今较常使用的方法为浅沟渠隔离结构(shallow trench isolation，STI)工艺。由于浅沟渠隔离结构往往是影响可靠度的重要关键，如泄漏电流的发生机率，因此浅沟渠隔离结构工艺在先进集成电路工艺技术中具有重要的地位。
已知的浅沟渠隔离的制造流程为在基底上依序形成垫氧化层和氮化硅掩模层。然后进行光刻步骤，定义出欲形成沟渠的区域，再依序以干蚀刻法来蚀刻氮化硅掩模层、垫氧化层和基底，在基底中形成沟渠。而沟渠所围绕的区域为有源区，供后续工艺在此形成各种有源元件之用。
接着，于基底上沉积氧化硅层以填满沟渠。然后进行化学机械研磨法，将高于氮化硅掩模层的氧化硅层去除掉，以形成浅沟渠隔离结构。之后再去除氮化硅掩模层与垫氧化层。
然而，在制作浅沟渠隔离结构的工艺中，在移除垫氧化层与掩模层时，会在浅沟渠隔离顶角(Top Edge Corner)周围部分形成凹陷。此凹陷会在集成电路中造成元件的亚阈值泄漏电流(Sub-threshold Leakage Current)，即所谓的颈结效应(Kink Effect)。不正常的颈结效应将会降低元件的品质，导致工艺的良率减少，并造成元件的可靠度降低。
发明内容
本发明提供一种存储器元件及其制造方法，在存储器元件的选择晶体管中设置电荷陷入层覆盖浅沟渠隔离结构与导体层之间的界面，以抑制颈结效应。
本发明提供一种半导体元件，设置电荷陷入层覆盖浅沟渠隔离结构与导体层之间的界面，以抑制颈结效应。
本发明提出一种存储器元件，设置于基底上，此存储器元件具有多个隔离结构、存储单元、选择单元和电荷陷入层。多个隔离结构设置于基底中，基底具有存储单元区和选择单元区。存储单元设置于存储单元区，存储单元具有依序设置于基底上的穿隧介电层、浮置栅极、栅间介电层和控制栅极。选择单元设置于选择单元区，选择单元具有依序设置于基底上的栅介电层、第一导体层和第二导体层。电荷陷入层设置于选择单元区，其中电荷陷入层中具有开口以使第二导体层电连接第一导体层，且电荷陷入层至少覆盖隔离结构与第一导体层之间的界面。
在本发明一实施例中，上述电荷陷入层的材质为选自氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)和氧化锆(ZrO)构成的组的一种。
在本发明一实施例中，上述电荷陷入层为氧化硅/氮化硅/氧化硅层。
在本发明一实施例中，上述电荷陷入层与栅间介电层的材质相同。
在本发明一实施例中，上述第一导体层与浮置栅极的材质相同。
在本发明一实施例中，上述第二导体层与控制栅极的材质相同。
本发明提出一种存储器元件的制造方法，包括下列步骤。首先，提供基底，此基底具有存储单元区和选择单元区，且基底中已形成有多个隔离结构，在相邻的隔离结构之间的基底上已形成有介电层和第一导体层。于基底上形成电荷陷入层后，移除选择单元区中的部分电荷陷入层，以形成暴露第一导体层的第一开口，其中选择单元区中残留的电荷陷入层至少覆盖隔离结构与第一导体层之间的界面。然后于基底上形成第二导体层。接着，图案化第二导体层、电荷陷入层、第一导体层和介电层，以于存储单元区形成存储单元，并于选择单元区形成选择单元。
在本发明一实施例中，上述电荷陷入层的材质为选自由氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)与氧化锆(ZrO)构成的组的一种。
在本发明一实施例中，上述电荷陷入层为氧化硅/氮化硅/氧化硅层。
在本发明一实施例中，上述存储单元中的电荷陷入层作为栅间介电层。
在本发明一实施例中，于基底中形成隔离结构，以及在相邻的隔离结构之间的基底上形成介电层和第一导体层的步骤如下。于基底上形成介电材料层、导体材料层和掩模层。接着，图案化掩模层、导体材料层、介电材料层和基底，以于基底中形成多个沟渠。于沟渠中填入绝缘材料层后，移除部分绝缘材料层与掩模层，以形成隔离结构。
在本发明一实施例中，上述基底还具有周边电路区，上述存储器元件的制造方法还包括下列步骤。在移除选择单元区中的部分电荷陷入层的步骤中，同时移除周边电路区中的部分电荷陷入层，且周边电路区中残留的电荷陷入层至少覆盖隔离结构与第一导体层之间的界面。而且，在图案化第二导体层、电荷陷入层、第一导体层和介电层的步骤中，同时于周边电路区形成半导体元件。
本发明提出一种半导体元件，设置于基底上。此半导体元件具有二隔离结构、第一导体层、第二导体层、电荷陷入层和栅介电层。二隔离结构设置于基底中。第二导体层设置于基底上，跨过二隔离结构。第一导体层设置于二隔离结构之间，且位于第二导体层与基底之间，第一导体层电连接第二导体层。电荷陷入层设置于基底上，且至少覆盖二隔离结构与第一导体层之间的界面。栅介电层设置于第一导体层与基底之间。
在本发明一实施例中，上述电荷陷入层的材质是选自氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)与氧化锆(ZrO)构成的组中的一种。
在本发明一实施例中，上述电荷陷入层为氧化硅/氮化硅/氧化硅层。
本发明的存储器元件及其制造方法，因采用电荷陷入层覆盖住隔离结构与第一导体层之间的界面，因此电荷陷入层内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底与隔离结构接触的顶角处的电场降低，进而抑制颈结效应。当电荷陷入层兼作为栅间介电层时，可以在不改变存储器元件工艺的情况下，达到抑制颈结效应的效果。
本发明的半导体元件，因采用电荷陷入层覆盖住隔离结构与第一导体层之间的界面，因此电荷陷入层内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底与隔离结构接触的顶角处的电场降低，进而抑制颈结效应。
为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1A为绘示本发明的存储器元件的一较佳实施例的上视图。
图1B为绘示本发明的存储器元件的一较佳实施例的剖面图。
图2A至2F为绘示本发明的存储器元件的一较佳实施例的工艺剖面图。
主要附图标记说明
100、200：基底
102、202：存储胞区
102a、202a：存储单元区
102b、202b：选择单元区
104、204：周边电路区
106a、106b、216a、216b：隔离结构
108a、108b：有源区
110：控制栅极
110a、110b、112a、112b、208a1、208a2、208a3、208b1、208b2、220a、220b、220c、220a1、220b1、220c1、228a、228b、228c：导体层
112：浮置栅极
114：栅间介电层
114a、114b、218、218a、218b、218c、218a1、218b1、218c1：电荷陷入层
116：穿隧介电层
116a、116b：栅介电层
118、230：存储单元
120、212、214、224、226、224a、226a：开口
122、232：选择单元
124：半导体元件
206a、206b、206a1、206b1：介电层
208、220、228：导体材料层
210：掩模层
216：绝缘材料层
222：图案化光致抗蚀剂层
232：栅极结构
W1、W2：宽度
A、B、C、D：区域
具体实施方式
图1A为绘示本发明一实施例的一种存储器元件的上视图。图1B为绘示本发明一较佳实施例的一种存储器元件的剖面图。在图1B中，区域A为图1A中沿A-A’线的剖面示意图；区域B为图1A中沿B-B’线的剖面示意图；区域C为图1A中沿C-C’线的剖面示意图；区域D为图1A中沿D-D’线的剖面示意图。
如图1A、图1B所示，此存储器元件例如是设置于基底100上。此基底100例如可区分为存储胞区102与周边电路区104。存储胞区102又可分为存储单元区102a与选择单元区102b。在基底100中例如设置有隔离结构106a、隔离结构106b，以分别于存储胞区102与周边电路区104定义出有源区108a与有源区108b。
隔离结构106a、隔离结构106b例如分别平行设置于基底100中。隔离结构106a、隔离结构106b例如在X方向上延伸。隔离结构106a、隔离结构106b例如是浅沟渠隔离结构。
存储单元区102a中具有存储单元118，此存储单元118从基底110起依序包括穿隧介电层116、浮置栅极112、栅间介电层114和控制栅极(字元线)110。
控制栅极(字元线)110在Y方向上延伸。Y方向例如与X方向交错。控制栅极(字元线)110例如包括两层导体层，当然控制栅极(字元线)110也可以只包括一层导体层。控制栅极(字元线)110的材质例如包括一层掺杂多晶硅层与一层金属层或金属硅化物层。
浮置栅极112例如设置于控制栅极110下方，且位于相邻两隔离结构106a之间的有源区108a上。浮置栅极112的材质例如是掺杂多晶硅、多晶硅化金属等导体材料。
栅间介电层114例如设置于控制栅极106与浮置栅极112之间。栅间介电层114的材质包括可使电荷陷入于其中的介电材料，例如是氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)或氧化锆(ZrO)。栅间介电层114可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅层、氧化硅/氮化硅/氧化硅层等。
穿隧介电层116例如是设置于浮置栅极112与基底100之间。穿隧介电层116的材质例如是氧化硅。
选择单元区102b中设置有选择单元122。选择单元122从基底100起依序包括栅介电层116a、导体层112a与导体层110a。
导体层110a在Y方向上延伸。导体层110a例如由两层导体层构成，当然导体层110a也可以只由一层导体层构成。导体层110a的材质例如包括一层掺杂多晶硅层与一层金属层或金属硅化物层。
导体层112a例如设置于导体层110a下方，且位于相邻两隔离结构106a之间的有源区108a上。导体层112a的材质例如是掺杂多晶硅、多晶硅化金属等导体材料。
栅介电层116a例如设置于导体层112a与基底100之间。栅介电层116a的材质例如是氧化硅。
电荷陷入层114a设置于基底100的选择单元区102b中。电荷陷入层114a的材质包括可使电荷陷入于其中的介电材料，例如氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)或氧化锆(ZrO)。电荷陷入层114a可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅层、氧化硅/氮化硅/氧化硅层等。电荷陷入层114a中具有开口120，使第二导体层110a电连接导体层112a。如图1A中存储胞区102中所绘示的虚线所包围的区域，电荷陷入层114a至少覆盖隔离结构106a与导体层112a之间的界面。
周边电路区104中设置有半导体元件124(晶体管)。半导体元件124设置于基底100上，且位于相邻两隔离结构106b之间的有源区108b上。半导体元件124从基底100起依序包括栅介电层116b、导体层112b与导体层110b。
导体层110b在Y方向上延伸，跨过两隔离结构106b。导体层110b例如由两层导体层所构成，当然导体层110b也可以只由一层导体层构成。导体层110b的材质例如包括一层掺杂多晶硅层与一层金属层或金属硅化物层。
导体层112b例如设置于导体层110b下方，且位于相邻两隔离结构106b之间的有源区108b上。导体层112b的材质例如是掺杂多晶硅、多晶硅化金属等导体材料。
栅介电层116b例如设置于导体层112b与基底100之间。栅介电层116b的材质例如是氧化硅。
电荷陷入层114b设置于周边电路区104中。电荷陷入层114b的材质包括可使电荷陷入于其中的介电材料，例如是氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)或氧化锆(ZrO)。电荷陷入层114b可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅层、氧化硅/氮化硅/氧化硅层等。电荷陷入层114b中具有开口126，使导体层110b电连接导体层112b。如图1A中周边电路区104中所绘示的虚线所包围的区域，电荷陷入层114b至少覆盖隔离结构106b与导体层112b之间的界面。
在上述实施例中，浮置栅极112、导体层112a、导体层112b的材质可以相同也可以不同。当浮置栅极112、导体层112a、导体层112b的材质相同时，浮置栅极112、导体层112a、导体层112b可以在同一道工艺中制作出来。控制栅极110、导体层110a、导体层110b的材质可以相同也可以不同。当控制栅极110、导体层110a、导体层110b的材质相同时，控制栅极110、导体层110a、导体层110b可以在同一道工艺中制作出来。栅间介电层114、电荷陷入层114a、电荷陷入层114b的材质可以相同也可以不同。当栅间介电层114、电荷陷入层114a、电荷陷入层114b的材质相同时，栅间介电层114、电荷陷入层114a、电荷陷入层114b可以在同一道工艺中制作出来。
本发明的存储器元件中，由于在选择单元122中利用电荷陷入层114a覆盖住隔离结构106a与导体层112a之间的界面，所以电荷陷入层114a内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底100与隔离结构106a接触的顶角处的电场降低，进而抑制颈结效应。
本发明的半导体元件中，由于利用电荷陷入层114b覆盖住隔离结构106b与导体层112b之间的界面，所以电荷陷入层114b内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底100与隔离结构接触106b的顶角处的电场降低，进而抑制颈结效应。
以下，对本发明的存储器元件的制造方法进行说明。
图2A至图2F为绘示本发明一较佳实施例的一种非易失性存储器的制造流程剖面图。在图2A至图2F中，区域A为图1A中沿A-A’线的剖面示意图；区域B为图1A中沿B-B’线的剖面示意图；区域C为图1A中沿C-C’线的剖面示意图；区域D为图1A中沿D-D’线的剖面示意图。
请参照图2A，首先提供基底200。此基底200例如可区分为存储胞区202与周边电路区204。存储胞区202又可分为存储单元区202a与选择单元区202b。
接着，于存储胞区202的基底200上形成一层介电层206a。于周边电路区204的基底200上形成一层介电层206b。介电层206a、介电层206b的材质例如是氧化硅。而且依照元件的特性，介电层206a、介电层206b的厚度并不相同。于存储胞区202与周边电路区204中形成厚度不同的介电层206a、介电层206b的方法，可采用任何已知的方法。在本实施例中，以在存储胞区202上形成一种厚度的介电层206a为例做说明，当然也可以根据实际的要求，使存储单元区202a与选择单元区202b上的介电层206a分别具有不同的厚度。于存储单元区202a与选择单元区202b中形成厚度不同的介电层206a的方法，当然可采用任何已知的方法。
然后，于整个基底200上形成一层导体材料层208，导体材料层208的材质例如是掺杂多晶硅或多晶硅化金属等。当导体材料层208的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成它；或者也可采用临场(in-situ)注入掺杂剂的方式，利用化学气相沉积法形成它。
接着，于整个基底200上形成一层掩模层210。掩模层210的材料例如是氮化硅，其形成方法例如是化学气相沉积法。
请参照图2B，图案化掩模层210，以形成暴露导体材料层208的开口。然后，以掩模层210为掩模，蚀刻导体材料层208、介电层206a、介电层206b、基底200，而于基底200中形成多个沟渠212、214。接着，于基底200上形成绝缘材料层216，此绝缘材料层216填满沟渠212、214。绝缘材料层216的材质例如是以高密度等离子体化学气相沉积法形成的氧化硅。然后，进行化学机械研磨工艺，以掩模层210作为研磨终止层，移除多余的绝缘材料层216。
请参照图2C，移除掩模层210与部分绝缘材料216，而于存储胞区202的基底200中形成隔离结构216a并于周边电路区204的基底200中形成隔离结构216b，以定义出有源区。隔离结构216a与隔离结构216b顶部表面例如低于导体材料层208的顶部表面。隔离结构216a分隔导体材料层208，而于存储胞区202的基底200上形成导体层208a1。隔离结构216b分隔导体材料层208，而于周边电路区204的基底200上形成导体层208b1。
请参照图2D，于基底200上形成电荷陷入层218，电荷陷入层218的材质包括可使电荷陷入于其中的介电材料，例如氮化硅、氮氧化硅、三氧化二铝(Al2O3)、氧化铪(HfOx)或氧化锆(ZrO)。电荷陷入层218可以是单层结构，也可以是一层以上的多层结构，例如氧化硅/氮化硅层、氧化硅/氮化硅/氧化硅层等。当电荷陷入层218为氧化硅/氮化硅/氧化硅层时，此电荷陷入层218的形成方法例如是先以热氧化法形成一层底氧化硅层，接着利用化学气相沉积法形成一层氮化硅层，其后再于氮化硅层上形成顶氧化硅层。
接着，于基底200上形成另一层导体材料层220。导体材料层220的材质例如是掺杂多晶硅或多晶硅化金属等。当导体材料层220的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成它；或者也可采用临场(in-situ)注入掺杂剂的方式，利用化学气相沉积法形成它。
然后，于基底200上形成一层图案化光致抗蚀剂层222。图案化光致抗蚀剂层222覆盖住整个存储单元区202a。图案化光致抗蚀剂层222在选择单元区202b与周边电路区204分别具有开口224与开口226。开口224位于相邻两隔离结构216a之间的导体层208a1上方，开口224的宽度W1小于相邻两隔离结构216a之间的距离。开口226位于相邻两隔离结构216b之间的导体层208b1上方，开口226的宽度W2小于相邻两隔离结构216b之间的距离。图案化光致抗蚀剂层222的形成方法例如是先于整个基底200上形成一层光阻材料层，然后进行曝光、显影而形成它。
请参照图2E，接着，以图案化光致抗蚀剂层222为掩模，移除选择单元区202b与周边电路区204上的部分导体材料层220与部分电荷陷入层218，而于存储单元区202a留下导体层220a与电荷陷入层218a，于选择单元区202b留下导体层220b与电荷陷入层218b，于周边电路区204留下导体层220c与电荷陷入层218c。选择单元区202b中的导体层220b与电荷陷入层218b具有开口224a暴露出导体层208a1，且电荷陷入层218b至少覆盖隔离结构216a与导体层208a1的界面。周边电路区204中的导体层220c与电荷陷入层218c具有开口226a暴露出导体层208b1，且电荷陷入层218c至少覆盖隔离结构216b与导体层208b1的界面。移除选择单元区202b与周边电路区204上的部分导体层220与部分电荷陷入层218的方法例如是蚀刻法。
接着，移除图案化光致抗蚀剂层222。移除图案化光致抗蚀剂层222的方法例如是湿式去光致抗蚀剂法或干式去光致抗蚀剂法。移除图案化光致抗蚀剂层222后，于基底200上形成一层导体材料层228。导体层228的材质包括耐火金属的金属硅化物，例如镍、钴、钛、铜、钼、钽、钨、铒、锆、铂与所述金属的合金的硅化物中的一种。导体层228的形成方法例如是物理气相沉积法或化学气相沉积法。
请参照图2F，图案化存储胞区202的导体材料层228、导体层220a、导体层220b、电荷陷入层218a、电荷陷入层218b、导体层208a1、介电层206a，以于存储单元区202a与选择单元区202b分别形成存储单元230与选择单元232。同时，图案化周边电路区204的导体层228、导体层220c、电荷陷入层218c、导体层208b1、介电层206b，以形成栅极结构234。
存储单元230包括导体层228a、导体层220a1、电荷陷入层218a1、导体层208a2、介电层206a1。导体层228a与导体层220a1作为控制栅极；电荷陷入层218a1作为栅间介电层；导体层208a2作为浮置栅极；介电层206a1作为穿隧介电层。
选择单元232包括导体层228b、导体层220b1、导体层208a3、介电层206a2。导体层228b、导体层220b1与导体层208a3作为栅极；介电层206a2作为栅介电层。选择单元232中的电荷陷入层218b1覆盖住隔离结构216a与导体层208a3之间的界面，以抑制颈结效应。
栅极结构234(半导体元件)包括导体层228c、导体层220c1、导体层208b2、介电层206b1。导体层228c、导体层220c1、导体层208b2作为栅极；介电层206b1作为栅介电层。栅极结构234中的电荷陷入层218c覆盖住隔离结构216b与导体层208b2之间的界面，以抑制颈结效应。
本实施例是以存储单元230、选择单元232与栅极结构234在同一道图案化工艺中形成为例子进行说明，当然存储单元230、选择单元232与栅极结构234也可以分别在不同的图案化工艺中形成。
本实施例是以在电荷陷入层218上形成一层导体层220为例子进行说明，当然本发明也可以不形成导体层220，而直接利用图案化光致抗蚀剂层222图案化电荷陷入层218。
本发明的存储器元件的制造方法中，利用电荷陷入层218b(218c)覆盖住隔离结构216a(216b)与导体层208a3(208b2)之间的界面。电荷陷入层218b(218c)内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底与隔离结构接触的顶角处的电场降低，进而抑制颈结效应。当电荷陷入层218b(218c)兼作为存储单元的栅间介电层时，可以在不改变存储器元件工艺的情况下，达到抑制颈结效应的效果。
综上所述，本发明的存储器元件及其制造方法，由于利用电荷陷入层覆盖住隔离结构与导体层之间的界面，所以电荷陷入层内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底与隔离结构接触的顶角处的电场降低，进而抑制颈结效应。当电荷陷入层兼作为栅间介电层时，可以在不改变存储器元件工艺的情况下，达到抑制颈结效应的效果。
本发明的半导体元件，由于利用电荷陷入层覆盖住隔离结构与导电层之间的界面，所以电荷陷入层内有负电荷陷入于其中，而可以引诱基底表面的正电荷并使基底与隔离结构接触的顶角处的电场降低，进而抑制颈结效应。而且，本发明的半导体元件的制造方法较为简单。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，可进行一些更动与润饰，因此本发明的保护范围当以所附权利要求书所界定者为准。
Claims (15)
1.一种存储器元件，设置于基底上，该基底包括存储单元区与选择单元区，该存储器元件包括：
多个隔离结构，设置于该基底中；
存储单元，设置于该存储单元区，包括依序设置于该基底上的穿隧介电层、浮置栅极、栅间介电层和控制栅极；
选择单元，设置于该选择单元区，包括依序设置于该基底上的栅介电层、第一导体层和第二导体层；以及
电荷陷入层，设置于该选择单元区，其中该电荷陷入层中具有一开口使该第二导体层电连接该第一导体层，且该电荷陷入层至少覆盖所述隔离结构与该第一导体层之间的界面。
2.如权利要求1所述的存储器元件，其中该电荷陷入层的材质是选自氮化硅、氮氧化硅、三氧化二铝、氧化铪与氧化锆构成的组中的一种。
3.如权利要求1所述的存储器元件，其中该电荷陷入层为氧化硅/氮化硅/氧化硅层。
4.如权利要求1所述的存储器元件，其中该电荷陷入层与该栅间介电层的材质相同。
5.如权利要求1所述的存储器元件，其中该第一导体层与该浮置栅极的材质相同。
6.如权利要求1所述的存储器元件，其中该第二导体层与该控制栅极的材质相同。
7.一种存储器元件的制造方法，包括：
提供基底，该基底包括存储单元区与选择单元区，且该基底中已形成有多个隔离结构，在相邻的所述隔离结构之间的该基底上已形成有介电层与第一导体层；
于该基底上形成电荷陷入层；
移除该选择单元区中的部分该电荷陷入层，以形成暴露该第一导体层的第一开口，其中该选择单元区中残留的该电荷陷入层至少覆盖所述隔离结构与该第一导体层之间的界面；
于该基底上形成第二导体层；以及
图案化该第二导体层、该电荷陷入层、该第一导体层与该介电层，以于该存储单元区形成存储单元，并于该选择单元区形成选择单元。
8.如权利要求7所述的存储器元件的制造方法，其中该电荷陷入层的材质是选自氮化硅、氮氧化硅、三氧化二铝、氧化铪与氧化锆构成的组种的一种。
9.如权利要求7所述的存储器元件的制造方法，其中该电荷陷入层为氧化硅/氮化硅/氧化硅层。
10.如权利要求7所述的存储器元件的制造方法，其中该存储单元中的该电荷陷入层作为栅间介电层。
11.如权利要求7所述的存储器元件的制造方法，其中于该基底中形成所述隔离结构，以及在相邻的所述隔离结构之间的该基底上形成该介电层与该第一导体层的步骤包括：
于该基底上形成介电材料层、导体材料层与掩模层；
图案化该掩模层、该导体材料层、该介电材料层与该基底，以于该基底中形成多个沟渠；
于所述沟渠中填入绝缘材料层；以及
移除部分该绝缘材料层与该掩模层，以形成所述隔离结构。
12.如权利要求7所述的存储器元件的制造方法，其中该基底还包括周边电路区，该方法还包括：
在移除该选择单元区中的部分该电荷陷入层的步骤中，同时移除该周边电路区中的部分该电荷陷入层，且该周边电路区中残留的该电荷陷入层至少覆盖所述隔离结构与该第一导体层之间的界面；以及
在图案化该第二导体层、该电荷陷入层、该第一导体层与该介电层的步骤中，同时于该周边电路区形成半导体元件。
13.一种半导体元件，设置于基底上，包括：
二隔离结构，设置于该基底中；
第二导体层，设置于该基底上，跨过该二隔离结构；
第一导体层，设置于该二隔离结构之间，且位于该第二导体层与该基底之间，该第一导体层电连接该第二导体层；
电荷陷入层，设置于该基底上，且至少覆盖该二隔离结构与该第一导体层之间的界面；以及
栅介电层，设置于该第一导体层与该基底之间。
14.如权利要求13所述的半导体元件，其中该电荷陷入层的材质是选自氮化硅、氮氧化硅、三氧化二铝、氧化铪与氧化锆构成的组中的一种。
15.如权利要求13所述的半导体元件，其中该电荷陷入层为氧化硅/氮化硅/氧化硅层。
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