CN107039088A - 验证存储器件的修复结果的存储器件、存储器***以及方法 - Google Patents

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Abstract

一种存储器件，其包括存储单元阵列和控制电路，其中，存储单元阵列包括包含第一失效块的正常区域以及包含替换第一失效块的第一冗余块的冗余区域。控制电路包括存储替换信息的映射表。控制电路参考映射表以用于访问第一冗余块。当测试存储器件时，控制电路将“1”写入正常区域和第一冗余块中，将“0”写入除了第一冗余块之外的冗余区域中，将关于第二失效块和冗余区域中的第二冗余块的替换信息写入到映射表，以及关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用第二冗余块替换第二失效块的结果。

Description

验证存储器件的修复结果的存储器件、存储器***以及方法
对相关申请的交叉引用
本申请要求于2015年11月20日向韩国知识产权局(KIPO)提交的第10-2015-0163295号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入于此。
技术领域
本文中所公开的主题的示例实施方式一般涉及半导体器件，并且更具体地，涉及一种存储器件，在该存储器件中，当在失效块的主要(primary)修复完成之后导致了额外的失效块时，执行二次(secondary)修复并且实行对二次修复的验证。
背景技术
随着制造诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪速存储器等的存储器件的工艺尺寸已经减小，失效存储单元的数量显著地增加。存储器件的存储单元阵列可以包括正常区域和冗余区域。在晶圆阶段中进行的芯片电特性拣选(EDS)测试期间在冗余区域中所发现的失效块可以被停用并且不被使用。另外，可以在EDS测试期间执行主要修复，使得可以采用冗余区域中的冗余块来替换在正常区域中所发现的失效块。
在切割晶圆并且对所切割的晶片进行封装之后可能导致额外的失效块。在这种情况下，需要在封装阶段中进行的二次修复以及对二次修复的验证。
发明内容
一些示例性实施方式可以提供一种存储器件和存储器***，该存储器件和存储器***当在完成晶圆阶段中的失效块的主要修复之后导致了额外的失效块时在封装阶段中执行二次修复，并且验证二次修复的结果。
一些示例性实施方式可以提供一种方法，该方法当在完成晶圆阶段中的失效块的主要修复之后导致了额外的失效块时在封装阶段中执行二次修复并且验证二次修复的结果。
根据示例性实施方式，一种存储器件包括存储单元阵列和控制电路。存储单元阵列包括正常区域和冗余区域。正常区域可以包括第一失效块，并且冗余区域可以包括替换第一失效块的第一冗余块。控制电路包括测试模式寄存器和存储第一失效块和第一冗余块之间的替换信息的映射表。当地址信号与第一失效块相对应时，控制电路参考映射表并且访问第一冗余块。当测试模式寄存器被激活并且正常区域进一步包括第二失效块时，控制电路将第一逻辑值写入正常区域和第一冗余块中，将第二逻辑值写入除了第一冗余块之外的冗余区域中，将第二失效块与冗余区域中的第二冗余块之间的替换信息添加到映射表，以及关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用第二冗余块替换第二失效块的结果。
当整个数据之中的与第二冗余块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，控制电路可以确定错误未被包括在采用第二冗余块替换第二失效块的结果中。
当整个数据之中的与第二冗余块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，控制电路可以确定错误被包括在采用第二冗余块替换第二失效块的结果中。
根据示例性实施方式，一种存储器***包括存储器件以及被配置为向存储器件提供地址信号、数据信号以及命令信号的处理器。存储器件包括：存储单元阵列，包括正常区域和冗余区域，正常区域包括第一失效块，冗余区域包括替换第一失效块的第一冗余块；以及控制电路，包括测试模式寄存器和存储第一失效块与第一冗余块之间的替换信息的映射表，控制电路被配置为当地址信号与第一失效块相对应时，参考映射表并且访问第一冗余块。当测试模式寄存器中的存储值被激活并且正常区域进一步包括第二失效块时，控制电路将第一逻辑值写入正常区域和第一冗余块中，将第二逻辑值写入除了第一冗余块之外的冗余区域中，将第二失效块与冗余区域中的第二冗余块之间的替换信息添加到映射表，以及关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用第二冗余块替换第二失效块的结果，以生成验证结果信号。
当整个数据之中的与第二冗余块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，控制电路可以确定错误未被包括在采用第二冗余块替换第二失效块的结果中，并且激活验证结果信号。
当整个数据之中的与第二冗余块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，控制电路可以确定错误被包括在采用第二冗余块替换第二失效块的结果中，并且停用验证结果信号。
根据示例性实施方式，提供了一种验证存储器件的修复结果的方法。存储设备包括：存储单元阵列，包括正常区域和冗余区域，其中，正常区域包括第一失效块而冗余区域包括替换第一失效块的第一冗余块；以及控制电路，包括测试模式寄存器和存储第一失效块与第一冗余块之间的替换信息的映射表。所述方法包括：激活测试模式寄存器的存储值；确定正常区域是否进一步包括第二失效块；在正常区域和第一冗余块中写入第一逻辑值并且在除了第一冗余块之外的冗余区域中写入第二逻辑值；当正常区域进一步包括第二失效块时，将第二失效块与冗余区域中的第二冗余块之间的替换信息添加到映射表；以及当正常区域进一步包括第二失效块时，关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用第二冗余块替换第二失效块的结果。
添加第二失效块与第二冗余块之间的替换信息可以包括：通过参考映射表来选择冗余区域之中的除了第一冗余块之外的第二冗余块。
验证采用第二冗余块替换第二失效块的结果可以包括：当整个数据之中的与第二失效块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，确定错误未被包括在采用第二冗余块替换第二失效块的结果中。
验证采用第二冗余块替换第二失效块的结果可以包括：当整个数据之中的与第二失效块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，确定错误被包括在采用第二冗余块替换第二失效块的结果中。
当在存储器件和/或存储器***被封装之后导致了额外的失效块时，存储器件和存储器***可以通过在封装阶段中执行二次修复并且验证二次修复的结果来提高产品的产出。
附图说明
根据结合附图进行的下面的详细的描述，将更加清楚地理解本公开的示例性实施方式。
图1是示出根据示例性实施方式的存储器件的框图。
图2是示出在图1的存储器件中所包括的正常区域包括额外的第二失效块的情况下的存储单元阵列的图。
图3是示出图1的存储器件中所包括的映射表的初始信息的图。
图4是示出将第一逻辑值写入图1的存储器件的第一正常区域和第一冗余块中的处理的图。
图5是示出将第二逻辑值写入图1的存储器件的除了第一冗余块之外的冗余区域中的处理的图。
图6是示出在图1的存储器件中采用冗余区域中的第二冗余块来替换第二失效块的情况下的存储单元阵列的图。
图7是示出在图1的存储器件中采用冗余区域中的第二冗余块来替换第二失效块的情况下的映射表的图。
图8是示出在采用第二冗余块替换第二失效块之后错误未发生的情况下从存储单元阵列所读取的数据的图。
图9是示出在采用第二冗余块替换第二失效块之后错误发生的情况下从存储单元阵列所读取的数据的图。
图10和图11是示出在图1的存储器件中所包括的正常区域和冗余区域的示例的图。
图12是示出根据示例性实施方式的存储器***的图。
图13是示出根据示例性实施方式的验证存储器件的修复结果的方法的流程图。
图14是示出在图13的方法中将替换信息添加到映射表格的示例的图。
图15是示出在图13的方法中验证采用第二冗余块替换第二失效块的结果的示例的图。
图16是示出根据示例性实施方式的移动***的框图。
图17是示出根据示例性实施方式的计算***的框图。
具体实施方式
在下文中将参考在其中示出了一些示例性实施方式的附图来更加全面地描述各种示例性实施方式。然而，本公开可以被具体化为各种不同的形式，并且不应当被解释为限于在本文中所陈述的示例性实施方式。相反，提供这些示例性实施方式，使得本公开将是充分的和完整的，并且将向本领域技术人员全面地传达本公开的范围。在附图中，为了清楚，可以夸大层和区域的大小和相对大小。贯穿附图，相同的附图标记指代相同的元件。
将理解到，尽管在本文中可以使用术语第一、第二、第三等来描述各种元件、组件和/或部分，但是这些元件、组件和/或部分不应当受这些术语限制。除非上下文指示并非如此，否则这些术语仅被用来将一个元件、组件或部分与另一个元件、组件或部分相区分，例如命名惯例。因此，以下在说明书的一个部分中所讨论的第一元件、组件或部分可以在说明书的另一个部分中或在权利要求书中被称为第二元件、组件或部分，而不脱离本发明的教导。另外，在特定情况下，即使在说明书中未使用“第一”、“第二”等来描述术语，但是在权利要求书中其仍可以被称为“第一”或“第二”，以便将要求保护的不同的元件彼此相区分。将进一步理解到，术语“包括”和/或“包括有”或者“包含”和/或“包含有”当在本说明书中使用时，指定所陈述的特征、区域、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、区域、整数、步骤、操作、元件、组件和/或其分组的存在或添加。
将理解到，当元件被称为“连接到”或“耦合到”另一个元件时，其可以直接地连接到或耦合到该另一个元件或者可以存在介于中间的元件。
在本文中所使用的术语仅出于描述具体的示例性实施方式的目的，而不意欲限制本公开。当在本文中使用时，单数形式“一”、“一个”以及“该”意欲也包括复数形式，除非上下文清楚地指示并非如此。将进一步理解到，术语“包括”和/或“包括有”当在本说明书中使用时，指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其分组的存在或添加。
如在所公开的技术领域中惯例地那样，就功能块、单元和/或模块而言，描述并且在附图中示出特征和实施例。本领域技术人员将意识到这些块、单元和/或模块可以通过电子的(或光学的)电路——诸如，逻辑电路、离散组件、微处理器、硬接线电路、存储器元件、接线连接等——物理地实现，其可以使用基于半导体的制造技术或其他制造技术来形成。在块、单元和/或模块通过微处理器或类似物实现的情况下，可以使用软件(例如，微代码)对其进行编程以执行在本文中所讨论的各种功能，并且可以可选地通过固件和/或软件来驱动。可替选地，每个块、单元和/或模块可以通过用于执行一些功能的专用硬件或专用硬件的组合，或者通过用于执行其他功能的处理器(例如，一个或多个被编程的微处理器和相关联的电路***)来实施。另外，实施例的每个块、单元和/或模块可以物理上被分离为两个或更多个交互的和离散的块、单元和/或模块，而不背离本发明构思的范围。此外，实施例的块、单元和/或模块可以物理地被组合为更多个更加复杂的块、单元和/或模块，而不背离本发明构思的范围。
除非另外地定义，否则在本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。将进一步理解到，术语——诸如在通用词典中所定义的术语——应当被解释为具有与在相关技术的上下文中它们的含义相一致的含义，并且不将以理想化的或过于正式的意味被解释，除非在本文中明确地如此定义。
图1是示出根据示例性实施方式的存储器件的框图。
如在图1中所示，存储器件100可以包括控制电路110和存储单元阵列120。存储单元阵列120可以包括正常区域130和冗余区域140。
如图2中所示，正常区域130可以包括第一失效块EDS_FAIL_BLK。例如，第一失效块EDS_FAIL_BLK可以包括正常区域130中连接到至少一个第一字线的失效存储单元。冗余区域140可以包括用于替换第一失效块EDS_FAIL_BLK的第一冗余块EDS_RED_BLK。例如，第一冗余块EDS_RED_BLK可以包括冗余区域140中连接到至少一个第二字线的冗余存储单元。
控制电路110可以包括映射表111和测试模式寄存器TMRS 112。映射表111可以存储关于第一失效块EDS_FAIL_BLK和第一冗余块EDS_RED_BLK的替换信息，诸如，第一失效块EDS_FAIL_BLK的地址和第一冗余块EDS_RED_BLK的地址。控制电路110可以参考映射表111，并且当从外部源所接收的地址信号ADDR与第一失效块EDS_FAIL_BLK的地址相对应时访问第一冗余块EDS_RED_BLK。
可以在存储器件100被封装之后测试存储器件100。当控制电路110接收与测试模式相对应的地址信号ADDR和命令信号CMD时，控制电路110可以激活测试模式寄存器112。换言之，控制电路110可以通过改变在测试模式寄存器112中的存储值——例如，从指示正常模式的逻辑低值改变到指示测试模式的逻辑高值——来激活测试模式寄存器112。在测试模式寄存器112被激活时所发生的该操作模式可以被称为封装后修复(PPR)模式。
当PPR模式被激活并且正常区域130已经被确定为包括第二失效块ADD_FAIL_BLK时，控制电路110可以如下进行操作：(i)将第一逻辑值写入正常区域130和第一冗余块EDS_RED_BLK中；(ii)将第二逻辑值写入除了第一冗余块EDS_RED_BLK之外的冗余区域140中；(iii)将关于新近地检测到的第二失效块ADD_FAIL_BLK和冗余区域140中的第二冗余块ADD_RED_BLK的替换信息添加到映射表111；以及(iv)关于被指派到地址信号ADDR的整个范围来基于从存储单元阵列120读取的整个数据验证采用第二冗余块ADD_RED_BLK替换第二失效块ADD_FAIL_BLK的结果。因此，缺陷块的地址和替换块的地址被添加到映射表111，并且代替块的地址被使用以替换缺陷块的地址。
以下将参考图4来描述操作(i)，以下将参考图5来描述操作(ii)，以下将参考图6和图7来描述操作(iii)，以及将参考图8和图9来描述操作(iv)。
在一些示例性实施方式中，第一逻辑值可以是逻辑高值，即，1；而第二逻辑值可以是逻辑低值，即，0。在其他的示例性实施方式中，第一逻辑值可以是0而第二逻辑值可以是1。在下文中，描述前一种情况的实施方式。可以参考前一种情况来理解后一种情况的实施方式，所以省略重复的描述。
当外部地接收的地址信号ADDR与之前被确定为缺陷的块不对应时，控制电路110可以传送地址信号ADDR作为第一内部地址信号ADDR_INT1，并且传送数据信号DATA作为第一内部数据信号DATA_INT1，以访问正常区域130。例如，第一内部地址信号ADDR_INT1可以包括识别正常区域130的行和列的行地址和列地址。相反，控制电路110可以将地址信号ADDR转换为第二内部地址信号ADDR_INT2，并且传送数据信号DATA作为第二内部数据信号DATA_INT2，以访问冗余区域140。例如，第二内部地址信号ADDR_INT2可以包括识别冗余区域140的行和列的行地址和列地址。尽管第一内部地址信号ADDR_INT1和第二内部地址信号ADDR_INT2被示出为在图1中的分离的信号线上从控制电路110传送，但是其可以在同一信号线上(例如，在同一内部地址总线上)传送。类似地，DATA可以作为DATA_INT1和DATA_INT2在相同或不同的信号线上从控制电路110传送。DATA_INT1和DATA_INT2可以是和与外部源交换的(接收的或被传送到外部源的)DATA具有相同格式的相同数据，或可以被重新格式化(例如，编码、扰频和/或附加有纠错码)。
第二失效块ADD_FAIL_BLK可以包括正常区域130中连接到至少一个第三字线的失效存储单元。第二冗余块ADD_RED_BLK包括冗余区域140中连接到至少一个第四字线的冗余存储单元。
图6示出第一失效块EDS_FAIL_BLK和第二失效块ADD_FAIL_BLK位于正常区域130中，但是第一失效块EDS_FAIL_BLK和第二失效块ADD_FAIL_BLK中的每个可以分布在冗余区域140内。另外，图6示出第一冗余块EDS_RED_BLK和第二冗余块ADD_RED_BLK中的每个聚集在冗余区域140中的每个部分中，但是第一冗余块EDS_RED_BLK和第二冗余块ADD_RED_BLK中的每个可以分布在正常区域130内。例如，对于NAND闪速存储器是这种情况，NAND闪速存储器不将其存储器空间划分为区域，而是相反地允许任何块被用于任何目的，以及在预先确定的数量的读取操作之后被擦除并且被返回到存储器的块池。
图2是示出在图1的存储器件中所包括的正常区域包括额外的失效块的情况下的存储单元阵列的图。图2、图4、图5和图6示出了下述示例性实施方式，其中，存储单元阵列120的正常区域130包括八个正常块NOR_BLK_1至NOR_BLK_8，并且，存储单元阵列120的冗余区域140包括四个替换块REP_BLK_1至REP_BLK_4。正常区域130可以包括八个正常块以外的任意数量的正常块。通过参考图2、图4、图5和图6可以理解具有八个正常块以外的情况，并且因此省略对这些情况的重复描述。另外，冗余区域140可以包括四个替换块以外的任意数量的替换块。通过参考图2、图4、图5和图6可以理解具有四个替换块以外的情况，并且因此省略对这些情况的重复描述。
图2和图3示出了下述示例性实施方式，其中，存储单元阵列120的120A具有与第一正常块NOR_BLK_1相对应的地址信号ADDR“000”。ADDR“000”可以是第一正常块的地址，使得当通过存储单元阵列120的地址译码器进行译码时，识别和/或访问第一正常块NOR_BLK_1。第二正常块NOR_BLK_2是第一失效块EDS_FAIL_BLK并且被(与第一冗余块EDS_RED_BLK相对应的)第一替换块REP_BLK_1替换，因此地址信号ADDR“001”可以导致访问第一冗余块EDS_RED_BLK(或第一替换块REP_BLK_1)。地址信号ADDR“010”“011”“100”“101”“110”以及“111”可以与第三正常块NOR_BLK_3至第八正常块NOR_BLK_8的地址相对应。
图3是示出图1的存储器件中所包括的映射表的初始信息的图。
如图3中所示，映射表111可以存储地址信号ADDR的值与存储单元阵列120中的存储块之间的映射关系，如参考图2所描述地。映射表111存储关于第一失效块EDS_FAIL_BLK或NOR_BLK_2与第一冗余块EDS_RED_BLK或REP_BLK_1的替换信息，以用于将地址信号ADDR“001”映射到第一冗余块REP_BLK_1。
图4是示出将第一逻辑值写入图1的存储器件的第一正常区域和第一冗余块中的处理的图。
如图4中所示，控制电路110可以将第一逻辑值——即，逻辑高值“1”——写入正常区域130和第一冗余块EDS_RED_BLK。控制电路110可以将“1”写入正常地进行操作的第一正常块NOR_BLK_1、第三正常块NOR_BLK_3、第四正常块NOR_BLK_4、第五正常块NOR_BLK_5、第六正常块NOR_BLK_6以及第八正常块NOR_BLK_8。控制电路110可以不将“1”写入未正常地进行操作的第一失效块EDS_FAIL_BLK和第二失效块ADD_FAIL_BLK。图4示出了在控制电路110写入第一逻辑值之后的存储单元阵列120的状态120B。
图5是示出将第二逻辑值写入图1的存储器件的除了第一冗余块之外的冗余区域中的处理的图。
如图5中所示，控制电路110可以将第二逻辑值——即，逻辑低值“0”——写入除了第一冗余块EDS_RED_BLK之外的冗余区域140中。换言之，控制电路110可以将“0”写入第二替换块REP_BLK_2、第三替换块REP_BLK_3以及第四替换块REP_BLK_4。图5示出了在控制电路110写入第一逻辑值和第二逻辑值之后的存储单元阵列120的状态120C。
图6是示出在图1的存储器件中采用冗余区域中的第二冗余块来替换第二失效块的情况下的存储单元阵列的图，而图7是示出在图1的存储器件中采用冗余区域中的第二冗余块来替换第二失效块的情况下的映射表的图。
如图6和图7中所示，控制电路110可以参考映射表111，以在除了第一冗余块EDS_RED_BLK之外的冗余区域140之中选择第二冗余块ADD_RED_BLK。换言之，控制电路110可以在第二替换块REP_BLK_2、第三替换块REP_BLK_3以及第四替换块REP_BLK_4之中选择用于替换第二失效块ADD_FAIL_BLK的第二替换块REP_BLK_2。例如，控制电路110可以选择第二替换块REP_BLK_2作为第二冗余块ADD_RED_BLK，如图6和图7中所示地。另外，控制电路110可以选择第三替换块REP_BLK_3或第四替换块REP_BLK_4作为第二冗余块ADD_RED_BLK。
如图7中所示，映射表111可以存储关于第二失效块ADD_FAIL_BLK或NOR_BLK_7与替换块——即，第二冗余块ADD_RED_BLK或REP_BLK_2——的替换信息。因此，映射表111将地址信号ADDR“110”映射到第二冗余块REP_BLK_2。尽管映射表111被示出为填充有用于未失效的存储块的地址，即，ADDR“000”““010”“011”“100”“101”以及“111”，但是这仅出于示意性目的。在操作中，映射表111不需要填充有失效的存储器地址。
图8是示出在采用第二冗余块替换第二失效块之后错误未发生的情况下从存储单元阵列所读取的数据的图。
图8示出了关于被指派到地址信号“000”至“111”的整个范围从存储单元阵列120所读取的整个数据的示例。
如图8中所示，整个数据之中的与第二冗余块ADD_RED_BLK相对应的部分数据DATA1中的所有具有第二逻辑值“0”并且整个数据之中的除了部分数据DATA1之外的剩余数据中的所有具有第一逻辑值“1”。在这种情况下，控制电路110可以确定错误未被包括在采用第二冗余块ADD_RED_BLK替换第二失效块ADD_FAIL_BLK的结果中。
图9是示出在采用第二冗余块替换第二失效块之后错误发生的情况下从存储单元阵列所读取的数据的图。
图9示出了关于被指派到地址信号“000”至“111”的整个范围从存储单元阵列120所读取的整个数据的另一个示例。
如图9中所示，整个数据之中的与第二冗余块ADD_RED_BLK相对应的部分数据DATA1具有第一逻辑值“1”、或在被指派到地址信号“010”的块中整个数据之中的除了部分数据DATA1之外的剩余数据具有第二逻辑值“0”。在这种情况下，控制电路110可以确定错误被包括在采用第二冗余块ADD_RED_BLK替换第二失效块ADD_FAIL_BLK的结果中。
图10和图11是示出在图1的存储器件中所包括的正常区域和冗余区域的示例的图。
如图10所示，正常区域130可以包括多个正常子区域131、132以及133。正常区域130可以包括在芯片电特性拣选(EDS)测试阶段中所检测到的多个第一失效块EDS_FAIL_BLK_1至EDS_FAIL_BLK_M以及在封装后修复(PPR)阶段中所检测到的第二失效块ADD_FAIL_BLK。第一失效块EDS_FAIL_BLK_1至EDS_FAIL_BLK_M和第二失效块ADD_FAIL_BLK中的每个可以位于正常子区域131、132以及133中的每个中。这些失效可以在测试期间、制造期间、封装后和/或被制成***的一部分之后(即，在连接到存储器控制器之后)发生。
如图11所示，冗余区域140可以包括多个冗余子区域141、142以及143。冗余区域140可以包括用于替换第一失效块EDS_FAIL_BLK_1至EDS_FAIL_BLK_M的多个第一冗余块EDS_RED_BLK_1至EDS_RED_BLK_M以及用于替换第二失效块ADD_FAIL_BLK的第二冗余块ADD_RED_BLK。第一冗余块EDS_RED_BLK_1至EDS_RED_BLK_M以及第二冗余块ADD_RED_BLK中的每个可以位于冗余子区域141、142以及143中的每个中
图12是示出根据示例性实施方式的存储器***的图。
如图12中所示,存储器***200的示例性实施方式可以包括处理器210和存储器件220。存储器件220可以包括控制电路230和存储单元阵列240。存储单元阵列240可以包括正常区域250和冗余区域260。
处理器210可以向存储器件220提供地址信号ADDR、数据信号DATA以及命令信号CMD。
正常区域250可以包括第一失效块EDS_FAIL_BLK。例如，第一失效块EDS_FAIL_BLK可以包括正常区域250中连接到至少一个第一字线的失效存储单元。冗余区域260可以包括用于替换第一失效块EDS_FAIL_BLK的第一冗余块EDS_RED_BLK。例如，第一冗余块EDS_RED_BLK可以包括冗余区域260中连接到至少一个第二字线的冗余存储单元。
控制电路230可以包括映射表231和测试模式寄存器TMRS 232。映射表231可以存储关于第一失效块EDS_FAIL_BLK和第一冗余块EDS_RED_BLK的替换信息。控制电路230可以参考映射表231，并且当地址信号ADDR与第一失效块EDS_FAIL_BLK相对应时访问第一冗余块EDS_RED_BLK。
可以在存储器件220被封装之后测试存储器件220。处理器210可以传输与测试模式相对应的地址信号ADDR和命令信号CMD，并且控制电路230可以激活测试模式寄存器232。在测试模式寄存器232被激活时的该操作模式可以被称为封装后修复(PPR)模式。
当测试模式寄存器232被激活并且正常区域250进一步包括第二失效块ADD_FAIL_BLK时，控制电路230可以如下进行操作：(i)将第一逻辑值写入正常区域250和第一冗余块EDS_RED_BLK中；(ii)将第二逻辑值写入除了第一冗余块EDS_RED_BLK之外的冗余区域260中；(iii)将第二失效块ADD_FAIL_BLK与冗余区域260中的第二冗余块ADD_RED_BLK之间的替换信息添加到映射表231中；以及(iv)关于被指派到地址信号ADDR的整个范围来基于从存储单元阵列240所读取的整个数据验证采用第二冗余块ADD_RED_BLK替换第二失效块ADD_FAIL_BLK的结果，以生成验证结果信号VRS。因此，第二缺陷块的地址和第二替换块的地址被添加到映射表231，以及代替第二缺陷块的地址来使用第二替换块的地址,并且进行替换操作的验证。
可以如参考图4所描述地来理解操作(i)，可以如参考图5所描述地来理解操作(ii)，可以如参考图6和图7所描述地来理解操作(iii)，以及可以参考图8和图9所描述地来理解操作(iv)。
当整个数据之中的与第二冗余块ADD_RED_BLK相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，控制电路230可以确定错误未被包括在采用第二冗余块ADD_RED_BLK替换第二失效块ADD_FAIL_BLK的结果中，如参考图8所描述地。在这种情况下，控制电路230可以激活验证结果信号VRS。
当整个数据之中的与第二冗余块ADD_RED_BLK相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，控制电路230可以确定错误被包括在采用第二冗余块ADD_RED_BLK替换第二失效块ADD_FAIL_BLK的结果中，如参考图9所描述地。在这种情况下，控制电路230可以停用验证结果信号VRS。
当外部地接收的地址信号ADDR与之前被确定为缺陷的存储块不对应时，控制电路230可以传送地址信号ADDR作为第一内部地址信号ADDR_INT1，并且传送数据信号DATA作为第一内部数据信号DATA_INT1，以访问正常区域250。例如，第一内部地址信号ADDR_INT1可以包括识别正常区域250的行和列的行地址和列地址。相反，控制电路230可以将地址信号ADDR转换为第二内部地址信号ADDR_INT2，并且传送数据信号DATA作为第二内部数据信号DATA_INT2，以访问冗余区域260。例如，第二内部地址信号ADDR_INT2可以包括识别冗余区域260的行和列的行地址和列地址。尽管第一内部地址信号ADDR_INT1和第二内部地址信号ADDR_INT2被示出为在图1中的分离的信号线上从控制电路110传送，但是其可以在同一信号线上(例如，在同一内部地址总线上)传送。类似地，DATA可以作为DATA_INT1和DATA_INT2在相同或不同的信号线上从控制电路110传送。DATA_INT1和DATA_INT2可以是和与外部源交换的(接收的或被传送到外部源的)DATA具有相同格式的相同数据，或可以被重新格式化(例如，编码、扰频和/或附加有纠错码)。
图13是示出根据示例性实施方式的验证存储器件的修复结果的方法的流程图。
如参考图1所描述地，存储器件可以包括存储单元阵列和控制电路。存储单元阵列可以包括正常区域和冗余区域，其中，正常区域包括第一失效块而冗余区域包括替换第一失效块的第一冗余块。控制电路可以包括测试模式寄存器和存储第一失效块与第一冗余块之间的替换信息的映射表。
如图13中所示，测试模式寄存器可以针对PPR测试被激活(S110)。当在封装存储器件之后对存储器件测试时，与测试模式相对应的地址信号和命令信号被施加至存储器件，并且控制电路可以激活测试模式寄存器。
可以确定正常区域是否包括第二失效块(S120)。控制电路可以关于被指派到地址信号的存储单元阵列来执行读取和写入操作，以确定正常区域是否进一步包括第二失效块，如参考图4所描述地。
第一逻辑值可以被写入正常区域和第一冗余块中，并且第二逻辑值可以被写入除了第一冗余块之外的冗余区域中(S130)。当正常区域包括第二失效块时，第二失效块与冗余区域中的第二冗余块之间的替换信息可以被添加到映射表(S140)。当正常区域包括第二失效块时，可以关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用第二冗余块替换所述第二失效块的结果(S150)。可以如参考图4至图9所描述地来理解处理(S130、S140以及S150)。
图14是示出在图13的方法中将替换信息添加到映射表的示例的图。
如图14中所示，将第二失效块与冗余区域中的第二冗余块之间的替换信息添加到映射表(S140)可以包括通过参考映射表来选择除了第一冗余块之外的冗余区域中的第二冗余块(S141)，如参考图6所描述地。
图15是示出在图13的方法中验证采用第二冗余块替换第二失效块的结果的示例的图。
如图15中所示，验证采用第二冗余块替换所述第二失效块的结果(S150)可以包括，当整个数据之中的与第二冗余块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，确定错误未被包括在采用第二冗余块替换第二失效块的结果中(S151)，如参考图8所描述地。另外，验证采用第二冗余块替换所述第二失效块的结果(S150)可以包括，当整个数据之中的与第二冗余块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，确定错误被包括在采用所述第二冗余块替换所述第二失效块的结果中(S152)，如参考图9所描述地。
图16是示出根据示例性实施方式的移动***的框图。
如图16中所示，移动***300包括应用处理器(AP)310、连接性单元320、用户接口330、非易失性存储器件(NVM)340、存储器件350以及电源360。在一些示例性实施方式中，移动***300可以是例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏控制器、导航***或另外类型的电子设备。
应用处理器310可以运行诸如web浏览器、游戏应用、视频播放器等的应用。在一些示例性实施方式中，应用处理器310可以包括单核或多核。例如，应用处理器310可以是诸如双核处理器、四核处理器、六核处理器等的多核处理器。应用处理器310可以包括内部缓存存储器或外部缓存存储器。
连接性单元320可以与外部设备执行有线通信或无线通信。例如，连接性单元320可以执行以太网通信、近场通信(NFC)、射频标识(RFID)通信、移动电信、存储卡通信、通用串行总线(USB)通信等。在一些示例性实施方式中，连接性单元320可以包括基带芯片，其支持下述通信，诸如全球移动通信***(GSM)、通用分组无线服务(GPRS)、宽带码分多址(WCDMA)、高速下行链路/上行链路分组访问(HSxPA)等。
存储器件350可以存储通过应用处理器310所处理的数据，或可以操作为工作存储器。例如，存储器件350可以是动态随机存取存储器，诸如，DDR SDRAM、LPDDR SDRAM、GDDRRDRAM等。存储器件350可以采用图1的存储器件来实施。存储器件350的配置和操作与参考图1至图11所描述的存储器件的配置和操作相同。
非易失性存储器件340可以存储启动镜像以用于启动移动***300。例如，非易失性存储器件340可以是电可擦可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻性随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁磁随机存取存储器(FRAM)等。
用户接口330可以包括：至少一个输入设备，诸如，键盘、触摸屏等；以及至少一个输出设备，诸如扬声器、显示设备等。电源360可以向移动***300供给电压。在一些示例性实施方式中，移动***300可以进一步包括相机图像处理器(CIS)和/或存储设备，诸如，存储卡、固态驱动(SSD)、硬盘驱动(HDD)、CD-ROM等。
在一些示例性实施方式中，移动***300和/或移动***300的组件可以被封装为各种形式，诸如层叠封装(Package on Package，PoP)、球阵列(BGA)、芯片级封装(CSP)、有引线塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、叠片包装管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料标准四边引线扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、窄间距小外型封装(SSOP)、薄小外型(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图17是示出根据示例性实施方式的计算***的框图。
如图17中所示，计算***400包括处理器410、输入/输出集线器(IOH)420、输入/输出控制器集线器(ICH)430、至少一个存储器模块440以及图形卡450。在一些示例性实施方式中，计算***400可以是个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视机、机顶盒、音乐播发器、便携式游戏控制器、导航***等。
处理器410可以执行各种计算功能，诸如运行用于执行特定的计算或任务的特定的软件。例如，处理器410可以是微处理器、中央处理单元(CPU)、数字信号处理器等。在一些示例性实施方式中，处理器410可以包括单核或多核。例如，处理器410可以是诸如双核处理器、四核处理器、六核处理器等的多核处理器。尽管图17示出了计算***400包括一个处理器410，但是在一些示例性实施方式中，计算***400可以包括多个处理器。处理器410可以包括内部缓存存储器或外部缓存存储器。
处理器410可以包括用于控制存储器模块440的操作的存储器控制器。在处理器410中所包括的存储器控制器可以被称为集成存储器控制器(IMC)。存储器控制器与存储器模块440之间的接口可以采用包括多个信号线的单一信道来实施，或可以多信道来实施，多信道中的每个耦合到至少一个存储器模块440。在一些示例性实施方式中，存储器控制器可以位于输入/输出集线器420内部，其可以被称为存储器控制器集线器(MCH)。
存储器模块440可以包括存储从存储器控制器所提供的数据的多个存储器件。存储器件可以按照图1的存储器件来实施。存储器件的配置和操作与参考图1至图11所描述的存储器件的配置和操作相同。
输入/输出集线器420可以管理在处理器410与诸如图形卡450的设备之间所传输的数据。输入/输出集线器420可以经由各种接口耦合到处理器410。例如，处理器410与输入/输出集线器420之间的接口可以是前侧总线(FSB)、***总线、超传输、闪电数据传输(LDT)、快速路径互联(QPI)、通用***接口(CSI)等。尽管图17示出了包括一个输入/输出集线器420的计算***400，但是在一些示例性实施方式中，计算***400可以包括多个输入/输出集线器。输入/输出集线器420可以提供加速图形端口(AGP)接口、快速***组件接口(PCIe)、通信流架构(CSA)接口等。
图形卡450可以经由AGP或PCIe耦合到输入/输出集线器420。图形卡450可以控制用于显示图像的显示设备(未示出)。图形卡450可以包括用于处理图像数据的内部处理器和内部存储器件。在一些示例性实施方式中，输入/输出集线器420可以连同图形卡450一起包括内部图形设备，或包括内部图形设备来代替图形卡450。在输入/输出集线器420中所包括的图形设备可以被称为集成图形设备。此外，包括内部存储器控制器和内部图形设备的输入/输出集线器420可以被称为图形和存储器控制器集线器(GMCH)。
输入/输出控制器集线器430可以执行数据缓冲和接口仲裁(arbitration)以有效地操作各种***接口。输入/输出控制器集线器430可以经由内部总线——诸如直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等——耦合到输入/输出集线器420。输入/输出控制器集线器430可以提供与***设备的各种接口。例如，输入/输出控制器集线器430可以提供通用串行总线(USB)端口、先进串行技术附接(SATA)端口、通用输入/输出(GIPO)、低引脚数(LPC)总线、串行***接口(SPI)、PCI、PCIe等。
在一些示例性实施方式中，处理器410、输入/输出集线器420以及输入/输出控制器集线器430可以被实施为单独的芯片或单独的集成单元。在其他示例性实施方式中，处理器410、输入/输出集线器420以及输入/输出控制器集线器430中的至少两个可以被实施为单一芯片。另外，虽然许多特征被公开为单元，但是在其他示例性实施方式中，这些特征可以被实施为其他逻辑形式，包括但是不限于由处理器所执行的基于代码的操作。
本公开可以被应用于包括存储器件的任意设备和***。例如，本公开可以被应用于下述***，诸如例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄录机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视机、机顶盒、音乐播发器、便携式游戏控制器、导航***等。
前述是示例性实施方式的示意而不被解释为对示例性实施方式的限制。尽管描述了一些示例性实施方式，但是本领域技术人员将容易地意识到可以进行许多修改而实质上不背离本发明构思的新颖的教导和优点。因此，所有这样的修改意图被包括在如在权利要求书中所限定的本发明构思的范围内。因此，将理解到，前述是各种示例性实施方式的示意而不被解释为限于所公开的特定的示例性实施方式，并且将将理解到，对所公开的示例性实施方式以及其他示例性实施方式的修改意图被包括在所附的权利要求书的范围内。

Claims (25)

1.一种存储器件，包括：
存储单元阵列，包括正常区域和冗余区域，所述正常区域包括第一失效块，所述冗余区域包括替换第一失效块的第一冗余块；以及
控制电路，包括存储关于第一失效块和第一冗余块的替换信息的映射表，所述控制电路被配置为当地址信号与所述第一失效块相对应时，参考映射表并且访问所述第一冗余块，
其中，所述正常区域进一步包括第二失效块，所述控制电路被配置为
将第一逻辑值写入所述正常区域和所述第一冗余块中；
将第二逻辑值写入除了所述第一冗余块之外的冗余区域中；
将所述第二失效块与所述冗余区域中的第二冗余块之间的替换信息添加到所述映射表；以及
关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用所述第二冗余块替换所述第二失效块的结果。
2.根据权利要求1所述的存储器件，其中，当整个数据之中的与所述第二冗余块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，控制电路确定错误未被包括在采用所述第二冗余块替换所述第二失效块的结果中。
3.根据权利要求1所述的存储器件，其中，当整个数据之中的与所述第二失效块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，控制电路确定错误被包括在采用所述第二冗余块替换所述第二失效块的结果中。
4.根据权利要求1所述的存储器件，其中，控制电路参考所述映射表来选择所述冗余区域之中的除了所述第一冗余块之外的第二冗余块。
5.根据权利要求1所述的存储器件，其中，所述正常区域包括多个正常子区域，并且所述第一失效块和所述第二失效块中的每个位于所述正常子区域中的每个中，以及
其中，所述冗余区域包括多个冗余子区域，并且所述第一冗余块和所述第二冗余块中的每个位于所述冗余子区域中的每个中。
6.根据权利要求1所述的存储器件，其中，当接收到与测试模式相对应的命令信号和地址信号时，控制电路激活测试模式寄存器的存储值。
7.根据权利要求1所述的存储器件，其中，所述控制电路将所述地址信号转换为第一内部地址并且将所述数据信号转换为第一内部数据信号，以通过所述第一内部地址信号和所述第一内部数据信号来访问所述正常区域，以及
其中，所述控制电路将所述地址信号转换为第二内部地址信号并且将所述数据信号转换为第二内部数据信号，以通过所述第二内部地址信号和所述第二内部数据信号来访问所述冗余区域。
8.根据权利要求1所述的存储器件，其中，所述第一逻辑值是1，而所述第二逻辑值是0。
9.根据权利要求1所述的存储器件，其中，所述第一逻辑值是0，而所述第二逻辑值是1。
10.根据权利要求1所述的存储器件，其中，所述第一失效块包括正常区域中与第一字线连接的失效存储单元，而所述第二失效块包括正常区域中连接到第二字线的失效存储单元。
11.根据权利要求10所述的存储器件，其中，所述第一冗余块包括冗余区域中与第三字线连接的冗余存储单元，而所述第二冗余块包括冗余区域中与第四字线连接的冗余存储单元。
12.一种存储器***，包括：
存储器件；以及
处理器，被配置为向所述存储器件提供地址信号、数据信号以及命令信号，
所述存储器件包括：
存储单元阵列，包括正常区域和冗余区域，所述正常区域包括第一失效块，所述冗余区域包括替换第一失效块的第一冗余块；以及
控制电路，包括存储关于第一失效块和第一冗余块的替换信息的映射表，所述控制电路被配置为当地址信号与所述第一失效块相对应时，参考映射表并且访问所述第一冗余块，
其中，所述正常区域进一步包括第二失效块，所述控制电路被配置为
在所述正常区域和所述第一冗余块中写入第一逻辑值；
在除了所述第一冗余块之外的冗余区域中写入第二逻辑值；
将所述第二失效块与所述冗余区域中的第二冗余块之间的替换信息添加到所述映射表；以及
关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用所述第二冗余块替换所述第二失效块的结果，以生成验证结果信号。
13.根据权利要求12所述的存储器***，其中，当整个数据之中的与所述第二冗余块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，控制电路确定错误未被包括在采用所述第二冗余块替换所述第二失效块的结果中，并且激活验证结果信号。
14.根据权利要求12所述的存储器***，其中，当整个数据之中的与所述第二冗余块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，控制电路确定错误被包括在采用所述第二冗余块替换所述第二失效块的结果中，并且停用验证结果信号。
15.根据权利要求12所述的存储器***，其中，当从处理器接收到与测试模式相对应的命令信号和地址信号时，控制电路激活测试模式寄存器的存储值。
16.根据权利要求12所述的存储器***，其中，所述控制电路将所述地址信号转换为第一内部地址信号并且将所述数据信号转换为第一内部数据信号，以通过所述第一内部地址信号和所述第一内部数据信号来访问所述正常区域，以及
其中，所述控制电路将所述地址信号转换为第二内部地址信号并且将所述数据信号转换为第二内部数据信号，以通过所述第二内部地址信号和所述第二内部数据信号来访问所述冗余区域。
17.一种验证存储器件的修复结果的方法，所述存储设备包括：存储单元阵列，包括正常区域和冗余区域，所述正常区域包括第一失效块而所述冗余区域包括替换第一失效块的第一冗余块；以及控制电路，包括存储第一失效块与第一冗余块之间的替换信息的映射表，所述方法包括：
确定所述正常区域是否进一步包括第二失效块；
在所述正常区域和所述第一冗余块中写入第一逻辑值并且在除了所述第一冗余块之外的冗余区域中写入第二逻辑值；
当所述正常区域进一步包括所述第二失效块时，将所述第二失效块与所述冗余区域中的第二冗余块之间的替换信息添加到所述映射表；以及
当所述正常区域进一步包括所述第二失效块时，关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用所述第二冗余块替换所述第二失效块的结果。
18.根据权利要求17所述的方法，其中，添加所述第二失效块与第二冗余块之间的替换信息包括：
通过参考映射表来选择所述冗余区域之中的除了所述第一冗余块之外的第二冗余块。
19.根据权利要求17所述的方法，其中，验证采用所述第二冗余块替换所述第二失效块的结果包括：
当整个数据之中的与所述第二失效块相对应的部分数据中的所有具有第二逻辑值并且整个数据之中的除了所述部分数据之外的剩余数据中的所有具有第一逻辑值时，确定错误未被包括在采用所述第二冗余块替换所述第二失效块的结果中。
20.根据权利要求17所述的方法，其中，验证采用所述第二冗余块替换所述第二失效块的结果包括：
当整个数据之中的与所述第二失效块相对应的部分数据具有第一逻辑值或整个数据之中的除了所述部分数据之外的剩余数据具有第二逻辑值时，确定错误被包括在采用所述第二冗余块替换所述第二失效块的结果中。
21.一种被配置为验证失效存储块的修复的存储器件，包括：
存储单元阵列，包括正常区域和冗余区域，所述冗余区域被配置为替换正常区域中的第一失效块；以及
控制电路，包括测试模式操作和用于存储关于第一失效块的替换信息的映射表，所述替换信息与所述冗余区域中的第一冗余块相对应，
其中，当地址信号与所述第一失效存储块相对应时，通过所述控制电路来访问与所述第一冗余块相对应的替换信息；
其中，处于所述测试模式操作中的所述控制电路确定所述正常区域是否包含第二失效存储块，采用来自冗余区域中的除了第一冗余块之外的存储块来替换所述第二失效存储块以及验证第二失效存储块已经被替换。
22.根据权利要求21所述的存储器件，其中，当所述控制电路处于测试模式操作中并且所述正常区域包含第二失效存储块时，所述控制电路被配置为：
在所述正常区域和所述第一冗余块中写入第一逻辑值；
在除了所述第一冗余块之外的冗余区域中写入第二逻辑值；
将关于所述第二失效存储块与所述冗余区域中的第二冗余块之间的替换信息添加到所述映射表；以及
关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用所述第二冗余块替换所述第二失效块的结果。
23.根据权利要求22所述的存储器件，其中，所述控制电路将地址信号转换为第一内部地址信号并且将数据信号转换为第一内部数据信号以通过所述第一内部地址信号和所述第一内部数据信号来访问所述正常区域，以及
其中，所述控制电路将所述地址信号转换为第二内部地址信号并且将所述数据信号转换为第二内部数据信号，以通过所述第二内部地址信号和所述第二内部数据信号来访问所述冗余区域。
24.根据权利要求22所述的存储器件，其中，所述第一失效存储块包括正常区域中与第一字线连接的失效存储单元，而所述第二失效存储块包括正常区域中连接到第二字线的失效存储单元。
25.根据权利要求22所述的存储器件，其中，所述第一逻辑值是1，而所述第二逻辑值是0。
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