CN107014489B - 一种光多参量传感cmos单片集成电路 - Google Patents
一种光多参量传感cmos单片集成电路 Download PDFInfo
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Abstract
一种光多参量传感CMOS单片集成电路,由BDJ光电传感选择单元、电流电压线性转换电路、相关二次采样电路、差分放大输出电路、模式时序控制电路。本发明提出的光多参量传感集成电路,与掩埋CMOS双PN结光电二极管单片集成,可实现光波长和光强度参量的实时监测,具有误差小,精度高,检测范围宽,电路体积小、功耗低等优势,可广泛应用于光多参量监测的场合。
Description
技术领域
本发明涉及光多参量传感CMOS单片集成电路。
背景技术
掩埋CMOS双PN结光电二极管,由两个垂直堆叠的不同深度的二极管构成。这种器件的层叠式结构使得以硅材料作为滤光片时,光在硅晶体中的透射深度与波长有强烈的依赖关系,入射光功率和波长不同时,PN结测出的光电流也不相同。两个PN结的光电流比值与波长成良好的单调递增关系,可以用于单色光的波长测量,而输出电流大小与入射光功率成正比,可以用于光照强度的测量。
目前,光电二极管分立元器件的应用已经成熟,其相关信号处理电路往往使用分立元件搭建,其缺点是电路复杂、体积大、待检测光参量单一、精度低;并联结构的光电二极管,通过设置开关,可实现并联结构到串联结构的转换,为实现多参量探测提供可能;基于微电子技术的光多参量传感电路,在大大缩小电路体积的同时,可提高弱信号的检测精度,使光多参量传感***微型化成为可能。
发明内容
本发明要克服现有技术的上述缺点,提供一种光多参量传感CMOS单片集成电路。
本发明将光多参量传感技术与微电子技术相结合,设计了一种光多参量传感CMOS单片集成电路,该电路采用CMOS工艺将掩埋双PN结光电二极管传感单元与信号处理电路单片集成,通过模式切换,可同时检测光照强度和光波长,实现了光多参量检测***的微型化、自动化。其中掩埋CMOS光电二极管实现光信号到电信号的转换,而与掩埋CMOS光电二极管集成的各电路模块将光电二极管响应的微弱电流转换成易测量的电压信号输出。
本发明的一种光多参量传感CMOS单片集成电路,由BDJ光电传感选择单元1、电流电压线性转换电路2、相关二次采样电路3、差分放大输出电路4、模式时序控制电路5,共5个电路模块组成。
所述BDJ光电传感选择单元1中,第一输入端11a、第二输入端12a分别与模式时序控制电路5的第一输出端51b、第二输出端52b相连,输出端1b与电流电压线性转换电路2的第二输入端22a相连;
BDJ光电传感选择单元1由浅PN结光电二极管D1、深PN结光电二极管D2、NMOS管N1以及PMOS管P1组成;所述浅PN结光电二极管D1与所述深PN结光电二极管D2共阴极连接,并且作为该BDJ光电传感选择单元1的输出端1b,所述深PN结光电二极管D2阳极接地,所述NMOS管N1漏极连接所述浅PN结光电二极管D1阳极,源极接地,所述PMOS管P1源极连接所述浅PN结光电二极管D1阳极,漏极接地,所述NMOS管N1栅极和所述PMOS管P1栅极分别为该BDJ光电传感选择单元1的第一输入端11a和第二输入端12a;
所述电流电压线性转换电路2中,第一输入端21a接模式时序控制电路5的第三输出端53b,第二输入端22a接BDJ光电传感选择单元1的输出端1b,输出端2b接相关二次采样电路3的第一输入端31a和第二输入端32a;
电流电压线性转换电路2由NMOS管N2、N3、N4、N5、N6和PMOS管P2、P3、P4、P5以及电容C1组成;所述PMOS管P2源极接电源VDD,栅极接所述PMOS管P3栅极,漏极接所述PMOS管P4源极,所述PMOS管P4栅极接所述PMOS管P5栅极,漏极与所述NMOS管N3漏极相连,并作为该电流电压线性转换电路2的输出端2b,所述NMOS管N3栅极接所述NMOS管N4栅极,源极接所述NMOS管N5漏极,所述NMOS管N5源极接地,栅极作为该电流电压线性转换电路(2)的第二输入端22a,所述PMOS管P3源极接电源VDD,栅漏短接,漏极接所述PMOS管P5源极,所述PMOS管P5栅漏短接,漏极接所述NMOS管N4漏极,所述NMOS管N4栅漏短接,源极接所述NMOS管N6漏极,所述NMOS管N6栅漏短接,源极接地,所述NMOS管N2漏极与所述电容C1一端接该电流电压线性转换电路2的输出端2b,所述NMOS管N2漏极与所述电容C1另一端接该电流电压线性转换电路2的输入端22a,所述NMOS管N2栅极作为该电流电压线性转换电路2的第一输入端21a;
所述相关二次采样电路3中,第一输入端31a和第二输入端32a与电流电压线性转换电路2的输出端2b相连,第三输入端33a与模式时序控制电路5的第三输出端53b相连,第一输出端31b、第二输出端32b分别与差分放大输出电路4第一输入端41a、第二输入端42a相连;
相关二次采样电路3由PMOS管P6、P7、P8和NMOS管N7、N8、N9以及电容C2、C3组成;所述PMOS管P6源极接电源VDD,栅极与所述NMOS管N7栅极相连,并引出端口作为该相关二次采样电路3的第三输入端33a,所述NMOS管N7源极接地,漏极接所述PMOS管P6漏极,并与所述PMOS管P7栅极和所述NMOS管N9栅极相连,所述PMOS管P7源极接所述NMOS管N8漏极,并引出端口作为该相关二次采样电路3的第一输入端31a,所述PMOS管P7漏极接所述NMOS管N8源极,并引出端口作为该相关二次采样电路3的第一输出端31b,所述NMOS管N8与所述PMOS管P8栅极相互连接,并共同连接至该相关二次采样电路3的第三输入端33a,所述PMOS管P8源极与所述NMOS管N9漏极相连,并引出端口作为该相关二次采样电路3的第二输入端32a,所述PMOS管P8漏极与所述NMOS管N9源极相连,并引出端口作为该相关二次采样电路3的第二输出端32b,所述电容C2、C3一端分别接该相关二次采样电路3的第一输出端31b、第二输出端32b,所述电容C2、C3另一端都接地;
所述差分放大输出电路4中,第一输入端41a、第二输入端42a分别接相关二次采样电路3第一输出端31b、第二输出端32b,输出端OUTPUT为该差分放大输出电路4的输出端,同时也是本发明光多参量传感集成电路的输出端;
差分放大输出电路4由NMOS管N10、N11、N12、N13、N14、N15、N16和PMOS管P9、P10、P11、P12、P13、P14、P15组成;所述PMOS管P9源极接电源VDD,栅极接所述PMOS管P12栅极,所述PMOS管P10源极接所述PMOS管P11源极且连接至所述PMOS管P9漏极,所述PMOS管P10栅极接所述NMOS管N10栅极,所述PMOS管P11栅极接所述NMOS管N11栅极,所述NMOS管N10栅极作为该差分放大输出电路4的第一输入端41a,源极接所述NMOS管N11源极且连接至所述NMOS管N12漏极,所述NMOS管N11栅极作为该差分放大输出电路4的第二输入端42a,所述NMOS管N12源极接地,栅极接所述NMOS管N15栅极,所述PMOS管P12源极接电源VDD,栅漏短接,栅极接所述PMOS管P13栅极,漏极接所述PMOS管P14源极,并引出端口接所述NMOS管N10漏极,所述PMOS管P14栅极接所述PMOS管P15栅极,栅漏短接,漏极接所述NMOS管N13漏极,所述NMOS管N13栅漏短接,栅极接所述NMOS管N14栅极,源极接所述NMOS管N15漏极,并引出端口接所述PMOS管P10漏极,所述NMOS管N15栅漏短接,栅极接所述NMOS管N16栅极,源极接地,所述PMOS管P13源极接电源VDD,漏极接所述PMOS管P15源极,并引出端口接所述NMOS管N11漏极,所述PMOS管P15漏极接所述NMOS管N14漏极,并引出端口作为整个电路的输出端OUTPUT,所述NMOS管N14源极接所述NMOS管N16漏极,并引出端口接所述PMOS管P11漏极,所述NMOS管N16源极接地;
所述模式时序控制电路5的第一输入端Sel为测试模式选择端口,第二输入端CLK输入时钟信号,第一输出端51b、第二输出端52b接BDJ光电传感选择单元1的第一输入端11a、第二输入端12a,第三输出端53b接电流电压线性转换电路2的第一输入端21a和相关二次采样电路3的第三输入端33a;
模式时序控制电5由PMOS管P16、P17、P18、P19、P20、P21、P22、P23、P24、P25、P26、P27和NMOS管N17、N18、N19、N20、N21、N22、N23、N24、N25、N26、N27、N28以及电容C4、C5、C6、C7组成;所述PMOS管P16源极接电源VDD,栅极接所述NMOS管N17栅极,并与第一输入端Sel相连且作为该模式时序控制电路5的第二输出端52b,所述PMOS管P16漏极与所述NMOS管N17漏极相连,并且引出端口作为该模式时序控制电路5的第一输出端51b,所述NMOS管N17源极接地,所述PMOS管P17源极接电源VDD,栅极接所述NMOS管N18栅极,并引出端口接第二输入端CLK,所述PMOS管P17漏极接所述NMOS管N18漏极,并引出端口接所述PMOS管P21栅极和所述NMOS管N19栅极,所述NMOS管N18源极接地,所述PMOS管P18源极接电源VDD,栅极接所述NMOS管N20栅极,并与所述PMOS管P22漏极和所述NMOS管N23漏极连接,所述PMOS管P18漏极接所述PMOS管P19源极,所述PMOS管P19栅极接第二输入端CLK,漏极接所述NMOS管N19漏极,并引出端口接所述电容C4一端和所述PMOS管P20栅极以及所述NMOS管N22栅极,所述NMOS管N19源极接所述NMOS管N20漏极,所述NMOS管N20源极接地,所述电容C4另一端接地,所述PMOS管P20源极接电源VDD,栅极接所述NMOS管N22栅极,漏极接所述PMOS管P21源极,所述PMOS管P21漏极接所述NMOS管N21漏极,并连至所述电容C5一端以及所述PMOS管P22栅极和所述NMOS管N23栅极,所述NMOS管N21栅极接第二输入端CLK,源极接所述NMOS管N22漏极,所述NMOS管N22源极接地,所述电容C5另一端接地,所述PMOS管P22源极接电源VDD,栅极接所述NMOS管N23栅极,并连接至所述PMOS管P24栅极和所述NMOS管N26栅极,所述PMOS管P22漏极接所述NMOS管N23漏极,并连接所述PMOS管P26栅极和所述NMOS管N24栅极,所述NMOS管N23源极接地,所述PMOS管P23源极接电源VDD,栅极接所述NMOS管N25栅极,并连至所述PMOS管P27漏极和所述NMOS管N28漏极,所述PMOS管P23漏极接所述PMOS管P24源极,所述PMOS管P24漏极接所述NMOS管N24漏极,并连至所述电容C6一端以及所述PMOS管P25栅极和所述NMOS管N27栅极,所述NMOS管N24源极接所述NMOS管N25漏极,所述NMOS管N25源极接地,所述电容C6另一端接地,所述PMOS管P25源极接电源VDD,栅极接所述NMOS管N27栅极,漏极接所述PMOS管P26源极,所述PMOS管P26漏极接所述NMOS管N26漏极,且引出端口连至所述电容C7一端以及所述PMOS管P27栅极和所述NMOS管N28栅极,该端口同时作为该模式时序控制电路(5)的第三输出端53b,所述NMOS管N26源极接所述NMOS管N27漏极,所述NMOS管N27源极接地,所述电容C7另一端接地,所述PMOS管P27源极接电源VDD,栅极和漏极分别接所述NMOS管N28栅极和漏极,所述NMOS管N28源极接地。
本发明的优点是:本发明提出的光多参量传感集成电路,与掩埋CMOS双PN结光电二极管单片集成,可实现光波长和光强度参量的实时监测,具有误差小,精度高,检测范围宽,电路体积小、功耗低等优势,可广泛应用于光多参量监测的场合。
附图说明
图1是本发明结构的单元框图
图2是本发明设计的原理图
图3是图2的S1部的局部放大图
图4是图2的S2部的局部放大图
图5是图2的S3部的局部放大图
具体实施方式
下面结合附图进一步说明本发明。
本发明的一种光多参量传感CMOS单片集成电路,包括BDJ光电传感选择单元1、电流电压线性转换电路2、相关二次采样电路3、差分放大输出电路4、模式时序控制电路5共5个电路模块。
所述BDJ光电传感选择单元(1),利用二极管光电效应把光信号转换成电信号,BDJ工作模式可以通过控制信号选择,实现光电二极管串联和并联结构的相互转换;所述光电二极管D1和D2用于将光信号转换为电信号,光照强度与输出电流成强烈的依赖关系,光波长与D1、D2电流比值成线性关系,所述NMOS管N1和PMOS管P1构成传输门,当输入端11a、12a分别为高、低电平时,传输门导通,所述光电二极管D1和D2同时工作,该BDJ光电传感选择单元1的输出端1b输出电流为D1和D2电流之和,当输入端11a、12a分别为低、高电平时,传输门截止,只有光电二极管D2工作,该BDJ光电传感选择单元1的输出端1b只输出D2上的光电流;
所述电流电压线性转换电路2灵敏度高,抗干扰性强,通过对第二输入端22a微弱电流的读取,将电流信号转换为电压信号;当第一输入端21a输入高电平时,所述NMOS管N2导通,电路处于复位状态,当第一输入端21a输入低电平时,所述NMOS管N2截止,电路通过所述电容C1积分转换成电压输出,其中,所述PMOS管P2、P4和所述NMOS管N3、N5构成的共源共栅放大电路作为电流电压线性转换电路5中的运放,所述PMOS管P3、P5和所述NMOS管N4、N6为共源共栅放大电路提供偏置,所述电流电压线性转换电路5通过运放反馈环路为光电二极管提供很低的反偏电压来降低暗电流,同时在积分阶段光电二极管寄生电容上的电压保持不变,保证了在输出端2b输出的积分电压具有更好的线性度;
所述相关二次采样电路3用于消除电路的固定模式噪声;所述NMOS管N8和PMOS管P7构成第一传输门,所述NMOS管N9和PMOS管P8构成第二传输门,当第三输入端33a输入信号为高电平时,第一传输门导通,第二传输门截止,电流电压线性转换电路2的输出信号从第一输入端31a输入,并给所述电容C2充电,所述电容C2两端电压为参考模式电压,当第三输入端33a输入信号为低电平时,第一传输门截止,第二传输门导通,电流电压线性转换电路2的输出信号从第二输入端32a输入,并给所述电容C3充电,所述电容C3两端电压为光电传感电压;
所述差分放大输出电路4用于把相关二次采样电路3的两输出端电压信号作差,最终输出去除了固定模式噪声的光电传感电压;该差分放大输出电路4采用轨到轨结构,当输入端41a、42a的输入电压在0至电源电压变化时,都能够作差,最终信号从输出端OUTPUT端口输出;
所述模式时序控制电路5为BDJ光电传感选择单元1的两输入端11a和12a、电流电压线性转换电路2的第一输入端21a以及相关二次采样电路3的第三输入端33a分别提供控制信号;所述PMOS管P16和所述NMOS管N17构成的反相器将第一输入端Sel的输入信号反相后为给第一输出端口51b提供电压,而第二输出端52b的输出电压由第一输入端Sel直接提供,所述NMOS管N19、N20、N21、N22和所述PMOS管P18、P19、P20、P21以及所述电容C4、C5共同构成第一时钟控制CMOS寄存器,所述PMOS管P17与所述NMOS管N18构成反相器,将输入时钟信号反相后与原时钟信号一起为第一时钟控制CMOS寄存器提供信号,所述PMOS管P22和所述NMOS管N23构成的反相器用于将第一时钟控制CMOS寄存器在电容C5处输出的电压反相,并反馈至第一时钟控制CMOS寄存器中的PMOS管P18栅极和NMOS管N20栅极以及后续电路,所述PMOS管P17所在反相器和所述PMOS管P22所在反相器以及第一时钟控制CMOS寄存器共同构成第一T’触发器,所述PMOS管P23、P24、P25、P26和所述NMOS管N24、N25、N26、N27以及电容C6、C7共同构成第二时钟控制CMOS寄存器,该寄存器的同相时钟信号和反相时钟信号分别为第一时钟控制CMOS寄存器电容C5处输出电压信号和该电压经PMOS管P22所在反相器反相后的输出电压信号,所述PMOS管P27和所述NMOS管N28构成的反相器用于将第二时钟控制CMOS寄存器在电容C7处输出的电压反相,并反馈至第二时钟控制CMOS寄存器中的PMOS管P23栅极和NMOS管N25栅极,所述PMOS管P27所在反相器以及第一时钟控制CMOS寄存器共同构成第二T’触发器,第一、二T’触发器共同构成四分频器,分频信号从电容C7处输出,同时该输出端作为该模式时序控制电路5第三输出端53b。
本说明书实施例所述的内容仅仅是对发明构思的实现形式的列举,本发明的保护范围不应该视为仅限于实施例所陈述的具体形式,本发明的保护范围也及于本领域技术人员根据本发明构思所能想到的等同技术手段。
Claims (1)
1.一种光多参量传感CMOS单片集成电路,由BDJ光电传感选择单元(1)、电流电压线性转换电路(2)、相关二次采样电路(3)、差分放大输出电路(4)、模式时序控制电路(5);
所述BDJ光电传感选择单元(1)中,第一输入端11a、第二输入端12a分别与模式时序控制电路(5)的第一输出端51b、第二输出端52b相连,输出端1b与电流电压线性转换电路(2)的第二输入端22a相连;
BDJ光电传感选择单元(1)由浅PN结光电二极管D1、深PN结光电二极管D2、NMOS管N1以及PMOS管P1组成;所述浅PN结光电二极管D1与所述深PN结光电二极管D2共阴极连接,并且作为该BDJ光电传感选择单元(1)的输出端1b,所述深PN结光电二极管D2阳极接地,所述NMOS管N1漏极连接所述浅PN结光电二极管D1阳极,源极接地,所述PMOS管P1源极连接所述浅PN结光电二极管D1阳极,漏极接地,所述NMOS管N1栅极和所述PMOS管P1栅极分别为该BDJ光电传感选择单元(1)的第一输入端11a和第二输入端12a;
所述电流电压线性转换电路(2)中,第一输入端21a接模式时序控制电路(5)的第三输出端53b,第二输入端22a接BDJ光电传感选择单元(1)的输出端1b,输出端2b接相关二次采样电路(3)的第一输入端31a和第二输入端32a;
电流电压线性转换电路(2)由NMOS管N2、N3、N4、N5、N6和PMOS管P2、P3、P4、P5以及电容C1组成;所述PMOS管P2源极接电源VDD,栅极接所述PMOS管P3栅极,漏极接所述PMOS管P4源极,所述PMOS管P4栅极接所述PMOS管P5栅极,漏极与所述NMOS管N3漏极相连,并作为该电流电压线性转换电路(2)的输出端2b,所述NMOS管N3栅极接所述NMOS管N4栅极,源极接所述NMOS管N5漏极,所述NMOS管N5源极接地,栅极作为该电流电压线性转换电路(2)的第二输入端22a,所述PMOS管P3源极接电源VDD,栅漏短接,漏极接所述PMOS管P5源极,所述PMOS管P5栅漏短接,漏极接所述NMOS管N4漏极,所述NMOS管N4栅漏短接,源极接所述NMOS管N6漏极,所述NMOS管N6栅漏短接,源极接地,所述NMOS管N2漏极与所述电容C1一端接该电流电压线性转换电路(2)的输出端2b,所述NMOS管N2漏极与所述电容C1另一端接该电流电压线性转换电路(2)的输入端22a,所述NMOS管N2栅极作为该电流电压线性转换电路(2)的第一输入端21a;
所述相关二次采样电路(3)中,第一输入端31a和第二输入端32a与电流电压线性转换电路(2)的输出端2b相连,第三输入端33a与模式时序控制电路(5)的第三输出端53b相连,第一输出端31b、第二输出端32b分别与差分放大输出电路(4)第一输入端41a、第二输入端42a相连;
相关二次采样电路(3)由PMOS管P6、P7、P8和NMOS管N7、N8、N9以及电容C2、C3组成;所述PMOS管P6源极接电源VDD,栅极与所述NMOS管N7栅极相连,并引出端口作为该相关二次采样电路(3)的第三输入端33a,所述NMOS管N7源极接地,漏极接所述PMOS管P6漏极,并与所述PMOS管P7栅极和所述NMOS管N9栅极相连,所述PMOS管P7源极接所述NMOS管N8漏极,并引出端口作为该相关二次采样电路(3)的第一输入端31a,所述PMOS管P7漏极接所述NMOS管N8源极,并引出端口作为该相关二次采样电路(3)的第一输出端31b,所述NMOS管N8与所述PMOS管P8栅极相互连接,并共同连接至该相关二次采样电路(3)的第三输入端33a,所述PMOS管P8源极与所述NMOS管N9漏极相连,并引出端口作为该相关二次采样电路(3)的第二输入端32a,所述PMOS管P8漏极与所述NMOS管N9源极相连,并引出端口作为该相关二次采样电路(3)的第二输出端32b,所述电容C2的一端接该相关二次采样电路(3)的第一输出端31b,所述电容C3的一端接该相关二次采样电路(3)的第二输出端32b,所述电容C2、C3另一端都接地;
所述差分放大输出电路(4)中,第一输入端41a、第二输入端42a分别接相关二次采样电路(3)第一输出端31b、第二输出端32b,输出端OUTPUT为该差分放大输出电路(4)的输出端,同时也是本发明光多参量传感集成电路的输出端;
差分放大输出电路(4)由NMOS管N10、N11、N12、N13、N14、N15、N16和PMOS管P9、P10、P11、P12、P13、P14、P15组成;所述PMOS管P9源极接电源VDD,栅极接所述PMOS管P12栅极,所述PMOS管P10源极接所述PMOS管P11源极且连接至所述PMOS管P9漏极,所述PMOS管P10栅极接所述NMOS管N10栅极,所述PMOS管P11栅极接所述NMOS管N11栅极,所述NMOS管N10栅极作为该差分放大输出电路(4)的第一输入端41a,源极接所述NMOS管N11源极且连接至所述NMOS管N12漏极,所述NMOS管N11栅极作为该差分放大输出电路(4)的第二输入端42a,所述NMOS管N12源极接地,栅极接所述NMOS管N15栅极,所述PMOS管P12源极接电源VDD,栅漏短接,栅极接所述PMOS管P13栅极,漏极接所述PMOS管P14源极,并引出端口接所述NMOS管N10漏极,所述PMOS管P14栅极接所述PMOS管P15栅极,栅漏短接,漏极接所述NMOS管N13漏极,所述NMOS管N13栅漏短接,栅极接所述NMOS管N14栅极,源极接所述NMOS管N15漏极,并引出端口接所述PMOS管P10漏极,所述NMOS管N15栅漏短接,栅极接所述NMOS管N16栅极,源极接地,所述PMOS管P13源极接电源VDD,漏极接所述PMOS管P15源极,并引出端口接所述NMOS管N11漏极,所述PMOS管P15漏极接所述NMOS管N14漏极,并引出端口作为整个电路的输出端OUTPUT,所述NMOS管N14源极接所述NMOS管N16漏极,并引出端口接所述PMOS管P11漏极,所述NMOS管N16源极接地;
所述模式时序控制电路(5)的第一输入端Sel为测试模式选择端口,第二输入端CLK输入时钟信号,第一输出端51b、第二输出端52b接BDJ光电传感选择单元(1)的第一输入端11a、第二输入端12a,第三输出端53b接电流电压线性转换电路(2)的第一输入端21a和相关二次采样电路(3)的第三输入端33a;
模式时序控制电路(5)由PMOS管P16、P17、P18、P19、P20、P21、P22、P23、P24、P25、P26、P27和NMOS管N17、N18、N19、N20、N21、N22、N23、N24、N25、N26、N27、N28以及电容C4、C5、C6、C7组成;所述PMOS管P16源极接电源VDD,栅极接所述NMOS管N17栅极,并与第一输入端Sel相连且作为该模式时序控制电路(5)的第二输出端52b,所述PMOS管P16漏极与所述NMOS管N17漏极相连,并且引出端口作为该模式时序控制电路(5)的第一输出端51b,所述NMOS管N17源极接地,所述PMOS管P17源极接电源VDD,栅极接所述NMOS管N18栅极,并引出端口接第二输入端CLK,所述PMOS管P17漏极接所述NMOS管N18漏极,并引出端口接所述PMOS管P21栅极和所述NMOS管N19栅极,所述NMOS管N18源极接地,所述PMOS管P18源极接电源VDD,栅极接所述NMOS管N20栅极,并与所述PMOS管P22漏极和所述NMOS管N23漏极连接,所述PMOS管P18漏极接所述PMOS管P19源极,所述PMOS管P19栅极接第二输入端CLK,漏极接所述NMOS管N19漏极,并引出端口接所述电容C4一端和所述PMOS管P20栅极以及所述NMOS管N22栅极,所述NMOS管N19源极接所述NMOS管N20漏极,所述NMOS管N20源极接地,所述电容C4另一端接地,所述PMOS管P20源极接电源VDD,栅极接所述NMOS管N22栅极,漏极接所述PMOS管P21源极,所述PMOS管P21漏极接所述NMOS管N21漏极,并连至所述电容C5一端以及所述PMOS管P22栅极和所述NMOS管N23栅极,所述NMOS管N21栅极接第二输入端CLK,源极接所述NMOS管N22漏极,所述NMOS管N22源极接地,所述电容C5另一端接地,所述PMOS管P22源极接电源VDD,栅极接所述NMOS管N23栅极,并连接至所述PMOS管P24栅极和所述NMOS管N26栅极,所述PMOS管P22漏极接所述NMOS管N23漏极,并连接所述PMOS管P26栅极和所述NMOS管N24栅极,所述NMOS管N23源极接地,所述PMOS管P23源极接电源VDD,栅极接所述NMOS管N25栅极,并连至所述PMOS管P27漏极和所述NMOS管N28漏极,所述PMOS管P23漏极接所述PMOS管P24源极,所述PMOS管P24漏极接所述NMOS管N24漏极,并连至所述电容C6一端以及所述PMOS管P25栅极和所述NMOS管N27栅极,所述NMOS管N24源极接所述NMOS管N25漏极,所述NMOS管N25源极接地,所述电容C6另一端接地,所述PMOS管P25源极接电源VDD,栅极接所述NMOS管N27栅极,漏极接所述PMOS管P26源极,所述PMOS管P26漏极接所述NMOS管N26漏极,且引出端口连至所述电容C7一端以及所述PMOS管P27栅极和所述NMOS管N28栅极,该端口同时作为该模式时序控制电路(5)的第三输出端53b,所述NMOS管N26源极接所述NMOS管N27漏极,所述NMOS管N27源极接地,所述电容C7另一端接地,所述PMOS管P27源极接电源VDD,栅极和漏极分别接所述NMOS管N28栅极和漏极,所述NMOS管N28源极接地。
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