CN106997900A - 半导体结构、其形成方法及测试方法 - Google Patents

半导体结构、其形成方法及测试方法 Download PDF

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Abstract

本发明揭示了一种半导体结构、其形成方法及测试方法。所述半导体结构包括前端芯片;位于所述前端芯片背面的金属层;以及位于所述金属层上的保护层,所述保护层防止所述金属层被污染。从而利用保护层防止空气、水分及其他物质对所述半导体结构上的金属层的氧化等污染过程,避免了白点缺陷的产生。在进行测试时,可以将保护层去除,使得测试得以正常进行,有助于提高产品的良率。

Description

半导体结构、其形成方法及测试方法
技术领域
本发明涉及半导体制造技术领域,特别是涉及一种半导体结构、其形成方法及测试方法。
背景技术
随着半导体工艺的不断发展,集成电路已经从制造在单个芯片上的少数互连器件发展到数百万个器件。当前的集成电路所提供的性能和复杂度也不断增加。金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件,其广泛应用于各种集成电路中,因而业界对MOS晶体管性能的改进和优化从未停止过。
目前,为了提升MOS晶体管的电学性能,背金减薄技术(Backside GrindingBackside Metal,BGBM)已经被运用至MOS晶体管制造过程中,并成为了一个关键环节。该技术为在MOS晶体管的背面形成金属层,具体如图1所示,现有技术中的MOS晶体管,包括前端芯片1,在所述前端芯片1的背面形成有金属层,其中所述前端芯片1例如包括衬底,形成于所述衬底上的源漏栅极,所述金属层包括依次沉积在所述前端芯片1的背面的钛层(Ti)2、镍层(Ni)3和银层(Ag)4,所述金属层的质量如何将直接关联到获得的MOS晶体管的电学性能。
然而在实际生产中发现,在进行探针测试(chip probing,CP)电性等参数时,会时常出现检测不合格的问题,这会导致良率低。如何解决这一问题,对于提高产品的良率,有着重要意义。
发明内容
本发明的目的在于提供一种半导体结构、其形成方法及测试方法,解决现有技术中的MOS晶体管良率差的问题。
为解决上述技术问题,本发明提供一种半导体结构,包括:
前端芯片;
位于所述前端芯片背面的金属层;以及
位于所述金属层上的保护层,所述保护层防止所述金属层被污染。
可选的,对于所述的半导体结构,所述保护层为碳层。
可选的,对于所述的半导体结构,所述碳层的厚度为180-230nm。
可选的,对于所述的半导体结构,所述金属层包括依次层叠于所述前端芯片背面的钛层、镍层和银层。
相应的,本发明还提供一种半导体结构的形成方法,包括:
提供前端芯片;
在所述前端芯片背面形成金属层;
在所述金属层上形成保护层,以防止所述金属层被污染。
可选的,对于所述的半导体结构的形成方法,所述保护层为碳层,利用CVD工艺形成。
可选的,对于所述的半导体结构的形成方法,所述碳层的厚度为180-230nm。
可选的,对于所述的半导体结构的形成方法,形成所述碳层的源气包括烃化合物和惰性气体。
可选的,对于所述的半导体结构的形成方法,所述CVD工艺条件为:所述烃化合物的流量为500-1200sccm,射频功率大于等于800W。
相应的,本发明还提供一种半导体结构的测试方法,包括:
提供所述的半导体结构;
去除所述保护层;
对去除保护层之后的半导体结构进行测试。
可选的,对于所述的半导体结构的测试方法,采用有机溶剂去除所述保护层。
可选的,对于所述的半导体结构的测试方法,所述有机溶剂包括丙酮。
可选的,对于所述的半导体结构的测试方法,采用等离子体处理去除所述保护层。
可选的,对于所述的半导体结构的测试方法,采用氢等离子体在大于等于400℃的环境下去除所述保护层。
本发明提供的半导体结构,包括前端芯片;位于所述前端芯片背面的金属层;以及位于所述金属层上的保护层,所述保护层防止所述金属层被污染。与现有技术相比,在所述金属层上形成了保护层,能够有效地防止空气、水分及其他物质对所述半导体结构上的金属层的氧化等污染过程,能够保证金属层的纯度,且不会对金属层产生不良影响,从而避免了白点缺陷的产生。而在进行测试时,可以将保护层去除,使得测试得以正常进行,有助于提高产品的良率。
附图说明
图1为现有技术中的半导体结构产生缺陷的示意图;
图2为本发明中的半导体结构的结构示意图;
图3为本发明中的半导体结构的形成方法的流程图;
图4-5为本发明中的半导体结构在形成过程中的结构示意图;
图6为本发明中的半导体结构的测试方法的流程图。
具体实施方式
下面将结合示意图对本发明的半导体结构、其形成方法及测试方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
发明人在长期的生产工作中发现,由于在前端芯片1的背面形成的金属层通常是处于暴露状态,因而最外层的银层4会受到污染,例如被氧气、水分以及其他物质氧化,从而形成氧化银,会在银层4上形成白点缺陷5,这些白点缺陷5对测试产生了不良的影响,导致测试(例如电性测试)不过关。这一现象在封装中金属层出现裂纹等情况下,尤其严重。于是发明人研究了一种半导体结构,包括前端芯片;位于所述前端芯片背面的金属层;以及位于所述金属层上的保护层,所述保护层防止所述金属层被污染。通过引入保护层,实现了对金属层的保护,避免了白点缺陷的产生,有助于提高良率。
下面结合图2-图6对本发明的半导体结构、其形成方法及测试方法进行详细说明。其中图2为本发明中的半导体结构的结构示意图;图3为本发明中的半导体结构的形成方法的流程图;图4-5为本发明中的半导体结构在形成过程中的结构示意图;图6为本发明中的半导体结构的测试方法的流程图。
请参考图2,本发明提供的半导体结构,包括:前端芯片21;位于所述前端芯片21背面的金属层;以及位于所述金属层上远离所述前端芯片21的保护层25,所述保护层25用以防止所述金属层被污染。
具体的,所述前端芯片21可以是按照常规工艺在一衬底表面形成的具有源极、漏极和栅极的结构,这一技术已经较为成熟,本发明对此不进行详细描述。所述金属层包括依次层叠于所述前端芯片21背面的钛层(Ti)22、镍层(Ni)23和银层(Ag)24。当然,依据不同的工艺,所述金属层可以不同,例如,该金属层也可以仅是铝层。
在本发明的较佳选择中,所述保护层25选择为碳层。所述碳层既能够实现对金属层(银层24)的保护,防止被氧化污染,同时在去除时,也不会引发污染,因此效果较好。所述碳层的厚度例如为180-230nm。此外,所述保护层25也可以是其他材料,例如聚氯乙烯(PVC)等。
下面对本发明的半导体结构的形成方法进行介绍。请参考图3,并结合图2、图4及图5,所述半导体结构的形成方法包括:
首先,执行步骤S101,提供前端芯片21;例如,所述前端芯片21具有源极、漏极和栅极的,这一前端芯片21可以采用现有方法获得。
接着,执行步骤S102,在所述前端芯片21背面形成金属层;具体的,所述金属层包括依次形成在所述前端芯片21背面的钛层22、镍层23和银层24,如图5所示。所述钛层22、镍层23和银层24可以采用溅射工艺形成,各层厚度则可以依据实际需要灵活设计。
然后,如图2所示,执行步骤S103,在所述金属层上形成保护层25,以防止所述金属层被污染。在本发明的较佳选择中,所述保护层25为碳层,厚度为180-230nm。所述碳层可以利用CVD工艺形成,具体的,例如是PECVD工艺,选择烃化合物和惰性气体作为反应源气,所述烃化合物例如可以是CH4、C2H6、C3H8等,惰性气体例如是氮气、氩气等。所述烃化合物的流量可以为500-1200sccm,如800sccm、1000sccm等,在射频功率大于等于800W,例如1000w的情况下获得所述碳层。
当所述保护层25形成后,就可以有效的阻碍例如空气(主要是氧气)、水分以及其他物质与金属层,尤其是银层24的接触,就避免了银层被氧化污染,基本上杜绝了白点缺陷的形成,有助于提高产品的良率。
在本发明中,所述保护层25并非需要一直存在,在进行测试时,还需去除。请参考图6,本发明提供的上述半导体结构的测试方法,包括:
首先,执行步骤S201,提供一半导体结构,例如图2所示的结构。
接着,执行步骤S202,去除所述保护层25。本发明提供两种较佳的去除思路,一种是采用有机溶剂进行溶解,所述有机溶剂例如是丙酮,所述碳层或者PVC等材料可以被丙酮消融,而不会对金属层造成影响;在利用有机溶剂溶解后,可以进一步清洗和吹干。另一种是采用等离子体处理去除所述保护层,例如,可以是采用氢等离子体在大于等于400℃的环境下去除所述保护层,较佳的,进行约30~40s的上述氢等离子体处理即可将保护层进行较好的去除,同样的,也避免了对金属层造成影响。
然后,执行步骤S203,对去除保护层之后的半导体结构进行测试。该测试可以依据需要进行测试,检测所述半导体结构的相关电性参数。
由于在未测试之前,保护层的存在防止了白点缺陷的产生,因此在去除保护层进行测试时,金属层(例如银层)有着较好的品质,因而有助于测试过程正常进行,由此提高了产品的良率。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种半导体结构,包括:
前端芯片;
位于所述前端芯片背面的金属层;以及
位于所述金属层上的保护层,所述保护层防止所述金属层被污染。
2.如权利要求1所述的半导体结构,其特征在于,所述保护层为碳层。
3.如权利要求2所述的半导体结构,其特征在于,所述碳层的厚度为180-230nm。
4.如权利要求1所述的半导体结构,其特征在于,所述金属层包括依次层叠于所述前端芯片背面的钛层、镍层和银层。
5.一种半导体结构的形成方法,包括:
提供前端芯片;
在所述前端芯片背面形成金属层;
在所述金属层上形成保护层,以防止所述金属层被污染。
6.如权利要求5所述的半导体结构的形成方法,其特征在于,所述保护层为碳层,利用CVD工艺形成。
7.如权利要求6所述的半导体结构的形成方法,其特征在于,所述碳层的厚度为180-230nm。
8.如权利要求6所述的半导体结构的形成方法,其特征在于,形成所述碳层的源气包括烃化合物和惰性气体。
9.如权利要求8所述的半导体结构的形成方法,其特征在于,所述CVD工艺条件为:所述烃化合物的流量为500-1200sccm,射频功率大于等于800W。
10.一种半导体结构的测试方法,包括:
提供如权利要求1-4中任意一项所述的半导体结构;
去除所述保护层;
对去除保护层之后的半导体结构进行测试。
11.如权利要求10所述的半导体结构的测试方法,其特征在于,采用有机溶剂去除所述保护层。
12.如权利要求11所述的半导体结构的测试方法,其特征在于,所述有机溶剂包括丙酮。
13.如权利要求10所述的半导体结构的测试方法,其特征在于,采用等离子体处理去除所述保护层。
14.如权利要求13所述的半导体结构的测试方法,其特征在于,采用氢等离子体在大于等于400℃的环境下去除所述保护层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710613A (zh) * 2020-06-18 2020-09-25 宁波芯健半导体有限公司 一种晶圆级芯片封装方法
CN112786459A (zh) * 2019-11-08 2021-05-11 中芯国际集成电路制造(天津)有限公司 一种半导体器件及其测试方法
CN113223975A (zh) * 2020-02-05 2021-08-06 英飞凌科技股份有限公司 在半导体裸片的背侧金属化部上使用牺牲层的烧结方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1930670A (zh) * 2004-03-12 2007-03-14 应用材料公司 沉积用于金属刻蚀硬掩模应用的无定型碳膜的方法
CN101221915A (zh) * 2007-01-10 2008-07-16 万国半导体股份有限公司 功率mosfet的晶片级芯片规模封装
CN102382587A (zh) * 2010-07-29 2012-03-21 日东电工株式会社 倒装芯片型半导体背面用膜及其用途
WO2015146714A1 (ja) * 2014-03-28 2015-10-01 リンテック株式会社 保護膜形成用フィルム及び保護膜付き半導体チップの製造方法
CN105789108A (zh) * 2014-12-16 2016-07-20 中芯国际集成电路制造(上海)有限公司 功率晶体管芯片的制作方法及功率晶体管芯片

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1930670A (zh) * 2004-03-12 2007-03-14 应用材料公司 沉积用于金属刻蚀硬掩模应用的无定型碳膜的方法
CN101221915A (zh) * 2007-01-10 2008-07-16 万国半导体股份有限公司 功率mosfet的晶片级芯片规模封装
CN102382587A (zh) * 2010-07-29 2012-03-21 日东电工株式会社 倒装芯片型半导体背面用膜及其用途
WO2015146714A1 (ja) * 2014-03-28 2015-10-01 リンテック株式会社 保護膜形成用フィルム及び保護膜付き半導体チップの製造方法
CN105789108A (zh) * 2014-12-16 2016-07-20 中芯国际集成电路制造(上海)有限公司 功率晶体管芯片的制作方法及功率晶体管芯片

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786459A (zh) * 2019-11-08 2021-05-11 中芯国际集成电路制造(天津)有限公司 一种半导体器件及其测试方法
CN112786459B (zh) * 2019-11-08 2023-03-24 中芯国际集成电路制造(天津)有限公司 一种半导体器件及其测试方法
CN113223975A (zh) * 2020-02-05 2021-08-06 英飞凌科技股份有限公司 在半导体裸片的背侧金属化部上使用牺牲层的烧结方法
CN111710613A (zh) * 2020-06-18 2020-09-25 宁波芯健半导体有限公司 一种晶圆级芯片封装方法

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