CN106783642A - 一种芯片及其封装方法 - Google Patents

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Abstract

本发明实施例公开了一种芯片及其封装方法，该芯片封装方法包括：在晶片的电极上形成导电凸点，将晶片贴附在贴片膜上并将晶片切割为多个芯片，其中，电极位于晶片的正面，晶片的正面与贴片膜贴合；拉伸贴片膜以使贴附在贴片膜上的任意相邻两个芯片之间具有间隙；在多个芯片的背离贴片膜的第一表面上形成第一绝缘层，以及去除贴片膜并在多个芯片的面向贴片膜的第二表面上形成第二绝缘层且露出导电凸点；在多个芯片上布线且布线完成后切割以形成多个芯片产品。本发明实施例中，减少了封装工艺流程，降低了封装成本，消除了因贴片工艺误差导致的重构芯片位置精度的问题。

Description

一种芯片及其封装方法
技术领域
本发明实施例涉及芯片封装技术，尤其涉及一种芯片及其封装方法。
背景技术
随着电子产品多功能化和小型化的快速发展，高密度微电子组装技术逐渐成为电子产品的主要组装技术。为了配合电子产品尤其是智能手机、掌上电脑、超级本等产品的发展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展，因此芯片的封装技术也越来越重要。现有的芯片封装技术主要是晶圆级封装技术。
采用晶圆级封装技术封装芯片时，首先将裁切好的芯片通过胶膜贴到承载片上，然后通过塑封工艺进行封装并在塑封完成后去除承载片和胶膜使芯片正面漏出，最后进行布线和电路布局后切割为单个芯片产品。
显然，现有晶圆级封装技术在封装芯片过程中存在以下不足：贴胶膜和贴芯片等工艺均需要专用的承载片和相关配套设备，增加了工艺成本；增加了临时键合技术；贴芯片精度较低。
发明内容
本发明实施例提供一种芯片及其封装方法，以解决现有封装技术的工艺流程多且成本高等问题。
第一方面，本发明实施例提供了一种芯片封装方法，该芯片封装方法包括：
在晶片的电极上形成导电凸点，将所述晶片贴附在贴片膜上并将所述晶片切割为多个芯片，其中，所述电极位于所述晶片的正面，所述晶片的正面与所述贴片膜贴合；
拉伸所述贴片膜以使贴附在所述贴片膜上的任意相邻两个所述芯片之间具有间隙；
在所述多个芯片的背离所述贴片膜的第一表面上形成第一绝缘层，以及去除所述贴片膜并在所述多个芯片的面向所述贴片膜的第二表面上形成第二绝缘层且露出所述导电凸点；
在所述多个芯片上布线且布线完成后切割以形成多个芯片产品。
进一步地，将晶片贴附在贴片膜上之前，还包括：
将所述贴片膜贴附在环形封装模具上，其中，所述环形封装模具的形状为方环形或圆环形。
进一步地，在晶片的电极上形成导电凸点的具体执行过程为：采用电镀工艺、化学镀工艺或引线键合工艺在所述晶片的电极上形成所述导电凸点。
进一步地，拉伸所述贴片膜的具体执行过程为：
采用张膜机拉伸所述贴片膜以使所述贴片膜撑开，使贴附在所述贴片膜上的任意相邻两个所述芯片之间具有间隙。
进一步地，任意相邻两个所述芯片之间的间隙大于或等于5微米且小于或等于5毫米。
进一步地，在所述多个芯片的面向所述贴片膜的第二表面上形成第二绝缘层且露出所述导电凸点包括：
在所述多个芯片的第二表面上形成第二绝缘层，对所述第二绝缘层进行刻蚀处理并刻蚀至所述导电凸点的表面。
进一步地，所述第一绝缘层和所述第二绝缘层均为感光树脂材料。
进一步地，在所述多个芯片上布线包括：
在所述多个芯片的第二表面上形成第一保护层并在所述第一保护层中形成与所述导电凸点对应的第一过孔且所述第一过孔的底部延伸至所述导电凸点的表面；
在所述第一保护层上形成导电图案，所述导电图案通过所述第一过孔与所述导电凸点电连接；
在所述导电图案上形成第二保护层并在所述第二保护层中形成与所述导电凸点对应的第二过孔且所述第二过孔的底部延伸至所述导电图案的表面，在垂直于所述芯片的方向上，所述第二过孔的投影与对应的所述导电凸点的投影交叠；
在所述第二过孔中形成焊球，所述焊球通过所述第二过孔与所述导电图案电连接。
进一步地，所述第一保护层和所述第二保护层均为感光树脂材料。
第二方面，本发明实施例还提供了一种芯片，该芯片采用如上所述的芯片封装方法进行封装，该芯片包括：
位于晶片的电极上的导电凸点，所述晶片贴附在贴片膜上且所述晶片包括多个芯片，其中，所述电极位于所述晶片的正面，所述晶片的正面与所述贴片膜贴合；
贴附在所述贴片膜上的任意相邻两个所述芯片之间具有间隙；
位于所述多个芯片的背离所述贴片膜的第一表面上的第一绝缘层，以及去除所述贴片膜后位于所述多个芯片的面向所述贴片膜的第二表面上的第二绝缘层，其中，所述第二绝缘层露出所述导电凸点；
位于所述多个芯片上的布线层。
本发明实施例提供的芯片及其封装方法，将晶片贴附在贴片膜上，可固定晶片，便于对晶片进行划片形成多个芯片，再通过拉伸贴片膜使贴片膜撑开，进而使得任意相邻两个芯片之间具有间隙，在芯片的第一表面和第二表面上分别形成第一绝缘层和第二绝缘层并露出导电凸点，便于后续芯片堆叠，封装完成后对芯片布线后进行切割形成芯片产品。与现有技术相比，本发明实施例中无需提供一承载片并在承载片上贴芯片粘结胶以作为临时键合结构，也无需采用贴片工艺将裁切好的多个芯片按照一定间隔倒装在粘结胶上，因此减少了封装工艺流程，降低了封装成本，消除了因贴片工艺误差导致的重构芯片位置精度的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的芯片封装方法的流程图；
图2A～图2J是本发明实施例提供的芯片封装工艺的流程图；
图3是本发明实施例提供的芯片的局部示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的一种芯片封装方法的流程图。本实施例提供的芯片封装方法具体包括如下步骤：
步骤110、在晶片的电极上形成导电凸点，将晶片贴附在贴片膜上并将晶片切割为多个芯片，其中，电极位于晶片的正面，晶片的正面与贴片膜贴合。
本实施例中晶片是制造半导体芯片的基本材料，多指硅半导体集成电路制作所用的硅晶片，通常为圆形，因此也称为晶圆。本实施例中晶片是晶圆加工厂已经加工好的晶圆片，选定晶圆片后在晶圆片的一侧表面设置有电极，本实施例中还在晶片的电极上形成导电凸点，设置导电凸点后能够使互连长度更短，互连的电阻和电感更小，器件的电性能得到明显提高和改善。本实施例中晶片的正面是指晶片具有电极和导电凸点的一侧表面也称为功能面，晶片的不具有电极的一侧基板表面为晶片背面也称为非功能面。本领域技术人员可以理解，本发明中晶片不仅限于硅晶片且其形状不仅限于圆形，任意一种用于制造芯片的晶片均落入本发明的保护范围。
本实施例中贴片膜的至少一侧表面具有粘性，晶片正面贴附在贴片膜的具有粘性的一侧表面上，则贴片膜能够固定晶片。晶片固定在贴片膜后，可采用划片工艺对晶片进行切割以形成多个芯片。在本实施例中可选贴片膜置于平台上便于进行晶片划片。
可选的，在贴附晶片之前可对晶片的正面和背面进行研磨减薄。从晶圆加工厂中采选晶片后，在运输过程中晶片可能出现锯痕和表面损伤，则采用研磨工艺研磨晶片能够减少晶片正面和背面的锯痕和表面损伤，同时研磨还能够减薄晶片厚度，帮助释放晶片生产过程中积累的应力，提高晶片质量。
步骤120、拉伸贴片膜以使贴附在贴片膜上的任意相邻两个芯片之间具有间隙。
本实施例中划片完成后，通过拉伸贴片膜可以撑开贴片膜，则贴合在贴片膜上的各个芯片之间也出现间隙，具体的拉伸完成后贴附在贴片膜上的任意相邻两个芯片之间均具有间隙。可选的，采用张膜机拉伸贴片膜以使贴片膜撑开，使贴附在贴片膜上的任意相邻两个芯片之间具有间隙，张膜机用于拉伸薄膜并将薄膜撑开，则在本实施例中张膜机应用于拉伸贴片膜进而撑开贴片膜使任意相邻两个芯片之间具有间隙。
可选的，任意相邻两个芯片之间的间隙大于或等于5微米且小于或等于5毫米。本领域技术人员可以理解，芯片间隙包括但不限于以上范围，相关从业人员可根据产品所需或工艺条件自行确定相邻两个芯片之间的间隙，并通过控制张膜机得到所需的芯片间隙尺寸。
上述步骤中，晶片贴附贴片膜后，可直接进行划片并通过拉伸贴片膜实现各个芯片贴片，与现有技术相比，无需提供一承载片并在承载片上贴芯片粘结胶以作为临时键合结构，也无需采用贴片工艺将裁切好的多个芯片按照一定间隔倒装在粘结胶上，因此无需采用临时键合工艺和贴片工艺，减少了封装工艺流程，降低了封装成本。
步骤130、在所述多个芯片的背离贴片膜的第一表面上形成第一绝缘层，以及去除贴片膜并在所述多个芯片的面向贴片膜的第二表面上形成第二绝缘层且露出导电凸点。
在所述多个芯片的背离贴片膜的第一表面上形成第一绝缘层，则第一绝缘层填充芯片间的间隙并将芯片的第一表面包裹住，便于后续芯片堆叠。对芯片的第一表面进行封装后可以对芯片的功能面进行导电图案设置，因此需去除贴片膜。已知芯片的电极上设置有导电凸点，为了避免导电凸点损坏以及防止相邻导电凸点之间发生短路，在所述多个芯片的面向贴片膜的第二表面上形成第二绝缘层且露出导电凸点，由此实现了封装过程，便于后续芯片堆叠。
步骤140、在所述多个芯片上布线且布线完成后切割以形成多个芯片产品。
本实施例中封装完成后，可在芯片上布线，按照所需的导电图案进行布线且布线完成后即可对封装好的晶片进行切割以形成多个芯片产品，芯片产品可应用在集成电路中。本领域技术人员可以理解，相关从业人员可根据产品所需自行在芯片上设置导电图案布线层，在本发明中不对布线工艺和流程进行具体限制。本领域技术人员可以理解，相关从业人员也可根据产品或工艺所需，先切割封装体后进行芯片布线，在本发明中不对芯片布线进行具体限制。
本实施例提供的芯片封装方法，将晶片贴附在贴片膜上，可固定晶片，便于对晶片进行划片形成多个芯片，再通过拉伸贴片膜使贴片膜撑开，进而使得任意相邻两个芯片之间具有间隙，在芯片的第一表面和第二表面上分别形成第一绝缘层和第二绝缘层并露出导电凸点，便于后续芯片堆叠，封装完成后对芯片布线后进行切割形成芯片产品。与现有技术相比，本实施例中无需提供一承载片并在承载片上贴芯片粘结胶以作为临时键合结构，也无需采用贴片工艺将裁切好的多个芯片按照一定间隔倒装在粘结胶上，因此减少了封装工艺流程，降低了封装成本，消除了因贴片工艺误差导致的重构芯片位置精度的问题。
本发明实施例二还提供一种芯片封装工艺，具体的该芯片封装工艺如图2A～图2J所示。本实施例提供的芯片封装工艺具体包括如下步骤：
图2A所示，提供一贴片膜10。可选该贴片膜10贴附在环形封装模具11上，其中，环形封装模具11的形状为圆环形。将贴片膜10贴附在中间镂空的环形封装模具11上，便于对贴片膜10进行固定和后续拉伸工艺。本领域技术人员可以理解，在其他可选实施例中环形封装模具的形状可选为方环形，或其他形状，或者封装模具为平台，在本发明中不限制承载贴片膜的模具形状和结构。
图2B所示，提供一晶片20，该晶片20包括功能面20a(正面)和非功能面20b(背面)，晶片20的功能面20a上具有电极21，如图2B所示在晶片20的电极21上分别对应形成导电凸点22，在本实施例中可选通过掩膜版采用电镀工艺在晶片20的电极21上形成导电凸点22。在其他实施例中还可选采用化学镀工艺或引线键合工艺在晶片的电极上形成导电凸点，本领域技术人员可以理解，导电凸点的组成材料和制造工艺有多种，在本发明中不限制导电凸点的组成材料和制造工艺。
图2C所示，将晶片20贴附在贴片膜10上并将晶片20切割为多个芯片23，其中，晶片20的正面与贴片膜10贴合。可选在贴片之前可对晶片20的背面进行研磨减薄。已知晶片20贴附在贴片膜10上，贴片膜10具有粘性，因此划片切割后的多个芯片23仍旧粘贴在贴片膜10上，无需贴片工艺进行贴片和固定，消除了因贴片工艺误差导致的重构芯片位置精度的问题。本领域技术人员可以理解，划片时可以根据产品所需自行对晶片进行划片切割。
图2D所示，采用张膜机拉伸贴片膜10，将贴片膜10撑开，则贴附在贴片膜10上的任意相邻两个芯片23之间产生了间隙。优选任意相邻两个芯片23之间的间隙大于或等于5微米且小于或等于5毫米。
图2E所示，在多个芯片23的第一表面(对应晶片20的非功能面20b)上形成第一绝缘层24，可选该第一绝缘层24为感光树脂材料。第一绝缘层24填充芯片23间的间隙并将芯片23的第一表面包裹住。可选第一绝缘层24超过芯片23的第一表面达50微米以上。在其他可选实施例中第一绝缘层还可仅能够填充芯片间的间隙且未包裹住芯片的第一表面。
图2F所示，去除贴片膜10后，在多个芯片23的第二表面(对应晶片20的功能面20a)上形成第二绝缘层25，可选该第二绝缘层25为感光树脂材料，则第二绝缘层25填充在芯片23上的导电凸点22间，避免相邻两个导电凸点22之间短路。可选在垂直于晶片20的方向上，第二绝缘层25的厚度大于或等于导电凸点22的高度。当第二绝缘层25的厚度等于导电凸点22的高度时，第二绝缘层25填充在任意相邻的导电凸点22之间且未覆盖导电凸点22的表面；当第二绝缘层25的厚度大于导电凸点22的高度时，第二绝缘层25填充在任意相邻的导电凸点22之间且覆盖导电凸点22的表面，则对第二绝缘层25进行刻蚀处理并刻蚀至导电凸点22的表面。在其他可选实施例中还可采用研磨工艺对第二绝缘层25进行研磨以露出导电凸点22。由此可形成封装体。
本领域技术人员可以理解，第一绝缘层和第二绝缘层的绝缘材料包括但不限于上述示例，任意一种能够用于封装芯片的绝缘材料均落入本发明的保护范围。
图2G所示，在多个芯片23的面向贴片膜10的第二表面上形成第一保护层26并在第一保护层26中形成与导电凸点22对应的第一过孔26a且第一过孔26a的底部延伸至导电凸点22的表面。在其他可选实施例中也可以采用掩膜版形成具有第一过孔的第一保护层，第一过孔露出导电凸点。在本实施例中可选第一保护层26的组成材料为绝缘材料，具体可选为感光树脂材料。
图2H所示，在第一保护层26上形成导电图案27，导电图案27通过第一过孔26a与导电凸点22电连接。导电图案27为导电线路，不同集成电路中所需的导电线路可能不同。如图2H所示仅示出了封装体的局部结构，相应的也仅示出了部分导电图案27的结构，导电图案27的组成材料是任意一种导电材料，具体可选为锡焊膏。
图2I所示，在导电图案27上形成第二保护层28并在第二保护层28中形成与导电凸点22对应的第二过孔28a且第二过孔28a的底部延伸至导电图案27的表面，在垂直于芯片23的方向上，第二过孔28a的投影与对应的导电凸点22的投影交叠。本实施例中第二过孔28a露出部分导电图案27，该部分导电图案27在垂直与芯片23的方向上与导电凸点22交叠，即第二过孔28a露出了与导电凸点22交叠的导电图案27区域，便于在后续进行导电凸点22的焊盘设置。在本实施例中可选第二保护层28的组成材料为绝缘材料，具体可选为感光树脂材料。
图2J所示，在第二过孔28a中形成焊球29，焊球29通过第二过孔28a与导电图案27电连接。
本实施例提供的芯片封装工艺，与现有技术相比，无需提供一承载片并在承载片上贴芯片粘结胶以作为临时键合结构，也无需采用贴片工艺将裁切好的多个芯片按照一定间隔倒装在粘结胶上，因此无需采用临时键合工艺和贴片工艺，减少了封装工艺流程，降低了封装成本，消除了因贴片工艺误差导致的重构芯片位置精度的问题。
本发明实施例三还提供一种芯片，该芯片采用如上任意实施例所述的芯片封装方法进行封装，如图3所示该芯片包括：
位于晶片的电极21上的导电凸点22，晶片贴附在贴片膜(后续工艺中会去除，未示出)上且晶片包括多个芯片23，其中，电极21位于晶片的正面，晶片的正面与贴片膜贴合；
贴附在贴片膜上的任意相邻两个芯片23之间具有间隙；
位于多个芯片23的背离贴片膜的第一表面上的第一绝缘层24，以及去除贴片膜后位于多个芯片23的面向贴片膜的第二表面上的第二绝缘层25，其中，第二绝缘层25露出导电凸点22；
位于多个芯片23上的布线层27，具体的，该布线层27为芯片的导电图案，不同芯片的导电图案不同。
本实施例提供的芯片可应用于集成电路中。本领域技术人员可以理解，在此仅示出了一个芯片的局部结构，芯片还包括其他结构，在此不再赘述和说明。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片封装方法，其特征在于，包括：
在晶片的电极上形成导电凸点，将所述晶片贴附在贴片膜上并将所述晶片切割为多个芯片，其中，所述电极位于所述晶片的正面，所述晶片的正面与所述贴片膜贴合；
拉伸所述贴片膜以使贴附在所述贴片膜上的任意相邻两个所述芯片之间具有间隙；
在所述多个芯片的背离所述贴片膜的第一表面上形成第一绝缘层，以及去除所述贴片膜并在所述多个芯片的面向所述贴片膜的第二表面上形成第二绝缘层且露出所述导电凸点；
在所述多个芯片上布线且布线完成后切割以形成多个芯片产品。
2.根据权利要求1所述的芯片封装方法，其特征在于，将晶片贴附在贴片膜上之前，还包括：
将所述贴片膜贴附在环形封装模具上，其中，所述环形封装模具的形状为方环形或圆环形。
3.根据权利要求1所述的芯片封装方法，其特征在于，在晶片的电极上形成导电凸点的具体执行过程为：采用电镀工艺、化学镀工艺或引线键合工艺在所述晶片的电极上形成所述导电凸点。
4.根据权利要求1所述的芯片封装方法，其特征在于，拉伸所述贴片膜的具体执行过程为：
采用张膜机拉伸所述贴片膜以使所述贴片膜撑开，使贴附在所述贴片膜上的任意相邻两个所述芯片之间具有间隙。
5.根据权利要求1所述的芯片封装方法，其特征在于，任意相邻两个所述芯片之间的间隙大于或等于5微米且小于或等于5毫米。
6.根据权利要求1所述的芯片封装方法，其特征在于，在所述多个芯片的面向所述贴片膜的第二表面上形成第二绝缘层且露出所述导电凸点包括：
在所述多个芯片的第二表面上形成第二绝缘层，对所述第二绝缘层进行刻蚀处理并刻蚀至所述导电凸点的表面。
7.根据权利要求1所述的芯片封装方法，其特征在于，所述第一绝缘层和所述第二绝缘层均为感光树脂材料。
8.根据权利要求1所述的芯片封装方法，其特征在于，在所述多个芯片上布线包括：
在所述多个芯片的第二表面上形成第一保护层并在所述第一保护层中形成与所述导电凸点对应的第一过孔且所述第一过孔的底部延伸至所述导电凸点的表面；
在所述第一保护层上形成导电图案，所述导电图案通过所述第一过孔与所述导电凸点电连接；
在所述导电图案上形成第二保护层并在所述第二保护层中形成与所述导电凸点对应的第二过孔且所述第二过孔的底部延伸至所述导电图案的表面，在垂直于所述芯片的方向上，所述第二过孔的投影与对应的所述导电凸点的投影交叠；
在所述第二过孔中形成焊球，所述焊球通过所述第二过孔与所述导电图案电连接。
9.根据权利要求8所述的芯片封装方法，其特征在于，所述第一保护层和所述第二保护层均为感光树脂材料。
10.一种芯片，其特征在于，采用如权利要求1-9任一项所述的芯片封装方法进行封装，该芯片包括：
位于晶片的电极上的导电凸点，所述晶片贴附在贴片膜上且所述晶片包括多个芯片，其中，所述电极位于所述晶片的正面，所述晶片的正面与所述贴片膜贴合；
贴附在所述贴片膜上的任意相邻两个所述芯片之间具有间隙；
位于所述多个芯片的背离所述贴片膜的第一表面上的第一绝缘层，以及去除所述贴片膜后位于所述多个芯片的面向所述贴片膜的第二表面上的第二绝缘层，其中，所述第二绝缘层露出所述导电凸点；
位于所述多个芯片上的布线层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195554A (zh) * 2017-06-28 2017-09-22 华进半导体封装先导技术研发中心有限公司 一种晶圆封装方法
CN112242359A (zh) * 2019-07-16 2021-01-19 珠海零边界集成电路有限公司 一种芯片封装结构及芯片封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101188268A (zh) * 2006-10-31 2008-05-28 三星电子株式会社 发光二极管芯片和发光二极管光源模块的制造方法
TW201030859A (en) * 2008-11-21 2010-08-16 Ibm Semiconductor package and method for manufacturing the same
CN102714188A (zh) * 2010-01-22 2012-10-03 三洋电机株式会社 半导体模块的制造方法
CN102903642A (zh) * 2011-07-29 2013-01-30 万国半导体(开曼)股份有限公司 一种将芯片底部和周边包封的芯片级封装方法
WO2016125683A1 (ja) * 2015-02-06 2016-08-11 リンテック株式会社 粘着シートおよび半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101188268A (zh) * 2006-10-31 2008-05-28 三星电子株式会社 发光二极管芯片和发光二极管光源模块的制造方法
TW201030859A (en) * 2008-11-21 2010-08-16 Ibm Semiconductor package and method for manufacturing the same
CN102714188A (zh) * 2010-01-22 2012-10-03 三洋电机株式会社 半导体模块的制造方法
CN102903642A (zh) * 2011-07-29 2013-01-30 万国半导体(开曼)股份有限公司 一种将芯片底部和周边包封的芯片级封装方法
WO2016125683A1 (ja) * 2015-02-06 2016-08-11 リンテック株式会社 粘着シートおよび半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195554A (zh) * 2017-06-28 2017-09-22 华进半导体封装先导技术研发中心有限公司 一种晶圆封装方法
CN112242359A (zh) * 2019-07-16 2021-01-19 珠海零边界集成电路有限公司 一种芯片封装结构及芯片封装方法

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