CN106782669A - 一种自校准可扩展性sram延时测试电路 - Google Patents

一种自校准可扩展性sram延时测试电路 Download PDF

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Abstract

本发明公开了一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，通过***控制器选择有效的存储器；输出选择模块，根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，通过输入不同的地址信号，输出控制信号至数据缓存和选择模块以获得不同的延时时钟；延时模块，对时钟进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟输出至时序电路检测模块；数据缓存和选择模块，缓存由延时模块输出的各个初始延时时钟，并在控制信号控制下选择不同的延时时钟进行后续测试；时序电路检测模块，对时钟及参考时钟、延时时钟及参考时钟进行校准、对存储器模块的输出及延时时钟进行时序检测判定。

Description

一种自校准可扩展性SRAM延时测试电路
技术领域
本发明涉及一种延时测试电路，特别是涉及一种自校准可扩展性SRAM(StaticRandom Access Memory，静态随机存取存储器)延时测试电路。
背景技术
随着半导体尺寸越来越小，***芯片的集成度越来越高，SRAM的应用范围越来越广泛，对于电路的速度和性能要求也随之变高，因此，对于延时测试的精度要求也随之提高。同时，对于设计到测试验证，测试结果反馈到设计的改进，这个周期缩短的需求也随之变得强烈。那么设计一款集高精度，自校准，可扩展并且可以给多数存储模块使用的测试电路是有实际意义和效益的
现有的SRAM及存储产品的延时测试验证技术通常通过测试机台，使用扫描strobe点的方法对SRAM输出进行高频率的扫描，从而得到输出的变化曲线，再通过和输入CLK信号的延时比较得出是否符合设计时序标准，由于这种测试验证方法需要高精度的测试机台和一定时间跨度内的连续扫描，在测试时间成本，测试机台使用率和折旧率成本上是非常大的一种消耗。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种自校准可扩展性SRAM延时测试电路，其可自动侦测出SRAM的延时数据并通过稳定数值的方式进行输出，可以降低对测试机台的高精度要求和减少测试时间上的消耗，并到达片内高精度(30ps)的测试验证能力。
为达上述及其它目的，本发明提出一种自校准可扩展性SRAM延时测试电路，包括：
存储器模块，用于根据不同测试情况的需要，通过***控制器选择有效的存储器以利于后续电路对其输出进行时序检测；
输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；
延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；
延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；
数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；
时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。
进一步地，该延时模块包含1024个延时单元，其各级延时输出为K[1023:0]，最后一级输出该参考时钟CLK_REF。
进一步地，该数据缓存和选择模块用于缓存由该延时模块输出的1024个初始延时时钟K[1023:0]，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，其输出为10个延时时钟CLK_D[9:0]。
进一步地，该时序电路检测模块包括多个检测单元，每个检测单元包含时钟输入多路选择器、数据输入多路选择器以及D触发器。
进一步地，该时钟CLK连接该数据输入多路选择器的数据输入之一端，该延时时钟CLK_D[9:0]连接至该数据输入多路选择器的数据输入的另一端，该基准时钟CLKREF连接至该时钟输入多路选择器的数据输入之一端，该输出选择模块的输出数据连接至该时钟输入多路选择器的数据输入之另一端，时钟选择信号SLCLK[1:0]连接至时钟和数据输入多路选择器的控制端，该时钟输入多路选择器的输出连接至该D触发器的时钟端，该数据输入多路选择器的输出连接至该D触发器的数据端，该时序电路检测模块的D触发器的输出即检测输出QD[x]。
进一步地，时钟选择控制信号DADR[6:0]连接至该延时时钟选择模块的输入端，经译码后得到的延时时钟选择信号DS[99:0]连接至该数据缓存和选择模块的控制输入端和时序电路检测模块的控制输入端。
进一步地，所述时钟选择信号SLCLK[1:0]选择该时钟CLK作为检测单元的数据输入，选择该参考时钟CLKREF作为检测单元的时钟输入，通过改变输入时钟CLK的周期T，与该参考时钟CLK_REF进行校准，一旦CLK与CLK_REF上升沿对齐，则1024T1＝CLK的周期，从而得到T1，其中T1为1个延时单元的延时。
进一步地，通过解码器对该延时时钟CLKD选取与参考时钟CLK_REF进行校准，通过二元一次方程组，通过已知T1得出T3和T2，T3为时序检测电路模块中的逻辑延时，T2为该数据缓存和选择模块中的缓存延时。
进一步地，通过对该存储器模块的输出与CLKD进行时序检测，通过配置解码器输入，得到该存储器模块的精确延时数据。
进一步地，该存储器模块包含多个用于被检测的存储器阵列。
与现有技术相比，本发明一种自校准可扩展性SRAM延时测试电路可以有效地在芯片内部对电路时序进行检测，检测速度快，数字化程度高，结果清晰，便于分析，本发明可以成为高速存储时序检测的解决方案，避免了高速时序测试对测试机台性能和精度过高的要求，而且大大减少了测试机台时序测试的时间，提升了测试效率，降低测试成本。
附图说明
图1为本发明一种自校准可扩展性SRAM延时测试电路的结构示意图；
图2为本发明具体实施例中延时模块40的细部结构图；
图3为本发明具体实施例中时序电路检测模块各检测单元的细部结构图；
图4为本发明具体实施例中时钟CLK和参考时钟CLK_REF校准时序示意图；
图5为本发明具体实施例中单位延时时钟CLKD和参考时钟CLK_REF校准示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图1为本发明一种自校准可扩展性SRAM延时测试电路的结构示意图。如图1所示，本发明一种自校准可扩展性SRAM延时测试电路，包括：存储器模块(MEM_TOP)10、输出选择模块(QSL0)20、延时时钟选择模块(DEC_TOP)30、延时模块(DCHAIN_TOP)40、数据缓存和选择模块(DCHAIN_BUF_TOP)50以及时序电路检测模块(DL10_TOP)60。
其中，存储器模块(MEM_TOP)10主要包含了需要被检测的存储器阵列(SRAMinstance)，用于根据不同测试情况的需要，通过***控制器(未示出)选择有效的存储器(SRAM)以利于后续电路对其输出QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]进行时序检测；
输出选择模块(QSL0)20为通用选择模块，用于根据需要选择不同的SRAM的输出QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]进行时序检测，其输出为32位数据Q[31:0]；
延时时钟选择模块(DEC_TOP)30为通用选择解码器，用于通过输入不同的地址信号DADR[6:0]，输出控制信号DS[99:0]至数据缓存和选择模块50，以获得不同的延时时钟CLKD[x](对应不同的时序电路的有延时的时钟信号)；
延时模块(DCHAIN_TOP)40包含1024个延时单元(delay stage)，其各级延时输出为K[1023:0]，最后一级K1023对应模块最终输出CLK_REF；
数据缓存和选择模块(DCHAIN_BUF_TOP)50为通用数据缓存和选择模块，用于缓存由延时模块(DCHAIN_TOP)40输出的1024个初始延时时钟K[1023:0]，并在DEC_TOP输出的控制信号DS[99:0]控制下选择不同的延时时钟进行后续测试，其输出为10为数据CLK_D[9:0]；
时序电路检测模块(DL10_TOP)60由多个检测单元组成，每个检测单元包含2个多路选择器(一个时钟输入多路选择器以及一个数据输入多路选择器)和一个D触发器，用于对时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对SRAM输出Q[31:0]及延时时钟CLKD[x]进行时序检测判定，其输出QD[9:0]连接至其他设备进行数据分析。
图2为本发明具体实施例中延时模块40的细部结构图，图3为本发明具体实施例中时序电路检测模块各检测单元的细部结构图。具体地，时钟选择控制信号DADR[6:0]连接至延时时钟选择模块(DEC_TOP)30的输入端，译码后得到的延时时钟选择信号DS[99:0]连接至数据缓存和选择模块(DCHAIN_BUF_TOP)50的控制输入端和时序电路检测模块(DL10_TOP)60的控制输入端；时钟CLK连接至输出延时模块(DCHAIN_TOP)40的时钟输入端、存储器模块(MEM_TOP)10的时钟输入端、时序电路检测模块(DL10_TOP)60的数据输入多路器的数据输入之一端，时钟CLK经输出延时模块(DCHAIN_TOP)40延时后的得到初始延时时钟K[1023:0]和基准时钟CLKREF(对应K1023，即经过1024个延时单元延时后的延时时钟)，初始延时时钟K[1023:0]连接至数据缓存和选择模块(DCHAIN_BUF_TOP)50的输入端，在延时时钟选择信号DS[99:0]的控制下选择部分初始延时时钟得到延时时钟CLK_D[9:0]，延时时钟CLK_D[9:0]连接至时序电路检测模块(DL10_TOP)60的数据输入多路选择器的数据输入之另一端，基准时钟CLKREF连接至时序电路检测模块(DL10_TOP)60的时钟输入多路选择器的数据输入之一端；存储器模块(MEM_TOP)10在***控制器(未示出)的控制下将选定存储器的数据进行输出得到数据QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]，数据QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]连接至输出选择模块(QSL0)20的输入端，数据选择控制信号QSL[2:0]连接至输出选择模块(QSL0)20的控制端，输出选择模块(QSL0)20的输出数据Q[31:0]连接至时序电路检测模块(DL10_TOP)60的时钟输入多路选择器的数据输入之另一端；时钟选择信号SLCLK[1:0]连接至时序电路检测模块(DL10_TOP)60的时钟和数据输入多路选择器的控制端，时序电路检测模块(DL10_TOP)60的时钟输入多路选择器的输出连接至时序电路检测模块(DL10_TOP)60的检测单元的D触发器的时钟端，时序电路检测模块(DL10_TOP)60的数据输入多路选择器的输出连接至时序电路检测模块(DL10_TOP)60的检测单元的D触发器的数据端，时序电路检测模块(DL10_TOP)60的检测单元的D触发器的输出即检测输出QD[x](x＝0～9)。
图4为本发明具体实施例中时钟CLK和参考时钟CLK_REF校准时序示意图，图5为本发明具体实施例中单位延时时钟CLKD和参考时钟CLK_REF校准示意图。以下将配合图4及图5说明本发明之时序电路检测模块：
时钟CLK通过1024个延时stage得到参考时钟CLKREF，此1024个延时stage通过均匀的分布处理并经过时序分析的signoff(签核)，得到非常均匀并且一致的延时单位，由此可以根据CLK的变化得到CLKREF的变化，从而在内部电路中校准出每一级延时stage的延时时间T1
首先，时钟选择信号SLCLK[1:0]选择时钟CLK作为检测单元的数据输入，选择参考时钟CLKREF作为检测单元的时钟输入，通过改变输入时钟CLK的周期T，与参考时钟CLK_REF进行校准，一旦CLK与CLK_REF上升沿对齐(QD[x]出现0到1的跳变)，则1024T1(T1为1个延时单元的延时)＝CLK的周期，从而得到T1。
时钟在1024个延时stage中的每一个延时节点都有输出CLKD，通过已经校准的CLKREF和CLKD采取互校准的方式对CLKD进行延时分析，得到每一级输出节点的延时信息。
其次，通过解码器对CLKD选取与CLK_REF进行校准，通过二元一次方程组，可以和已知T1可以得出T3(时序检测电路模块中的logic延时)和T2(CLKD数据缓存和选择模块中的BUFFER延时)。
最终通过SRAM输出Q作为假想时钟抓取CLKD，可以得到Q的输出，精度为30PS。
最后，通过SRAM输出Q与CLKD进行时序检测，通过配置解码器输入，得到Q的精确延时数据。
下表1-表4为本发明具体实施例的仿真结果示例。其中DADR＝decoder address，Simulation2result即为前述“通过解码器对CLKD选取与CLK_REF进行校准”的结果。Simulation3result为前述“最终通过SRAM输出Q作为假想时钟抓取CLKD，可以得到Q的输出”的结果，Encounter sta即为sta收敛时间，sdf即为encounter抽取的sdf中显示的时间，可见通过本发明，减少了测试机台时序测试的时间，提升了测试效率，降低测试成本
表1
表2
表3
表4
综上所述，本发明一种自校准可扩展性SRAM延时测试电路可以有效地在芯片内部对电路时序进行检测，检测速度快，数字化程度高，结果清晰，便于分析，并且可以通过仿真结果和实际硅验证结果进行比较，加强测试结果可信度；本发明可以成为高速存储时序检测的解决方案，避免了高速时序测试对测试机台性能和精度过高的要求，而且大大减少了测试机台时序测试的时间，提升了测试效率，降低测试成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种自校准可扩展性SRAM延时测试电路，包括：
存储器模块，用于根据不同测试情况的需要，通过***控制器选择有效的存储器以利于后续电路对其输出进行时序检测；
输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；
延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；
延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；
数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；
时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。
2.如权利要求1所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该延时模块包含1024个延时单元，其各级延时输出为K[1023:0]，最后一级输出该参考时钟CLK_REF。
3.如权利要求2所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该数据缓存和选择模块用于缓存由该延时模块输出的1024个初始延时时钟K[1023:0]，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，其输出为10个延时时钟CLK_D[9:0]。
4.如权利要求2所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该时序电路检测模块包括多个检测单元，每个检测单元包含时钟输入多路选择器、数据输入多路选择器以及D触发器。
5.如权利要求4所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该时钟CLK连接该数据输入多路选择器的数据输入之一端，该延时时钟CLK_D[9:0]连接至该数据输入多路选择器的数据输入的另一端，该基准时钟CLKREF连接至该时钟输入多路选择器的数据输入之一端，该输出选择模块的输出数据连接至该时钟输入多路选择器的数据输入之另一端，时钟选择信号SLCLK[1:0]连接至时钟和数据输入多路选择器的控制端，该时钟输入多路选择器的输出连接至该D触发器的时钟端，该数据输入多路选择器的输出连接至该D触发器的数据端，该时序电路检测模块的D触发器的输出即检测输出QD[x]。
6.如权利要求5所述的自校准可扩展性SRAM延时测试电路，其特征在于：时钟选择控制信号DADR[6:0]连接至该延时时钟选择模块的输入端，经译码后得到的延时时钟选择信号DS[99:0]连接至该数据缓存和选择模块的控制输入端和时序电路检测模块的控制输入端。
7.如权利要求6所述的自校准可扩展性SRAM延时测试电路，其特征在于：所述时钟选择信号SLCLK[1:0]选择该时钟CLK作为检测单元的数据输入，选择该参考时钟CLKREF作为检测单元的时钟输入，通过改变输入时钟CLK的周期T，与该参考时钟CLK_REF进行校准，一旦CLK与CLK_REF上升沿对齐，则1024T1＝CLK的周期，从而得到T1，其中T1为1个延时单元的延时。
8.如权利要求7所述的自校准可扩展性SRAM延时测试电路，其特征在于：通过解码器对该延时时钟CLKD选取与参考时钟CLK_REF进行校准，通过二元一次方程组，通过已知T1得出T3和T2，T3为时序检测电路模块中的逻辑延时，T2为该数据缓存和选择模块中的缓存延时。
9.如权利要求8所述的自校准可扩展性SRAM延时测试电路，其特征在于：通过对该存储器模块的输出与CLKD进行时序检测，通过配置解码器输入，得到该存储器模块的精确延时数据。
10.如权利要求1所述的自校准可扩展性SRAM延时测试电路，其特征在于：该存储器模块包含多个用于被检测的存储器阵列。
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GR01 Patent grant
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