CN111210865B - 一种低电压sram时间参数的片上测量电路及测量方法 - Google Patents

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Abstract

本发明提供一种低电压SRAM时间参数的片上测量电路及测量方法，包括测量控制模块与时间测量模块，所述时间测量模块与测量控制模块连接，通过测量控制模块控制时间测量模块，所述测量控制模块基于存储器内建自测试模块，测量控制模块包含BIST控制逻辑、BIST测试向量生成逻辑以及时间测量控制模块，所述时间测量模块包含延迟单元，比较器和累加器。通过增添测量控制模块与时间测量模块，对大规模芯片内大批量SRAM测试，在进行MBIST测试的同时，也实现了对SRAM各个存储单元访问时间的测量，针对一个或者多个SRAM同时进行访问时间测量，实现“全速”自测量，测量结果准确，降低对ATE的依赖，有效降低测试成本。

Description

一种低电压SRAM时间参数的片上测量电路及测量方法
技术领域
本发明涉及集成电路测试技术领域，尤其涉及一种低电压SRAM时间参数的片上测量电路及测量方法。
背景技术
在信息化大潮中，人工智能、物联网、大数据、区块链相互赋能，产业优化升级和经济快速发展。而数据在这些高新技术发展的过程中发挥着核心角色的作用，这也当然会对电子信息存储产品提出了更高的要求——高密度、高速度、低功耗、低成本等。FLASH、DRAM、SRAM存储是当前市场主流。DRAM密度高、使用电容储存结构相对简单，又具有低延迟、高效能和接近无限次存取的耐用度，功耗也比较低。SRAM由于其读写速度非常快，数据能够在最短的时间送入CPU进行处理并快速输出至外部，因此SRAM被广泛的应用于各种场合。
芯片低功耗和高速度之间的矛盾，业界一直认为两者平衡是不回避这一矛盾最关键的解决方法。低功耗SRAM设计中，降低电源电压最为有效。在低电压设计中，追求更低的工作电压和功耗，势必会对SRAM的性能约束更为苛刻。SRAM的访问时间是性能主要时间参数之一，通常外部探测对高性能电路的不利影响，以及需要考虑的参数和误差的量级，使用外部设备进行测量变得非常困难。因此，对于测试人员或外部设备测量准确的访问时间，通常需要具有内置测量的片上解决方案。用于测量SRAM的时间参数测量的测试方案很多，但当前，芯片上SRAM部分占比越来越来越大，不同规格的SRAM种类也越来越多，尤其是低功耗的需求，对于低电压SRAM的时间参数的性能需求更为苛刻，传统的方案已经无法满足当前时间参数测量的需求，探索一种能够大规模、大批量、精确且方便的方法极为重要。
发明内容
针对现有技术的不足，本发明的目的是提供了一种低电压SRAM时间参数的片上测量电路及测量方法，通过增添测量控制模块与时间测量模块，对大规模芯片内大批量SRAM测试，在进行MBIST测试的同时，也实现了对SRAM各个存储单元访问时间的测量。
本发明提供一种低电压SRAM时间参数的片上测量电路，包括测量控制模块与时间测量模块，所述时间测量模块与测量控制模块连接，通过测量控制模块控制时间测量模块，所述测量控制模块基于存储器内建自测试模块，测量控制模块包含BIST控制逻辑、BIST测试向量生成逻辑以及时间测量控制模块，所述时间测量模块包含延迟单元，比较器和累加器。
进一步改进在于：所述时间测量控制模块为多路选择器，选择或屏蔽信号，该模块连接存储器内建自测试产生的输入待测SRAM测试向量和从待测SRAM输出的结果至时间测量模块。
进一步改进在于：所述时间测量模块共包含15级延迟单元D0-D14串联，***时钟CLK接D0，信号CLK经D0-D14后产生信号CLK_1-CLK_15，其中延迟单元由两级反相器构成，第一级延迟单元D0的延迟为1ns，其他延迟单元D1-D14延迟均为20ps。
进一步改进在于：所述比较器C0-C15时钟端接待测SRAM输出信号Q_0，C0数据端接***时钟信号，C1数据端接***时钟经D0延迟单元信号CLK_1，C2数据端接***时钟经D0、D1延迟单元信号CLK_2，以此类推，CLK、CLK_1-CLK_15分别连接比较器C0-C15的数据端，再将比较器得出的结果Z0-Z15输入至累加器（ACC），最终将累加器结果OUT输出。
本发明还提供一种所述的低电压SRAM时间参数的片上测量电路的测量方法，所述方法包括以下步骤：
步骤一：启动MBIST和时间测量，置bist_en和bitm_en为“1”；
步骤二：捕获待测SRAM输出数据信号Q_0和***时钟CLK；
步骤三：CLK经延迟单元D0-D14，分别产生CLK_1-CLK_15；
步骤四：比较器采样数据端信号，直至16级比较器采样完毕；
步骤五：累加器计数采样信号中电平“1”的个数并编码，最终将结果输出至片外进行计算。
进一步改进在于：所述步骤五中的测算公式为∆T=1+(N-1)*0.02，其中N为累加器最终输出的结果（N<15），所述时间单位为纳秒。
在MBIST（存储器内建自测试）电路基础上，增添测量控制模块与时间测量模块，测量控制模块包含BIST控制器、BIST测试向量生成器以及时间测量控制电路。其中，时间测量控制电路用于控制存储器测试电路与时间测量模块之间的信号选通，在进行BIST测试的同时，可以对SRAM进行访问时间的测量。
MBIST是业内成熟的用于存储器测试的技术方案，时间参数测量所需测试向量为写0读0，写1读1，这样的测试向量普遍存在于MBIST算法中，因此，MBIST测试向量集足以满足时间参数测量所需测试向量。针对于芯片内集成不同规格的SRAM和大批量的SRAM，对多片SRAM的选择单独设计控制模块会增加面积开销，与MBIST共用这部分逻辑较为合适。综上所述，在MBIST测试方案的基础上进行SRAM时间参数测量设计无疑是较为简易且付出的代价最少。
时间测量控制模块为多路选择器，选择或屏蔽信号，该模块连接存储器内建自测试产生的输入待测SRAM测试向量和从待测SRAM输出的结果至时间测量模块。外界通过与BIST控制器通信进行控制（bist_en=1、bitm_en=1），启动控制器进入时间参数测量模式，BIST控制器启动BIST测试向量生成器，根据算法生成预先设计好的一系列的测试激励，施加给待测电路，同时时间测量控制电路控制存储器测试电路与时间测量模块之间的信号选通，将待测SRAM的响应（Q_0）输入至时间测量模块。
本发明的有益效果是：通过增添测量控制模块与时间测量模块，对大规模芯片内大批量SRAM测试，在进行MBIST测试的同时，也实现了对SRAM各个存储单元访问时间的测量，可针对一个或者多个SRAM同时进行访问时间测量，实现“全速”自测量，测量结果更为准确，并降低对ATE的依赖，有效降低测试成本。
附图说明
图1是本发明的整体测量电路示意图。
图2是本发明的测量控制模块示意图。
图3是本发明的时间测量模块示意图。
图4是本发明的比较器示意图。
图5是本发明的测量流程示意图。
图6是本发明的实例访问时间参数测量电路示意图。
图7是本发明的实例电路测量波形示意图。
具体实施方式
为了加深对本发明的理解，下面将结合实施例对本发明作进一步的详述，本实施例仅用于解释本发明，并不构成对本发明保护范围的限定。
如图1所示，本实施例提供了一种低电压SRAM时间参数的片上测量电路，包括测量控制模块与时间测量模块，所述时间测量模块与测量控制模块连接，通过测量控制模块控制时间测量模块，所述测量控制模块基于存储器内建自测试模块，测量控制模块包含BIST控制逻辑、BIST测试向量生成逻辑以及时间测量控制模块，所述时间测量模块包含延迟单元，比较器和累加器。
MBIST是业内成熟的用于存储器测试的技术方案，时间参数测量所需测试向量为写0读0，写1读1，这样的测试向量普遍存在于MBIST算法中，因此，MBIST测试向量集足以满足时间参数测量所需测试向量。针对于芯片内集成不同规格的SRAM和大批量的SRAM，对多片SRAM的选择单独设计控制模块会增加面积开销，与MBIST共用这部分逻辑较为合适。综上所述，在MBIST测试方案的基础上进行SRAM时间参数测量设计无疑是较为简易且付出的代价最少。
测量控制模块如图2所示，时间测量控制模块为多路选择器，选择或屏蔽信号，该模块连接存储器内建自测试产生的输入待测SRAM测试向量和从待测SRAM输出的结果至时间测量模块。外界通过与BIST控制器通信进行控制（bist_en=1、bitm_en=1），启动控制器进入时间参数测量模式，BIST控制器启动BIST测试向量生成器，根据算法生成预先设计好的一系列的测试激励，施加给待测电路，同时时间测量控制电路控制存储器测试电路与时间测量模块之间的信号选通，将待测SRAM的响应（Q_0）输入至时间测量模块。
时间测量模块如图3所示，鉴于精度和面积的考量，时间测量模块共包含15级延迟单元D0-D14串联，***时钟CLK接D0延迟单元，信号CLK经D0-D14后产生信号CLK_1-CLK_15，其中延迟单元由两级反相器构成，第一级延迟单元D0的延迟为1ns，其他延迟单元D1-D14延迟均为20ps。在设计中可根据精度和面积的要求，增加更多的延迟单元，本专利选取的测量对象访问时间参数略大于1ns，故最终选择1ns（D0）与20ps（D1-D14）组合。延迟的单元可根据实际的测量对象进行修改。
所述比较器C0-C15，C0-C15时钟端接待测SRAM输出信号Q_0，C0数据端接***时钟信号CLK，C1数据端接***时钟经D0延迟单元信号CLK_1，C2数据端接***时钟经D0、D1延迟单元信号CLK_2，以此类推，CLK、CLK_1-CLK_15分别连接比较器C0-C15的数据端。具体的比较器工作波形如图4所示，当时钟脉冲结束后，触发器可以记录延迟多少个时间单位，也就是触发器时钟端信号相对于触发器数据端信号落后的时间。比较器得出的结果Z0-Z15输入至累加器（ACC），累加器由计数器实现，累加器计数采样信号中电平“1”的个数，然后编码输出结果，根据所设计的延迟单元信息可以非常直观的确定SRAM的访问时间（Taccess）。
测量步骤如图5流程图所示：
第一步，启动MBIST和时间测量，置bist_en和bitm_en为“1”。
第二步，捕获待测SRAM输出数据信号Q_0和***时钟CLK。
第三步，CLK经延迟单元D0-D14，分别产生CLK_1-CLK_15。
第四步，比较器采样数据端信号，直至16级比较器采样完毕。
第五步，累加器计数采样信号中电平“1”的个数并编码，最终将结果输出至片外进行计算。测量计算公式：∆T=1+(N-1)*0.02，其中N为累加器最终输出的结果（N<15），所述时间单位为纳秒。
为验证该测量电路的有效性，选取验证对象为低电压6T SRAM(容量：32x16），其行地址为4，列地址为8。图6为验证该方法实例访问时间参数测量电路。图7为第一个地址第一位存储单元，实际测量的波形图，根据步骤5的测量计算方法，列出以下算式并得出结果：∆T=1+(10-1)*0.02=1.180ns。

Claims (4)

1.一种低电压SRAM时间参数的片上测量电路，其特征在于：包括测量控制模块与时间测量模块，所述时间测量模块与测量控制模块连接，通过测量控制模块控制时间测量模块，所述测量控制模块基于存储器内建自测试模块，测量控制模块包含BIST控制逻辑、BIST测试向量生成逻辑以及时间测量控制模块，所述时间测量模块包含延迟单元、比较器和累加器，所述测量控制模块的输出连接至时间测量模块，所述延迟单元通过比较器连接在累加器上，所述时间测量模块共包含15级延迟单元D0-D14串联、16级比较器C0-C15和累加器，***时钟CLK接D0，信号CLK经D0-D14后产生信号CLK_1-CLK_15，其中延迟单元由两级反相器构成，第一级延迟单元D0的延迟为1ns，其他延迟单元D1-D14延迟均为20ps，所述比较器C0-C15时钟端接待测SRAM输出信号Q_0，C0数据端接***时钟CLK，C1数据端接***时钟经D0延迟单元信号CLK_1，C2数据端接***时钟经D0、D1延迟单元信号CLK_2，C3数据端接***时钟经D0、D1、D2延迟单元信号CLK_3，C4数据端接***时钟经D0、D1、D2、D3延迟单元信号CLK_4，C5数据端接***时钟经D0、D1、D2、D3、D4延迟单元信号CLK_5，C6数据端接***时钟经D0、D1、D2、D3、D4、D5延迟单元信号CLK_6，C7数据端接***时钟经D0、D1、D2、D3、D4、D5、D6延迟单元信号CLK_7，C8数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7延迟单元信号CLK_8，C9数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8延迟单元信号CLK_9，C10数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8、D9延迟单元信号CLK_10，C11数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10延迟单元信号CLK_11，C12数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11延迟单元信号CLK_12，C13数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11、D12延迟单元信号CLK_13、C14数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11、D12、D13延迟单元信号CLK_14，C15数据端接***时钟经D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11、D12、D13、D14延迟单元信号CLK_15，再将比较器C0-C15得出的结果Z0-Z15输入至累加器，最终将累加器结果OUT输出。
2.如权利要求1所述的一种低电压SRAM时间参数的片上测量电路，其特征在于：所述时间测量控制模块为多路选择器，选择或屏蔽信号，时间测量控制模块连接存储器内建自测试模块产生的输入待测SRAM测试向量和从待测SRAM输出的结果至时间测量模块。
3.一种如权利要求1-2任意一项所述的低电压SRAM时间参数的片上测量电路的测量方法，其特征在于：所述方法包括以下步骤：
步骤一：启动存储器内建自测试模块MBIST和时间测量，置bist_en和bitm_en为“1”；
步骤二：捕获待测SRAM输出信号Q_0和***时钟CLK；
步骤三：CLK经延迟单元D0-D14，分别产生CLK_1-CLK_15；
步骤四：比较器采样数据端信号，直至16级比较器采样完毕；
步骤五：累加器计数采样信号中电平“1”的个数并编码，最终将结果输出至片外进行计算。
4.如权利要求3所述的一种低电压SRAM时间参数的片上测量电路的测量方法，其特征在于：所述步骤五中的测算公式为∆T=1+(N-1)*0.02，其中N为累加器最终输出的结果，N<15，时间单位为纳秒。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111210865B (zh) * 2020-04-20 2020-09-01 南京邮电大学 一种低电压sram时间参数的片上测量电路及测量方法
CN111752794B (zh) * 2020-06-04 2022-08-12 Oppo广东移动通信有限公司 供电信息的采集方法、***以及芯片

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001208804A (ja) * 2000-01-25 2001-08-03 Hitachi Ltd 半導体集積回路装置
JP2001266595A (ja) * 2000-03-24 2001-09-28 Nec Microsystems Ltd 半導体集積回路装置
US6424583B1 (en) * 2000-11-30 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd System and measuring access time of embedded memories
JP2010040092A (ja) * 2008-08-04 2010-02-18 Nec Electronics Corp 半導体集積回路
CN103886913B (zh) * 2014-03-31 2016-09-14 西安紫光国芯半导体有限公司 Sram读取时间自测试电路及测试方法
KR102088221B1 (ko) * 2016-11-23 2020-03-12 주식회사 디비하이텍 메모리 접근 시간 측정 시스템
CN109192239A (zh) * 2018-07-25 2019-01-11 上海交通大学 Sram存储器的片上测试电路和测试方法
CN111210865B (zh) * 2020-04-20 2020-09-01 南京邮电大学 一种低电压sram时间参数的片上测量电路及测量方法

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Application publication date: 20200529

Assignee: NANJING UNIVERSITY OF POSTS AND TELECOMMUNICATIONS NANTONG INSTITUTE Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2020980006914

Denomination of invention: A kind of on chip measuring circuit and method of low voltage SRAM time parameter

Granted publication date: 20200901

License type: Common License

Record date: 20201021

EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20200529

Assignee: Nanjing Low Power Chip Technology Research Institute Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2020980007909

Denomination of invention: A kind of on chip measuring circuit and method of low voltage SRAM time parameter

Granted publication date: 20200901

License type: Common License

Record date: 20201113

EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20200529

Assignee: NANJING UNIVERSITY OF POSTS AND TELECOMMUNICATIONS NANTONG INSTITUTE Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2021980011617

Denomination of invention: An on-chip measuring circuit and method for time parameters of low voltage SRAM

Granted publication date: 20200901

License type: Common License

Record date: 20211029

EE01 Entry into force of recordation of patent licensing contract
EC01 Cancellation of recordation of patent licensing contract

Assignee: NANJING UNIVERSITY OF POSTS AND TELECOMMUNICATIONS NANTONG INSTITUTE Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2021980011617

Date of cancellation: 20230904

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