CN106684051A - 一种金属柱导通芯片级封装结构及其工艺方法 - Google Patents
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Abstract
本发明涉及一种金属柱导通芯片级封装结构及其工艺方法,所述结构包括芯片(1),所述芯片(1)周围设置有金属柱(2),所述芯片(1)和金属柱(2)***包封有塑封料(3),芯片(1)正面设置有焊垫(10),金属柱(2)与焊垫(10)之间设置有第一导电层(5),金属柱(2)背面设置有第二导电层(6),第一导电层(5)与第二导电层(6)上设置有线路层(7),第二导电层(6)上的线路层(7)上设置有抗金属氧化层(8),塑封料(4)正面和背面均包覆有第二绝缘材料(9)。本发明不使用制作繁琐的基板,直接使用金属板冲切或者蚀刻形成金属柱板,以便后续电性导通,制作周期较短,且金属柱板材制作成本低,生产效率高。
Description
技术领域
本发明涉及一种金属柱导通芯片级封装结构及其工艺方法,属于半导体封装技术领域。
背景技术
常规的基板埋芯片的结构都是在具有开口的基板内埋入芯片,然后进行芯片的电性连接,一般使用制作完整的基板进行制程,首先基板的制作流程相对复杂,需花费周期较长,成本相对比较高,而且基板内的层数多,层间材料比较复杂,各类材料的热膨胀系数和收缩率不同,所以基板会翘曲变形,使得后续制程有影响。
发明内容
本发明所要解决的技术问题是针对上述现有技术提供一种金属柱导通芯片级封装结构及其工艺方法,它不使用制作繁琐的基板,使用金属板冲切或者蚀刻形成金属柱板,以便后续电性导通,制作周期较短,且金属柱板材制作成本低,生产效率高。
本发明解决上述问题所采用的技术方案为:一种金属柱导通芯片级封装结构,它包括芯片,所述芯片周围设置有一圈金属柱,所述芯片和金属柱***区域包封有塑封料,所述芯片正面和金属柱正面与塑封料正面齐平,所述金属柱背面与塑封料背面齐平,所述芯片正面设置有焊垫,所述焊垫与焊垫之间以及金属柱与焊垫之间涂覆有第一绝缘材料,所述金属柱正面与焊垫之间通过第一导电层相连接,所述金属柱背面设置有第二导电层,所述第一导电层与第二导电层上均设置有线路层,所述第二导电层上的线路层上设置有抗金属氧化层,所述塑封料正面和背面均包覆有第二绝缘材料,所述抗金属氧化层露出于第二绝缘材料表面。
一种金属柱导通芯片级封装结构的工艺方法,它包括以下步骤:
步骤一、取一片金属板;
步骤二、采用冲切或蚀刻工艺将金属板形成中间镂空、周围有一圈或多圈金属柱的金属柱板;
步骤三、将金属柱板通过粘性材料放置于载板上;
步骤四、将芯片放置于金属柱板的镂空区域,贴合在载板上的粘性材料上;
步骤五、对金属柱板利用环氧树脂材料进行塑封保护;
步骤六、进行环氧树脂表面研磨,露出金属柱表面;
步骤七、采用蚀刻或激光开孔的方式将连接金属柱的连筋部分去除,并用绝缘材料将去除的部分填满;
步骤八、去除载板和粘性材料;
步骤九、在露出芯片周围及其表面需要的地方涂覆绝缘材料;
步骤十、在线路板上下表面电镀所需线路层,将芯片焊垫部分通过电镀层电性连接;
步骤十一、将线路板上下表面选择性的涂覆绝缘材料,暴露出后续需要电性连接的区域;
步骤十二、在暴露出的后续需要电性连接的区域进行抗氧化金属层电镀;
步骤十三、进行切割或是冲切作业,使原本阵列式的塑封体切割或是冲切独立开来,制得单颗封装结构。
所述环氧树脂材料选择有填料或者没有填料的种类。
所述塑封方式采用模具灌胶方式、喷涂设备喷涂方式、贴膜方式或是刷胶的方式。
所述抗氧化金属层材料为金、镍金、镍钯金或锡。
与现有技术相比,本发明的优点在于:
1、本发明不使用制作繁琐的基板,使用金属板冲切或者蚀刻形成金属柱板,以便后续上下表面的导电线路层的电性导通,且金属柱板材制作成本低,制作周期较短,生产效率高;
2、本发明的金属柱板材料简单,具有极佳的平整度,方便后续制程,且可以对上下表面的线路进行灵活性的设计,适用范围较广;
3、本发明可以根据***或功能需要在需要的位置或是区域埋入主动/被动元器件以及其他需要的芯片,以提升基板的集成度,从而可以降低整个封装体的尺寸。
附图说明
图1为本发明一种金属柱导通芯片级封装结构的示意图。
图2~图18为本发明一种金属柱导通芯片级封装结构工艺方法的各工序示意图。
其中:
芯片1
金属柱2
塑封料3
第一绝缘材料4
第一导电层5
第二导电层6
线路层7
抗氧化金属层8
第二绝缘材料9
焊垫10。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
参见图1,本实施例中的一种金属柱导通芯片级封装结构,它包括芯片1,所述芯片1周围设置有一圈金属柱2,所述芯片1和金属柱2***区域包封有塑封料3,所述芯片1正面和金属柱2正面与塑封料3正面齐平,所述金属柱2背面与塑封料3背面齐平,所述芯片1正面设置有焊垫10,所述焊垫10与焊垫10之间以及金属柱2与焊垫10之间涂覆有第一绝缘材料4,所述金属柱2正面与焊垫10之间通过第一导电层5相连接,所述金属柱2背面设置有第二导电层6,所述第一导电层5与第二导电层6上均设置有线路层7,所述第二导电层6上的线路层7上设置有抗金属氧化层8,所述塑封料4正面和背面均包覆有第二绝缘材料9,所述抗金属氧化层8露出于第二绝缘材料9表面;
所述金属柱2也可以为多圈。
其工艺方法包括以下步骤:
步骤一、参见图1,取一片厚度合适的金属板;
步骤二、参见图2,采用冲切或蚀刻工艺将金属板形成中间镂空、周围有一圈或多圈金属柱的整片金属柱板,镂空的部分用于植入所需的功能芯片,金属柱用于上下表面线路层的导通;
步骤三、参见图3,将金属柱板通过粘性材料放置于载板上,以增强金属柱板的强度,以便后续制程;
步骤四、参见图4,将芯片放置于金属柱板的镂空区域,贴合在载板上的粘性材料上;
步骤五、参见图5,对金属柱板利用环氧树脂材料进行塑封保护,环氧树脂材料可以依据产品特性选择有填料或者没有填料的种类,塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式、贴膜方式或是刷胶的方式;
步骤六、参见图6,进行环氧树脂表面研磨,露出金属柱表面;
步骤七、参见图7,采用蚀刻或激光开孔的方式将连接金属柱的连筋部分去除,并用绝缘材料将去除的部分填满,这样可以将金属部分都埋入绝缘材料中,以免最后切割时露出;
步骤八、参见图8,去除载板和粘性材料;
步骤九、参见图9,在露出的芯片表面涂覆绝缘材料,露出焊垫部分以便后续的电性连接;
步骤十、参见图10,在线路板上下表面通过化学镀的方式制备一层很薄的导电层;
步骤十一、参见图11,在线路板上下表面贴覆感光膜,通过曝光显影暴露出后续需要电镀的区域;
步骤十二、参见图12,在线路板上下表面暴露出的电镀区域进行线路层电镀;
步骤十三、参见图13,去除感光膜;
步骤十四、参见图14,微蚀去除线路板上下表面的露出的导电层;
步骤十五、参见图15,将线路板上下表面选择性的涂覆绝缘材料,暴露出后续需要电性连接的区域;
步骤十六、参见图16,在步骤十五暴露出的后续需要电性连接的区域进行抗氧化金属层电镀,如如金、镍金、镍钯金、锡等;
步骤十七,参见图17,进行切割或是冲切作业,使原本阵列式的塑封体切割或是冲切独立开来,制得单颗封装结构。
除上述实施例外,本发明还包括有其他实施方式,凡采用等同变换或者等效替换方式形成的技术方案,均应落入本发明权利要求的保护范围之内。
Claims (5)
1.一种金属柱导通芯片级封装结构,其特征在于:它包括芯片(1),所述芯片(1)周围设置有一圈金属柱(2),所述芯片(1)和金属柱(2)***区域包封有塑封料(3),所述芯片(1)正面和金属柱(2)正面与塑封料(3)正面齐平,所述金属柱(2)背面与塑封料(3)背面齐平,所述芯片(1)正面设置有焊垫(10),所述焊垫(10)与焊垫(10)之间以及金属柱(2)与焊垫(10)之间涂覆有第一绝缘材料(4),所述金属柱(2)正面与焊垫(10)之间通过第一导电层(5)相连接,所述金属柱(2)背面设置有第二导电层(6),所述第一导电层(5)与第二导电层(6)上均设置有线路层(7),所述第二导电层(6)上的线路层(7)上设置有抗金属氧化层(8),所述塑封料(4)正面和背面均包覆有第二绝缘材料(9),所述抗金属氧化层(8)露出于第二绝缘材料(9)表面。
2.一种金属柱导通芯片级封装结构的工艺方法,其特征在于所述方法包括以下步骤:
步骤一、取一片金属板;
步骤二、采用冲切或蚀刻工艺将金属板形成中间镂空、周围有一圈或多圈金属柱的金属柱板;
步骤三、将金属柱板通过粘性材料放置于载板上;
步骤四、将芯片放置于金属柱板的镂空区域,贴合在载板上的粘性材料上;
步骤五、对金属柱板利用环氧树脂材料进行塑封保护;
步骤六、进行环氧树脂表面研磨,露出金属柱表面;
步骤七、采用蚀刻或激光开孔的方式将连接金属柱的连筋部分去除,并用绝缘材料将去除的部分填满;
步骤八、去除载板和粘性材料;
步骤九、在芯片周围及其表面需要的地方涂覆绝缘材料,露出焊垫部分;
步骤十、在线路板上下表面进行选择性的线路层电镀,将芯片焊垫部分通过电镀层电性连接;;
步骤十一、将线路板上下表面选择性的涂覆绝缘材料,暴露出后续需要电性连接的区域;
步骤十二、在暴露出的后续需要电性连接的区域进行抗氧化金属层电镀;
步骤十三、进行切割或是冲切作业,使原本阵列式的塑封体切割或是冲切独立开来,制得单颗封装结构。
3.根据权利要求2所述的一种金属柱导通芯片级封装结构的工艺方法,其特征在于:所述环氧树脂材料选择有填料或者没有填料的种类。
4.根据权利要求2所述的一种金属柱导通芯片级封装结构的工艺方法,其特征在于:所述塑封方式采用模具灌胶方式、喷涂设备喷涂方式、贴膜方式或是刷胶的方式。
5.根据权利要求2所述的一种金属柱导通芯片级封装结构的工艺方法,其特征在于:所述抗氧化金属层材料为金、镍金、镍钯金或锡。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109087990A (zh) * | 2018-08-10 | 2018-12-25 | 付伟 | 带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法 |
CN111668108A (zh) * | 2019-03-08 | 2020-09-15 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
CN112349603A (zh) * | 2019-08-07 | 2021-02-09 | 天芯互联科技有限公司 | 一种功率器件的制作方法、功率器件和电子设备 |
CN116487276A (zh) * | 2023-04-26 | 2023-07-25 | 珠海妙存科技有限公司 | 一种芯片及其制作方法、半导体器件 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102270590A (zh) * | 2011-09-01 | 2011-12-07 | 苏州晶方半导体科技股份有限公司 | 晶圆级封装结构及封装方法 |
CN103887250A (zh) * | 2012-12-20 | 2014-06-25 | 日月光半导体制造股份有限公司 | 用于导电性的电磁兼容晶片 |
US20150206866A1 (en) * | 2014-01-17 | 2015-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Package and Methods of Forming Same |
CN105097718A (zh) * | 2014-05-13 | 2015-11-25 | 矽品精密工业股份有限公司 | 封装基板及其制法 |
CN105575832A (zh) * | 2015-12-22 | 2016-05-11 | 华进半导体封装先导技术研发中心有限公司 | 一种多层堆叠扇出型封装结构及制备方法 |
-
2017
- 2017-01-25 CN CN201710056087.8A patent/CN106684051A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102270590A (zh) * | 2011-09-01 | 2011-12-07 | 苏州晶方半导体科技股份有限公司 | 晶圆级封装结构及封装方法 |
CN103887250A (zh) * | 2012-12-20 | 2014-06-25 | 日月光半导体制造股份有限公司 | 用于导电性的电磁兼容晶片 |
US20150206866A1 (en) * | 2014-01-17 | 2015-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Package and Methods of Forming Same |
CN105097718A (zh) * | 2014-05-13 | 2015-11-25 | 矽品精密工业股份有限公司 | 封装基板及其制法 |
CN105575832A (zh) * | 2015-12-22 | 2016-05-11 | 华进半导体封装先导技术研发中心有限公司 | 一种多层堆叠扇出型封装结构及制备方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109087990A (zh) * | 2018-08-10 | 2018-12-25 | 付伟 | 带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法 |
CN109087990B (zh) * | 2018-08-10 | 2024-03-22 | 浙江熔城半导体有限公司 | 带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法 |
CN111668108A (zh) * | 2019-03-08 | 2020-09-15 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
CN111668108B (zh) * | 2019-03-08 | 2022-05-31 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
CN112349603A (zh) * | 2019-08-07 | 2021-02-09 | 天芯互联科技有限公司 | 一种功率器件的制作方法、功率器件和电子设备 |
CN112349603B (zh) * | 2019-08-07 | 2024-04-12 | 天芯互联科技有限公司 | 一种功率器件的制作方法、功率器件和电子设备 |
CN116487276A (zh) * | 2023-04-26 | 2023-07-25 | 珠海妙存科技有限公司 | 一种芯片及其制作方法、半导体器件 |
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