CN104021750A - 移位寄存器单元、栅极驱动电路及驱动方法和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及驱动方法和显示装置 Download PDF

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Abstract

本发明实施例提供了一种移位寄存器单元、栅极驱动电路及驱动方法和显示装置，涉及显示器制造领域，能够简化移位寄存器单元间连线设计，从而有利于产品窄边框。一种移位寄存器单元，包括输入模块、输出模块和输出控制模块；其中，所述输入模块连接输入端、第一控制信号端及第一节点；所述输出模块连接所述第一节点、第二节点、第二控制信号端、输出端和第二电平端；所述输出控制模块连接所述第一节点、所述第二节点、所述输出端、所述第一电平端和第二电平端。本发明的实施例用于显示器制造。

Description

移位寄存器单元、栅极驱动电路及驱动方法和显示装置
技术领域
本发明涉及显示器制造领域，尤其涉及移位寄存器单元、栅极驱动电路及驱动方法和显示装置。
背景技术
近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为栅极驱动电路。
其中，栅极驱动电路包括若干个移位寄存器单元，每一移位寄存器单元单元对应一条栅线，具体的每一移位寄存器单元的输出端连接一条栅线；且一移位寄存器单元的输出端连接下一移位寄存器单元的输入端，除第一个移位寄存器单元外，每一移位寄存器单元的输出端连接上一移位寄存器单元的复位端，通过复位端向上一移位寄存器单元输出复位信号，使本行栅线的输出信号时，将上一行栅线的输出线号电位拉低，上述结构中需要设计移位寄存器单元间的复位信号线路，因此移位寄存器单元间连线复杂，不利于产品窄边框化。
发明内容
本发明的实施例提供一种移位寄存器单元、栅极驱动电路及驱动方法和显示装置，能够简化移位寄存器单元间连线设计，从而有利于产品窄边框化。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明提供一种移位寄存器单元，包括输入模块、输出模块和输出控制模块；
其中，所述输入模块连接输入端、第一控制信号端及第一节点，用于在来自所述第一控制信号端的第一控制信号的控制下向所述第一节点输出来自所述输入端的输入信号；
所述输出模块连接所述第一节点、第二节点、第二控制信号端、输出端和第二电平端；用于在所述第一节点和所述第二节点的控制下，向所述输出端输出来自第二控制信号端的第二控制信号或者来自第二电平端的第二电平信号；
所述输出控制模块连接所述第一节点、所述第二节点、所述输出端、第一电平端和所述第二电平端，用于在输入模块、来自所述第一电平端的第一电平信号和来自所述第二电平端的第二电平信号的控制下控制第一节点和第二节点的电平。
进一步地，所述输入模块包括：第一晶体管；所述第一晶体管中的第一电极连接所述输入端；所述第一晶体管的第二电极连接所述第一节点；所述第一晶体管的栅极连接所述第一控制信号端。
进一步地，所述输入模块包括：两个串联的晶体管；所述两个晶体管的栅极都连接所述第一控制信号端，所述两个晶体管中的第一晶体管的第一电极连接所述输入端，所述两个晶体管中的第二晶体管的第一电极连接所述第一晶体管的第二电极，所述第二晶体管的第二电极连接所述第一节点。
进一步地，所述输出模块包括上拉模块和下拉模块；所述上拉模块连接所述第二控制信号端、所述第一节点和所述输出端；用于在所述第一节点的控制下，向所述输出端输出来自所述第二控制信号端的第二控制信号；所述下拉模块连接所述输出端，所述第二节点和所述第二电平端，用于在所述第二节点的控制下，向所述输出端输出来自所述第二电平端的第二电平信号。
进一步地，所述上拉模块包括：第二晶体管，所述第二晶体管的第一电极连接所述第二控制信号端，所述第二晶体管栅极连接所述第一节点，所述第二晶体管的第二电极连接所述输出端。
进一步地，所述下拉模块包括：第六晶体管，所述第六晶体管的第一电极连接所述输出端，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的第二电极连接所述第二电平端。
进一步地，所述输出控制模块包括：一电容，所述电容的一端连接所述第一节点，所述电容的另一端连接所述输出端；第三晶体管，所述第三晶体管的第一电极连接所述第一节点；所述第三晶体管的第二电极连接所述第二电平端；所述第三晶体管的栅极连接所述第二节点；第四晶体管，所述第四晶体管的第一电极和栅极连接所述第一电平端，所述第四晶体管的第二电极连接所述第二节点；第五晶体管，所述第五晶体管的第一电极连接所述第二节点，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的第二电极连接所述第二电平端。
进一步地，所述输出控制模块包括：一电容，所述电容的一端连接所述第一节点，所述电容的另一端连接所述输出端；第三晶体管和第七晶体管，所述第三晶体管的第一电极连接所述第一节点；所述第三晶体管的第二电极连接所述第七晶体管的第一电极；所述第三晶体管和所述第七晶体管的栅极都连接所述第二节点，所述第七晶体管的第二电极连接所述第二电平端；第四晶体管，所述第四晶体管的第一电极和栅极连接所述第一电平端，所述第四晶体管的第二电极连接所述第二节点；第五晶体管，所述第五晶体管的第一电极连接所述第二节点，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的第二电极连接所述第二电平端。
进一步地，所述第一电平信号为高电平信号，第二电平信号为低电平信号。
进一步地，所述第一控制信号和所述第二控制信号均为时钟控制信号，所述第一控制信号和第二控制信号都为时钟信号，所述第二控制信号与所述第一控制信号具有预设相位差。
本发明还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器单元；
第一级移位寄存器单元的输入端接收帧起始信号，用于顺序输出各级的输出信号，
其中，除第一级和最后一级移位寄存器单元以外的任意相邻的两个移位寄存器单元中，上一级移位寄存器单元的输出端连接下一级移位寄存器单元的信号输入端；
第n级移位寄存器单元的第一控制信号端连接第一时钟信号输入端，第二控制信号端连接第二时钟信号输入端；
第n+1级移位寄存器单元的第一控制信号端连接第二时钟信号输入端，第二控制信号端连接第三时钟信号输入端；
第n+2级移位寄存器单元的第一控制信号端连接第三时钟信号输入端，第二控制信号端连接第四时钟信号输入端；
第n+3级移位寄存器单元的第一控制信号端连接第四时钟信号输入端，第二控制信号端连接第一时钟信号输入端，
其中，n满足n＝4m+1，m为自然数。
本发明还提供一种用于驱动上述的栅极驱动电路的驱动方法，该驱动方法包括：
在第一时钟信号输入端到第四时钟信号输入端分别提供的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的控制下，各级移位寄存器单元的输出端依次输出各级输出信号。
进一步地，所述第一时钟信号与第三时钟信号互为反相信号，第二时钟信号与第四时钟信号互为反相信号。
本发明还提供一种显示装置，包括上述的栅极驱动电路。
本发明的实施例提供的移位寄存器单元、栅极驱动电路及驱动方法和显示装置，包括输入模块、输出模块和输入输出控制模块；相对于现有技术的结构中无需单独设计复位模块，因此无需设计移位寄存器单元间的复位信号线路，能够简化移位寄存器单元间连线设计，从而有利于产品窄边框化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的实施例提供的一种移位寄存器单元的结构示意图；
图2为本发明的另一实施例提供的一种移位寄存器单元的结构示意图；
图3为本发明的又一实施例提供的一种移位寄存器单元的结构示意图；
图4为图2中的移位寄存器单元的驱动时序示意图；
图5为本发明实施例提供的一种栅极驱动电路的结构示意图；
图6为图5中的栅极驱动电路的驱动时序示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一电极，另一极称为第二电极。此外本发明中所采用的晶体管可以为P或N型晶体管，P型晶体管在栅极为低电平时导通，N型晶体管为在栅极为高电平时导通，本发明实施例中都是以第一电极为漏极，第二电极为源极，晶体管为N型晶体管为例进行说明的。
本发明的实施例提供一种移位寄存器单元，参照图1所示，包括：
包括：输入模块21、输出模块22和输出控制模块23。
其中，所述输入模块21连接输入端INPUT、第一控制信号端CLKM及第一节点PU，用于在来自所述第一控制信号端CLKM的第一控制信号的控制下向所述第一节点PU输出来自所述输入端INPUT的输入信号；
所述输出模块22连接所述第一节点PU、第二节点PD、第二控制信号端CLKN、输出端OUTPUT和第二电平端V2；用于在第一节点PU和第二节点PD的控制下，向输出端OUTPUT输出来自第二控制信号端CLKN的第二控制信号或者来自第二电平端V2的第二电平信号；
所述输出控制模块23连接所述第一节点PU、所述第二节点PD、所述输出端OUTPUT、第一电平端V1和第二电平端V2，用于在输入模块221、来自所述第一电平端V1的第一电平信号和来自所述第二电平端V2的第二电平信号的控制下控制第一节点PU和第二节点PD的电平。
本发明的实施例提供的移位寄存器单元，包括输入模块、输出模块和输出控制模块；相对于现有技术的结构中无需设计复位模块，因此无需设计移位寄存器单元间的复位信号线路，能够简化移位寄存器单元间连线设计，减小移位寄存器单元区域面积，从而有利于产品窄边框化。
具体的参照图2所示，本发明的另一实施例提供一种移位寄存器单元的结构电路图，其中，输入模块21包括：第一晶体管M1；输出模块22包括上拉模块221和下拉模块222，进一步地，上拉模块221包括第二晶体管M2，下拉模块222包括第六晶体管M6；输出控制模块23包括电容C1，第三晶体管M3，第四晶体管M4，第五晶体管M5。并且，图2中的移位寄存器单元的的输入端为INPUT，输出端为OUTPUT；第一控制信号端为CLKM，第二控制信号端为CLKN，第一节点为PU，第二节点为PD，第一电平端为V1，第二电平端为V2，当晶体管采用N型晶体管时，第一电平端V1为高电平VGH，第二电平端V2为低电平VGL；
参照图2所示的移位寄存器单元，下面具体描述其各部件间的连接关系：
电容C1的一端连接第一节点PU，电容的另一端与输出端OUTPUT连接；
M1的第一电极连接输入端INPUT，M1的栅极连接第一控制信号端CLKM，M1的第二电极连接第一节点PU；
M2的栅极连接第一节点PU，M2的第一电极连接第二控制信号端CLKN，M2的第二电极连接输出端OUTPUT；
M3的第一电极连接第一节点PU，M3的栅极连接第二节点PD；M3的第二电极连接第二电平端V2；
M4的第一电极和栅极连接第一电平端V1，M4的第二电极连接第二节点PD；
M5的第一电极连接第二节点PD，M5的栅极连接第一节点PU，M5的第二电极连接第二电平端V2；
M6的第一电极连接输出端OUTPUT，M6的栅极连接所述第二节点PD，M6的第二电极连接第二电平端V2。
可选的，参照图3所示，本发明的实施例给出又一种移位寄存器单元中，与图2的区别在于，图3中的输入模块22包括：两个串联的晶体管(M1、M1’)；所述输出控制模块23包括电容C1、第三晶体管M3、第四晶体管M4，第五晶体管M5，第七晶体管M7；其中，所述两个晶体管M1和M1’的栅极都连接所述第一控制信号端CLKM，所述两个晶体管中的第一晶体管M1的第一电极连接所述输入端INPUT，所述两个晶体管中的第二晶体管M1’的第一电极连接所述第一晶体管M1的第二电极，所述第二晶体管M1’的第二电极连接所述第一节点PU。M3和M7是串联的关系，具体的，M3的第一电极连接第一节点PU，M3和M7的栅极都连接第二节点PD；M3的第二电极连接M7的第一电极，M7的第二电极连接第二电平端V2。串联的两个TFT与一个TFT相比较具有更小的漏电流，这样可以进一步提高电路的稳定性。
进一步地，在图2和图3所示的电路中，所述第一电平信号为高电平信号，第二电平信号为低电平信号。所述第一控制信号和所述第二控制信号均为时钟控制信号，所述第一控制信号和第二控制信号都为时钟信号，所述第二控制信号与所述第一控制信号具有预设相位差。结合图4的时序图，第一控制信号和第二控制信号的占空比均为50％，具有相同的周期T，且第二控制信号与所述第一控制信号具有的预设相位差为周期T的四分之一。
参照图4所示为图2所示移位寄存器单元的驱动时序示意图，结合该时序图对图2所示的移位寄存器单元的工作原理进行说明，这里以V1端输入的为高电平信号，V2端输入的为低电平信号为例进行说明：
在t1时刻内，第一控制信号端CLKM输入的时钟信号为高电平，第二控制信号端CLKN输入的时钟信号为低电平；输入端INPUT为高电平，此时M1导通，此时第一控制信号端CLKM输入高电平信号通过M1输出给第一节点PU，因此第一节点PU为高电平，此时M2和M5导通，第二节点PD通过M5与第二电平端连接，且第二电平端的第二电平信号为低电平，因此第二节点PD此时为低电平，这样导致M3和M6截止，因此此时移位寄存器单元的输出端OUPUT输出CLKN端的低电平信号；
在t2时刻内，CLKN输入的时钟信号变为高电平，CLKM输入的时钟信号和INPUT端仍保持高电平，第一晶体管M1仍保持导通，第一节点PU仍为高电平，此时M2和M5依然导通，由于CLKN端变为高电平信号，此时电容C1与输出端连接的一端由低电平变为高电平，由于电容C1的耦合作用，与C1的另一端相连接的第一节点PU的电位进一步变高，此时第二节点PD仍保持低电平，M3、M6还是截止状态，进而移位寄存器单元1的输出端输出来自CLKN端的高电平信号；
在t3时刻内，CLKN输入的时钟信号保持高电平，CLKM输入的时钟信号由高电平变为低电平；移位寄存器单元的输入端INPUT的输入信号由高电平变为低电平，此时M1变为截止状态，由于电容C1的存在使第一节点PU维持其在t2时段的电位，此时M2和M5仍然保持导通，第二节点PD为低电平，M3、M6仍保持截止，因此移位寄存器单元1的输出端输出来自CLKN端的高电平信号。
在t4时刻内，CLKN输入的时钟信号由高电平变为低电平，CLKM输入的时钟信号仍保持低电平；移位寄存器单元的输入端INPUT的输入信号为低电平，此时M1保持截止状态，第一节点PU为高电平，M2和M5保持导通状态，CLKN端的低电平信号通过M2提供给输出端OUTPUT，由于电容C1的一端与OUTPUT端连接，另一端与第一节点PU连接，在电容C1耦合效应的作用下，PU点的电位被拉低，另外PD为低电位，M3和M6保持截止，因此此时移位寄存器单元1的输出端输出来自CLKN端的低电平信号。
在t5时刻内，CLKN端输入的时钟信号保持低电平，CLKM端输入的时钟信号由低电平变为高电平，移位寄存器单元的输入端INPUT的输入信号为低电平，此时M1由截止态变为导通，因此PU点由高电平变为低电平，进而M2和M5变为截至态，M4导通，V1端输入的为高电平信号，因此第二节点PD电位变为高电平，M3和M6导通，此时电容C1的两端同时被拉低，移位寄存器单元的输出端OUTPUT仍输出低电平信号，实现对该移位寄存器单元的复位。
需要说明的是，图3中的电路工作原理与图2中的类似，在图3中串联的晶体管M1和M1’是同时截止或导通的，M3和M7也是同时截止或导通的，这种串联结构能够减小晶体管的漏电流，其他晶体管的工作原理与图2相同，这里不再详细描述。
由于在t5时刻移位寄存器单元的输出端的电平可以通过输入模块被拉低，而无需专门设计单独的复位电路单元，因此上述的位寄存器单元，相对于现有技术的结构中无需设计复位模块，因此无需设计移位寄存器单元间的复位电路，能够简化移位寄存器单元间连线设计，减小移位寄存器单元区域面积，从而有利于产品窄边框化。
本发明实施例提供的一种栅极驱动电路，参照图5所示，包括多个级联的移位寄存器单元；
第一级移位寄存器单元的输入端接收帧起始信号，用于顺序输出各级的输出信号，
其中，除第一级和最后一级移位寄存器单元以外的任意相邻的两个移位寄存器单元中，上一级移位寄存器单元的输出端连接下一级移位寄存器单元的信号输入端；
第n级移位寄存器单元的第一控制信号端连接第一时钟信号输入端，第二控制信号端连接第二时钟信号输入端；
第n+1级移位寄存器单元的第一控制信号端连接第二时钟信号输入端，第二控制信号端连接第三时钟信号输入端；
第n+2级移位寄存器单元的第一控制信号端连接第三时钟信号输入端，第二控制信号端连接第四时钟信号输入端；
第n+3级移位寄存器单元的第一控制信号端连接第四时钟信号输入端，第二控制信号端连接第一时钟信号输入端，
其中，n满足n＝4m+1，m为自然数。
此外，每级移位寄存器单元的输出端连接一条栅线，为与栅线连接的像素单元中的开关提供开关信号。
具体的，如图5所示的栅极驱动电路，包括多个级联的移位寄存器单元SR1、SR2、SR3、SR4……，其中第一级移位寄存器单元SR1的输出端OUTPUT连接第二级移位寄存器单元SR2的输入端INPUT并连接栅线G1；第二级移位寄存器单元SR2的输出端OUTPUT连接第三级移位寄存器单元SR3的输入端INPUT并连接栅线G2；第三级移位寄存器单元SR3的输出端OUTPUT连接第四级移位寄存器单元SR4的输入端INPUT并连接栅线G3；其他级的移位寄存器单元依照此方法连接，此外每个移位寄存器单元都有两个控制信号端第一控制信号端CLKM、第二控制信号端CLKN，分别用于输入第一控制信号和第二控制信号，可选的第一控制信号和第二控制信号均为时钟控制信号。
在图5中具有第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4，第一到第四时钟信号端分别提供第一到第四时钟信号，第一级移位寄存器单元SR1的第一控制信号端CLKM连接第一时钟信号输入端CLK1，第二控制信号端CLKN连接第二时钟信号输入端CLK2；第二级移位寄存器单元SR2的第一控制信号端CLKM连接第二时钟信号输入端CLK2，第二控制信号端CLKN连接第三时钟信号输入端CLK3；第三级移位寄存器单元SR3的第一控制信号端CLKM连接第三时钟信号输入端CLK3，第二控制信号端CLKN连接第四时钟信号输入端CLK4；第四级移位寄存器单元SR4的第一控制信号端CLKM连接第四时钟信号输入端CLK4，第二控制信号端CLKN连接第一时钟信号输入端CLK1，其他级的移位寄存器单元的与CLK1到CLK4的连接方式依照上述方法依次连接；在本实施例中，第一级移位寄存器单元SR1的输入端端INPUT输入一个帧起始信号STV。图5中所有级的移位寄存器单元中的第一电平端V1和第二电平端V2分别连接第一电平信号和第二电平信号。
本实施例还提供了一种用于驱动上述栅极驱动电路的驱动方法，包括：
在第一时钟信号输入端到第四时钟信号输入端分别提供的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的控制下，各级移位寄存器单元的输出端依次输出各级输出信号。
在图5中，CLK1为第一时钟信号输入端，CLK2为第二时钟信号输入端，CLK3为第三时钟信号输入端，CLK4为第四时钟信号输入端，可选的，第一时钟信号输入端CLK1的第一时钟信号比第二时钟信号输入端CLK2的第二时钟信号的相位提前第一预设相位差；所述第二时钟信号输入端CLK2的第二时钟信号比第三时钟信号输入端CLK3的第三时钟信号的相位提前第二预设相位差；所述第三时钟信号输入端CLK3的第三时钟信号比第四时钟信号输入端CLK4的第四时钟信号的相位提前第三预设相位差；所述第四时钟信号输入端CLK4的时钟信号比第一时钟信号输入端的时钟信号CLK1的相位提前第四预设相位差；进一步地，第一时钟信号与第三时钟信号互为反相信号，第二时钟信号与第四时钟信号为反相信号。
图6是图5所示的栅极驱动电路的驱动时序图，在图6中，STV为移位寄存器单元SR1输入端输入的帧起始信号波形，G1表示移位寄存器单元SR1输出端的输出信号波形，G2表示移位寄存器单元SR2的输出端的输出信号波形，G3为移位寄存器单元SR3的输出端的输出信号波形，G4为移位寄存器单元SR4的输出端的输出信号波形，以所有晶体管均采用N型晶体管，此时移位寄存器单元SR1的输入端的帧起始信号STV的上升沿与CLK1的时钟信号的上升沿同时输入。
在图6中，CLK1到CLK4依次表示第一时钟信号到第四时钟信号的波形图，第一时钟信号到第四时钟信号的占空比均为50％，周期为T，第一时钟信号到第四时钟信号的相位依次延迟四分之一个周期。
本发明的实施例提供的栅极驱动电路，包括输入模块、输出模块和输入输出控制模块；相对于现有技术的结构中无需单独设计复位模块，因此无需设计移位寄存器单元间的复位电路，能够简化移位寄存器单元间连线设计，减小移位寄存器单元区域面积，从而有利于产品窄边框化。
本发明的实施例提供一种显示装置，包括：上述的栅极驱动电路。该显示装置可以为显示面板、电子纸、手机、电视、数码相框、LCD、OLED、显示器等产品。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括输入模块、输出模块和输出控制模块；
其中，所述输入模块连接输入端、第一控制信号端及第一节点，用于在来自所述第一控制信号端的第一控制信号的控制下向所述第一节点输出来自所述输入端的输入信号；
所述输出模块连接所述第一节点、第二节点、第二控制信号端、输出端和第二电平端；用于在所述第一节点和所述第二节点的控制下，向所述输出端输出来自第二控制信号端的第二控制信号或者来自第二电平端的第二电平信号；
所述输出控制模块连接所述第一节点、所述第二节点、所述输出端、第一电平端和所述第二电平端，用于在输入模块、来自所述第一电平端的第一电平信号和来自所述第二电平端的第二电平信号的控制下控制第一节点和第二节点的电平。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第一晶体管；
所述第一晶体管中的第一电极连接所述输入端；所述第一晶体管的第二电极连接所述第一节点；所述第一晶体管的栅极连接所述第一控制信号端。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：两个串联的晶体管；所述两个晶体管的栅极都连接所述第一控制信号端，所述两个晶体管中的第一晶体管的第一电极连接所述输入端，所述两个晶体管中的第二晶体管的第一电极连接所述第一晶体管的第二电极，所述第二晶体管的第二电极连接所述第一节点。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括上拉模块和下拉模块；
所述上拉模块连接所述第二控制信号端、所述第一节点和所述输出端；用于在所述第一节点的控制下，向所述输出端输出来自所述第二控制信号端的第二控制信号；
所述下拉模块连接所述输出端，所述第二节点和所述第二电平端，用于在所述第二节点的控制下，向所述输出端输出来自所述第二电平端的第二电平信号。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述上拉模块包括：第二晶体管，所述第二晶体管的第一电极连接所述第二控制信号端，所述第二晶体管栅极连接所述第一节点，所述第二晶体管的第二电极连接所述输出端。
6.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉模块包括：
第六晶体管，所述第六晶体管的第一电极连接所述输出端，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的第二电极连接所述第二电平端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制模块包括：
一电容，所述电容的一端连接所述第一节点，所述电容的另一端连接所述输出端；
第三晶体管，所述第三晶体管的第一电极连接所述第一节点；所述第三晶体管的第二电极连接所述第二电平端；所述第三晶体管的栅极连接所述第二节点；
第四晶体管，所述第四晶体管的第一电极和栅极连接所述第一电平端，所述第四晶体管的第二电极连接所述第二节点；
第五晶体管，所述第五晶体管的第一电极连接所述第二节点，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的第二电极连接所述第二电平端。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制模块包括：
一电容，所述电容的一端连接所述第一节点，所述电容的另一端连接所述输出端；
第三晶体管和第七晶体管，所述第三晶体管的第一电极连接所述第一节点；所述第三晶体管的第二电极连接所述第七晶体管的第一电极；所述第三晶体管和所述第七晶体管的栅极都连接所述第二节点，所述第七晶体管的第二电极连接所述第二电平端；
第四晶体管，所述第四晶体管的第一电极和栅极连接所述第一电平端，所述第四晶体管的第二电极连接所述第二节点；
第五晶体管，所述第五晶体管的第一电极连接所述第二节点，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的第二电极连接所述第二电平端。
9.根据权利要求1-8任一项所述的移位寄存器单元，其特征在于，所述第一电平信号为高电平信号，第二电平信号为低电平信号。
10.根据权利要求1-8任一项所述的移位寄存器单元，其特征在于，所述第一控制信号和所述第二控制信号均为时钟控制信号，所述第一控制信号和第二控制信号都为时钟信号，所述第二控制信号与所述第一控制信号具有预设相位差。
11.一种栅极驱动电路，其特征在于，包括：多个级联的权利要求1-10任一项所述的移位寄存器单元；
第一级移位寄存器单元的输入端接收帧起始信号，用于顺序输出各级的输出信号，
其中，除第一级和最后一级移位寄存器单元以外的任意相邻的两个移位寄存器单元中，上一级移位寄存器单元的输出端连接下一级移位寄存器单元的信号输入端；
第n级移位寄存器单元的第一控制信号端连接第一时钟信号输入端，第二控制信号端连接第二时钟信号输入端；
第n+1级移位寄存器单元的第一控制信号端连接第二时钟信号输入端，第二控制信号端连接第三时钟信号输入端；
第n+2级移位寄存器单元的第一控制信号端连接第三时钟信号输入端，第二控制信号端连接第四时钟信号输入端；
第n+3级移位寄存器单元的第一控制信号端连接第四时钟信号输入端，第二控制信号端连接第一时钟信号输入端，
其中，n满足n＝4m+1，m为自然数。
12.一种用于驱动权利要求11所述的栅极驱动电路的驱动方法，其特征在于，该驱动方法包括：
在第一时钟信号输入端到第四时钟信号输入端分别提供的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的控制下，各级移位寄存器单元的输出端依次输出各级输出信号。
13.根据权利要求12所述的驱动方法，其特征在于，
所述第一时钟信号与第三时钟信号互为反相信号，第二时钟信号与第四时钟信号互为反相信号。
14.一种显示装置，其特征在于，包括权利要求11所述的栅极驱动电路。
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