CN106533443A - 一种高速动态比较器失调电压校准电路 - Google Patents

一种高速动态比较器失调电压校准电路 Download PDF

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Abstract

本发明属于模拟集成电路技术领域，具体涉及一种高速动态比较器失调电压校准电路。该电路包括：脉冲调制器、数模转换器、比较器、寄存器逻辑单元以及失调电压校准电路，电路采用上级板采样，比较器输入端连接数模转换器输出端或共模电平，失调电压校准电路的输出端连接数模转换器的输入端。本发明的比较器失调电压是通过校准电路及数模转换器来补偿的。本发明为数字校准，硬件要求低、可靠性高、功耗低、校准精确。

Description

一种高速动态比较器失调电压校准电路
技术领域
本发明属于模拟集成电路技术领域，具体涉及一种用于高速逐次逼近型模数转换器(以下简称SAR ADC)的动态比较器失调电压校准电路。
背景技术
ADC是一种将模拟电路信号转换成数字电路信号的电路，其广泛应用于通信、信号处理、存储等各类电子***中，并起着不可替代的作用。当前，电子信息技术发展迅猛，市场尤其是通信市场对高速、中精度、低电压、低功耗的ADC需求极大。相比于其他结构的ADC，SAR ADC结构简单、面积小。同时SAR ADC模拟单元较少，随着半导体制造工艺尺寸的不断缩小，SAR ADC成为了国内外研究的重点与热点。
SAR ADC核心结构主要包括比较器、数模转换器(以下简称DAC)和逻辑单元。其中比较器是SAR ADC中最为关键的部分，它直接决定了SAR ADC的转换精度和转换速度。比较器设计中的主要的问题包括比较速度、分辨率、失调电压；比较速度和分辨率主要受制于比较器的结构和尺寸，失调电压主要由输入晶体对管的阈值电压失配和W/L失配引起的，而常用在高速SAR ADC里的动态比较器的失调电压极大，它直接影响SAR ADC的线性度和动态范围。因此，为保证动态范围和精度，需要对比较器的失调电压进行校准。
工业界中，目前的SAR ADC产品主要为采样率低于10Msps的中低速ADC，这种SARADC多采用静态比较器，比较器失调校准电压技术以多级交流耦合技术为主；在高速ADC应用中，动态比较器的通过减去输出平均值进行失调电压校准，这种校准技术的缺点在于减小了SAR ADC的动态范围；学术研究中，通过给比较器输入差分对管并联一对偏置的差分对管，来校准失调电压，差分对的输入通常采用电容储存电荷-，然而这种校准技术的缺点在于储存的校准信息为模拟量，因此抗干扰能力弱，稳定性差，很难应用于实际应用。
发明内容
本发明提出了一种适用于高速、中等精度(8-10位)SAR ADC动态比较器的失调电压校准电路，不仅可以精确补偿动态比较器的失调电压，而且校准范围也大大增加。
本发明的技术方案为，一种高速动态比较器失调电压校准电路，其特征在于，包括比较器、脉冲调制器、数模转换器、寄存器逻辑单元、采样保持电路、异步时钟及寄存器和失调电压校准电路；其中：
所述比较器的输入端与数模转换器的输出端连接，比较器的输入时钟与异步时钟及寄存器的输出时钟连接；
所述脉冲调制器的输入端接外部输入时钟，用于调整校准模式和数据转换模式的时钟；
所述数模转换器的时钟输入端接脉冲调制器的输出端，数模转换器的数据输入端接失调电压校准电路的输出端和采样保持电路的输出端，数模转换器在校准模式下用于储存比较器的失调电压；在数据转换模式下用于数据转换；
所述寄存器逻辑单元的时钟输入端接脉冲调制器的输出端和异步时钟及寄存器的输出端，寄存器逻辑单元在校准模式下用于储存比较器的失调电压的失调码；在数据转换模式下用于数据输出排序；
所述失调电压校准电路的时钟输入端接脉冲调制器的输出端，失调电压校准电路的数据输入端接寄存器逻辑单元的输出端，失调电压校准电路用于计算失调电压并控制数模转换器的开关。
进一步的，所述失调电压校准电路包括减法器、寄存器和开关逻辑电路；其中：
减法器的输入信号包括减数与被减数，减数的输入端与寄存器逻辑单元的输出端连接；被减数的电压为输入电压为零时的输出数据电平；
寄存器的输入端与减法器的输出端连接，通过外部控制信号控制寄存器；
开关逻辑电路输入端与寄存器输出端连接，开关逻辑电路输出端与数模转换器连接
本发明有益效果为：结构简单，通过增加部分逻辑电路和利用现有的DAC电路开关即可实现校准，因此硬件要求低、可靠性高、功耗极低、校准精确，且不需要实时刷新。
附图说明
图1为采用本发明失调电压校准电路的SAR ADC结构示意图；
图2为本发明中控制信号及脉冲调制信号时序图；
图3为SAR ADC失调电压校准电路的原理图；
图4为传统动态比较器失调电压校准电路与本发明失调电压校准电路对比示意图；
图5为本发明失调电压校准电路在校准模式下开关顺序说明图；其中，(a)为采样阶段，(b)为复位阶段，(c)为处理结束阶段；
图6为本发明失调电压校准电路在正常工作(数据转换)模式下开关顺序说明图；其中，(a)为采样阶段，(b)为复位阶段，(c)为处理结束阶段。
具体实施方式
下面结合附图，对本发明进行详细的描述：
图1为采用本发明失调电压校准电路的SAR ADC结构示意图，包含以下模块：一个脉冲调制器，一个采样保持电路，一个数模转换器，一个比较器，一个寄存器逻辑单元，一个异步时钟产生电路及寄存器，一个失调电压校准电路；其中脉冲调制器作为校准控制电路，功能包括：时钟分频、时钟占空比调整和ADC工作模式切换。
本发明的SAR ADC有两种模式：校准模式和正常工作模式，通过校准信号来控制，如图2所示。当校准信号处于低电平时，脉冲调制器产生周期性的逻辑单元和采保开关信号作为寄存器逻辑单元和采样保持电路的时钟；校准信号处于高电平时，脉冲调制器产生周期性校准开关信号作为失调校准电压电路的时钟。
图3为本发明中的失调电压校准电路原理图，包含以下模块：一个减法器，一个寄存器和一个开关逻辑电路。
图4为传统动态比较器失调电压校准电路与本发明失调电压校准电路对比示意图。图4(a)和(b)为传统动态比较器失调电压校准电路工作原理图；图4(c)、(d)、(e)、(f)、(g)和(h)为本发明失调电压校准电路工作原理图。传统的比较器失调电压是通过比较器来校准的，而本发明的比较器失调电压是通过数模转换器来补偿。
本发明的工作原理：SAR ADC通过模数转换将失调电压转换成数字码，然后利用现有的数模转换器和失调电压校准电路补偿失调电压。本发明可以将比较器的失调电压降低至一个最小有效位电压(LSB)内。
为分析方便，假设比较器失调电压值为一个LSB(对于比较器失调电压大于一个LSB的情况，分析方法相似)。图5和图6分别为失调电压校准电路在校准模式和正常工作模式下的开关顺序说明图，图中所有电容都是单位电容，并且标注了最高位、中间位、最低位；C和D电容阵列的最低位是不能被改变的(这种结构的DAC被称为伪差分DAC)。
当失调电压校准电路在校准模式下时(图5)，失调电压校准电路中的减法器和寄存器分别处于工作和复位状态。SAR ADC的转换周期包括采样和编码处理两个阶段，而本发明转换周期包括采样、复位和编码处理三个阶段。在采样阶段，采样开关(401)和输出开关(403)断开，比较器差分输入短路开关(402)闭合，CDAC的下级板连接共模电压；在复位阶段，采样开关(401)、比较器差分输入短路开关(402)和输出开关(403)都断开，CDAC的下级板连接共模电压；在编码处理阶段：采样开关(401)、比较器差分输入短路开关(402)和输出开关(403)断开，比较器在该阶段进行重复比较，直到输出最后一位数据，然后寄存器逻辑单元将所有数据放入失调电压校准电路进行校准。
在校准模式采样阶段，CDAC充电电荷为：
Q＝C(Vin-Vcm)＝C(Vdac+Voffset-Vcm) (1)
其中Vin为比较器输入电压(Vin＝Vdac+Voffset)，Vdac为DAC输出电压，Vcm为共模电压，Voffset为失调电压，C为总电容值。由于采样阶段输入电压和下级板的电压都是相同的值，因此：
Q＝CVoffset (2)
如图5(c)：在该条件分析下，SAR ADC的数字输出码为1001，参考值为1000，通过失调电压校准电路得到失调数字码为0001。
当失调电压校准电路在正常工作模式下时(图6)，失调电压校准电路中的减法器停止工作，而寄存器处于保存状态。在采样阶段，采样开关(401)和输出开关(403)闭合，比较器差分输入短路开关(402)断开，CDAC的下级板开关连接失调电压校准电路开关信号；在复位阶段，采样开关(401)和比较器差分输入短路开关(402)断开，输出开关(403)闭合CDAC的下级板连接共模电压；在编码处理阶段，采样开关(401)和比较器差分输入短路开关(402)断开，输出开关(403)闭合，比较器在该阶段进行重复比较，直到输出最后一位数据。
在正常工作模式采样阶段，CDAC充电电荷为：
Q＝C(Vin-Vcm-Vcalibration)＝C(Vdac+Voffset-Vcm-Vcalibration) (3)
其中Vcalibration为校准电压值，C为总电容值。正常工作模式下，差分共模Vcm电压为0，因此
Q＝C(Vin+Voffset-Vcalibration) (4)
对于无失调电压比较器，应当满足：
Qideal＝CVin (5)
通过上式，得到校准后的失调电压为：
上式中失调电压Voffset在相同工作条件下为一固定值，Vcalibration的分辨率约为1个LSB，对于任意一个失调电压值，|Voffset-Vcalibration|的最小取值不超过0.5个LSB。因此本发明比较器失调误差在能达到0.5个LSB。结果如图6(c)：校准后对于一个差分输入为0的输入电压,该ADC的转换结果为1000。
综上所述，本发明提出了一种应用于高速SAR ADC的比较器失调电压校准电路。

Claims (2)

1.一种高速动态比较器失调电压校准电路，其特征在于，包括比较器、脉冲调制器、数模转换器、寄存器逻辑单元、采样保持电路、异步时钟及寄存器和失调电压校准电路；其中：
所述比较器的输入端与数模转换器的输出端连接，比较器的输入时钟与异步时钟及寄存器的输出时钟连接；
所述脉冲调制器的输入端接外部输入时钟，用于调整校准模式和数据转换模式的时钟；
所述数模转换器的时钟输入端接脉冲调制器的输出端，数模转换器的数据输入端接失调电压校准电路的输出端和采样保持电路的输出端，数模转换器在校准模式下用于储存比较器的失调电压；在数据转换模式下用于数据转换；
所述寄存器逻辑单元的时钟输入端接脉冲调制器的输出端和异步时钟及寄存器的输出端，寄存器逻辑单元在校准模式下用于储存比较器的失调电压的失调码；在数据转换模式下用于数据输出排序；
所述失调电压校准电路的时钟输入端接脉冲调制器的输出端，失调电压校准电路的数据输入端接寄存器逻辑单元的输出端，失调电压校准电路用于计算失调电压并控制数模转换器的开关。
2.根据权利要求1所述的一种高速动态比较器失调电压校准电路，其特征在于，所述失调电压校准电路包括减法器、寄存器和开关逻辑电路；其中：
减法器的输入信号包括减数与被减数，减数的输入端与寄存器逻辑单元的输出端连接；被减数的电压为输入电压为零时的输出数据电平；
寄存器的输入端与减法器的输出端连接，通过外部控制信号控制寄存器；
开关逻辑电路输入端与寄存器输出端连接，开关逻辑电路输出端与数模转换器连接。
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