CN106531787A - 半导体装置及其制造方法 - Google Patents

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森塚宏平
堀阳
堀阳一
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Abstract

本发明提供具有接触电阻小的电极的半导体装置及其制造方法。实施方式的半导体装置具备：碳化硅层；第1电极；绝缘膜，设置在碳化硅层与第1电极之间；第2电极，设置在碳化硅层的与第1电极相反的一侧，电连接于碳化硅层；第1导电型的第1碳化硅区域，设置在碳化硅层内的第1电极侧；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内的第1电极侧；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内的第1电极侧；第2导电型的第4碳化硅区域，设置在第2碳化硅区域内的第3碳化硅区域的第2电极侧；及第3电极，一端设置在比第3碳化硅区域更靠第1电极侧，另一端设置在比第3碳化硅区域更靠第4碳化硅区域侧，包含金属硅化物。

Description

半导体装置及其制造方法
[相关申请]
本申请享有以日本专利申请2015-181273号(申请日：2015年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式主要涉及一种半导体装置及其制造方法。
背景技术
在开关电源或反相器等电路中使用开关元件或二极管等半导体元件。对这些半导体元件要求高耐压、低接通电阻。此处，耐压与接通电阻之间存在取决于元件材料的折衷关系。
随着迄今为止的技术开发的进步，在主要的半导体元件中，实现了作为通常使用的元件材料的硅(Si)的极限附近的低接通电阻。为了进一步提高耐压或降低接通电阻，优选为变更元件材料。通过将GaN或AlGaN等氮化镓(GaN)系半导体材料或碳化硅(SiC)系半导体材料等宽带隙半导体材料用作开关元件材料，能够改善折衷关系，从而能够实现元件的飞跃性的高耐压化或低接通电阻化。
发明内容
本发明的实施方式提供一种具有接触电阻小的电极的半导体装置及其制造方法。
实施方式的半导体装置具备：碳化硅层；第1电极；第1绝缘膜，设置在碳化硅层与第1电极之间；第2电极，设置在碳化硅层的与第1电极相反的一侧，且电连接于碳化硅层；第1导电型的第1碳化硅区域，设置在碳化硅层内的第1电极侧；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内的第1电极侧；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内的第1电极侧；第2导电型的第4碳化硅区域，设置在第2碳化硅区域内的第3碳化硅区域的第2电极侧；以及第3电极，一端设置在比第3碳化硅区域更靠第1电极侧，另一端设置在比第3碳化硅区域更靠第4碳化硅区域侧，且包含金属硅化物。
附图说明
图1A-C是第1实施方式的半导体装置的示意性剖视图。
图2是表示第1实施方式的半导体装置的制造方法的流程图。
图3是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
图4是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
图5是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
图6是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
图7是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
图8是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
图9是第2实施方式的半导体装置的示意性剖视图。
图10是第3实施方式的半导体装置的示意性剖视图。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。
在本说明书中，存在对相同或类似的部件标注相同的符号，并省略重复说明的情况。
在本说明书中，n+、n、n-及p+、p、p-的表述表示各导电型中的杂质浓度的相对高低。也就是说，n+表示n型的杂质浓度相对高于n，n-表示n型的杂质浓度相对低于n。而且，p+表示p型的杂质浓度相对高于p，p-表示p型的杂质浓度相对低于p。此外，也存在将n+与n-简记为n型，而且将p+与p-简记为p型的情况。以下，将第1导电型设为n型，而且将第2导电型设为p型进行说明。
在本说明书中，为了表示零件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念未必是表示与重力方向的关系的用语。
(第1实施方式)
图1A是本实施方式的半导体装置的示意性剖视图。本实施方式的半导体装置为DIMOSFET(Double Implantation Metal Oxide Semiconductor Field Effect Transistor，双注入金属氧化物半导体场效应晶体管)。
半导体装置100具备碳化硅层10、第1电极34、第2电极32、第3电极30、第4电极36、第1绝缘膜52及第2绝缘膜54。碳化硅层10具有第1碳化硅区域10b、第2碳化硅区域12、第3碳化硅区域22、第4碳化硅区域20及第5碳化硅区域10a。
碳化硅层10具有第1面10a1及设置在第1面10a1的相反侧的第2面10a2。在碳化硅层10为4H-SiC的情况下，第1面10a1的面指数为(0001)。而且，在碳化硅层10为3C-SiC的情况下，第1面10a1的面指数为(001)。而且，在碳化硅层10为6H-SiC的情况下，第1面10a1的面指数为(0001)。此外，在本说明书中，将面指数表述为(0001)或(001)的情况包含根据为了获得优质的碳化硅层等目的而设置10度以内的偏离角的情况。第1面的面指数能够通过XRD(X-ray diffraction：X射线衍射)进行测定。
第1绝缘膜(绝缘膜)52设置在第1面10a1上。或者，第1绝缘膜52设置在碳化硅层10与第1电极34之间。第1绝缘膜52为栅极绝缘膜。第1绝缘膜例如为硅氧化膜或high-k膜。
第1电极34设置在第1绝缘膜52上。第1电极34为栅极电极。第1电极34例如包含掺杂了杂质的多晶硅。
第1碳化硅区域10b设置在碳化硅层10内，且一部分设置在第1面10a1。或者，第1碳化硅区域10b设置在碳化硅层10内的第1电极侧。第1碳化硅区域10b为漂移区域。第1碳化硅区域10b例如包含1×1014cm-3以上且3×1016cm-3以下的n型杂质。第1碳化硅区域10b的杂质浓度低于第5碳化硅区域10a的杂质浓度。
第2碳化硅区域12设置在第1碳化硅区域10b内，且一部分设置在第1面10a1。或者，第2碳化硅区域12设置在第1碳化硅区域10b内的第1电极34侧。第2碳化硅区域12为阱区域。第2碳化硅区域12是作为MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)的通道区域发挥功能。第2碳化硅区域12的膜厚例如为0.6μm左右。第2碳化硅区域12例如包含1018cm-3以上且1019cm-3以下的p型杂质的峰值浓度。p型杂质例如为Al(铝)、B(硼)、Ga(镓)或In(铟)。
第3碳化硅区域22设置在第2碳化硅区域12内，且一部分设置在第1面10a1。或者，第3碳化硅区域22设置在第2碳化硅区域12内的第1电极34侧。第3碳化硅区域22是作为MOSFET的源极区域发挥功能。第3碳化硅区域22的膜厚例如为0.1μm左右，小于第2碳化硅区域12。第3碳化硅区域22例如包含1×1019cm-3以上且1×1020cm-3以下的n型杂质。
第4碳化硅区域20隔着第3面22a设置在第2碳化硅区域12内的第3碳化硅区域22的下方。或者，第4碳化硅区域20设置在第2碳化硅区域12内的第3碳化硅区域22的第2电极32侧。第4碳化硅区域20为接触区域。第4碳化硅区域20用于降低第2碳化硅区域12与第3电极30的接触电阻。第4碳化硅区域20的膜厚例如为0.2μm左右，小于第2碳化硅区域12。第4碳化硅区域20例如包含1×l019cm-3以上且1×1020cm-3以下的p型杂质。
第5碳化硅区域10a设置在第1碳化硅区域10b与第2电极32之间的碳化硅层10内。第5碳化硅区域10a例如为包含1×1018cm-3以上且1×1020cm-3以下的n型杂质的n型4H-SiC。n型杂质例如为N(氮)、As(砷)、P(磷)或Sb(锑)。
第3电极30包含第1面10a1与第3面22a而设置在第2碳化硅区域12内。或者，第3电极30的一端设置在比第3碳化硅区域22更靠第1电极34侧，另一端设置在比第3碳化硅区域22更靠第4碳化硅区域20侧。第3电极30为接触电极。第3电极30具有设置在第3面22a的下方的第1部分30a、设置在第3面22a与第1面10a1之间的第2部分30b及设置在第3碳化硅区域22的上方的第3部分30c。因此，第3电极30的膜厚大于第3电极30所包含的第1面10a1的部分与第3电极30所包含的第3面22a的部分的距离。换句话说，第3电极30的膜厚大于第3碳化硅区域22的膜厚。此处，第3面22a是从第4碳化硅区域20与第3碳化硅区域22之间向第3电极30延伸的平面。
而且，与第1面10a1垂直的第4面30d内的第1部分30a的与第3面22a平行的方向的长度L1，短于第3面30d内的第2部分30b的与第3面22a平行的方向的长度L2。
图1B与图1C是表示第1面10a1与第4面30d的关系的示意图。定义X轴方向、作为相对于X轴方向垂直的1个方向的Y轴方向、作为相对于X轴方向及Y轴方向垂直的方向的Z轴方向。在第1面10a1为相对于Z轴垂直的面、也就是与XY平面平行的面的情况下，第4面30d为与x轴垂直的平面、也就是与yz平面平行的平面。因此，第4面30d相对于第1面10a1垂直。
第3电极30的膜厚、第3电极30所包含的第1面10a1的部分与第3电极30所包含的第3面22a的部分的距离、上述L1及L2例如能够通过利用TEM(Transmission ElectronMicroscope：透射型电子显微镜)-EDX(Energy Dispersive X-ray Spectroscopy，能量色散X射线光谱法)观察半导体装置100的截面或对该截面中的元素进行分析而进行测定。
第3电极30包含金属硅化物。金属硅化物例如为钛硅化物、铝硅化物、镍硅化物、钴硅化物、钽硅化物、钨硅化物或铪硅化物。为了缩小接触电阻，最优选为镍硅化物。
第2电极32与第2面10a2相接而设置。此外，第2电极32可以与第2面10a2直接相接，也可以隔着中间层等间接地相接。或者，第2电极32设置在碳化硅层10的与第1电极34相反的一侧，且电连接于碳化硅层10。第2电极32包含金属硅化物。为了缩小接触电阻，最优选为镍硅化物。
第2绝缘膜54设置在第1绝缘膜52及第1电极34的侧方及上方。第2绝缘膜54将第3电极30与第1电极32电绝缘。
第4电极36为源极电极。第4电极36电连接于第3电极30。或者，第4电极36设置在第3电极30上及第2绝缘膜54侧方及第2绝缘膜54上。第4电极36例如具有Ti(钛)/Al(铝)的积层结构，且通过公知的工艺而形成。此外，也可以在第4电极36与第3电极30之间设置具有Ti/TiN(氮化钛)/Al的积层结构的障壁金属。而且，也可以在第4电极36的上部设置包含SiN(氮化硅)的钝化膜。
接下来，对本实施方式的半导体装置100的作用效果进行记载。
通过设置第1部分30a与第2部分30b而使第3电极的膜厚大于第1面10a1与第3面22a的距离。通过设置第1部分30a，与未设置第1部分30a的情况相比，第3电极30与第4碳化硅区域20的接触电阻被降低。另一方面，通过第2部分30b降低第3电极30与第3碳化硅区域22的接触电阻。因此，通过使第3电极30具有第1部分30a与第2部分30b这两个部分而降低第3电极30与第4碳化硅区域20及第3碳化硅区域22的接触电阻。
由于L1短于L2、也就是L2长于L1，因此第3电极30更进入到第3碳化硅区域22内而设置。由此，能够进一步降低第3电极30与第3碳化硅区域22的接触电阻。
由于第3电极30具有第3部分30c，因此膜厚比第1面10a1与第3面22a的距离进一步增大。由此，能够提高第3电极30的制造上的裕度。
接下来，对本实施方式的半导体装置100的制造方法进行记载。
图2是表示本实施方式的半导体装置的制造方法的流程图。图3至图8是本实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。
本实施方式的半导体装置100的制造方法是在n型的第5碳化硅区域10a上形成n型的第1碳化硅区域10b，在第1碳化硅区域10b上形成第1掩模60，隔着第1掩模60在第1碳化硅区域10b上离子注入p型杂质而形成p型的第2碳化硅区域(碳化硅层)12，去除第1掩模60并在第2碳化硅区域12上及第1碳化硅区域10b上形成第2掩模62(mask)，隔着第2掩模62在第2碳化硅区域12上离子注入p型杂质而形成p型的第4碳化硅区域20，隔着第2掩模62在第4碳化硅区域20上离子注入n型杂质而形成具有与第4碳化硅区域20相接的第3面22a及设置在第3面的相反侧的第4面22b的n型的第3碳化硅区域22，去除第2掩模62并通过热处理使离子注入的杂质活化，而在第1碳化硅区域10b上、第2碳化硅区域12上及第3碳化硅区域22上形成第1绝缘膜52，在第1绝缘膜52上形成第1电极34，在第1碳化硅区域10b及第3电极30上的第1绝缘膜52及第1电极34的侧方及上方形成第2绝缘膜54，在第3碳化硅区域22及第2绝缘膜54上形成包含金属的金属层70，对形成着金属层70的第2碳化硅区域12进行热处理，而在第4碳化硅区域20上的第3碳化硅区域22的侧方形成膜厚大于第3面与第2面的距离且包含金属硅化物的第3电极，去除金属膜70。
首先，准备n型的第5碳化硅区域10a。
接下来，如图3所示，例如利用外延法在n型的第5碳化硅区域10a上形成n型的第1碳化硅区域10b(S10)。
接下来，例如使用光阻在第1碳化硅区域10b上形成第1掩模60(S12)。
接下来，如图4所示，隔着第1掩模60在第1碳化硅区域10b上离子注入p型杂质而形成p型的第2碳化硅区域12(S14)。
接下来，去除第1掩模60(S16)。
接下来，在第2碳化硅区域12上及第1碳化硅区域10b上形成第2掩模(mask)62(S18)。此外，也可以在不去除第1掩模60的情况下形成第2掩模。
接下来，如图5所示，隔着第2掩模62在第2碳化硅区域12上离子注入p型杂质而形成p型的第4碳化硅区域20(S20)。
接下来，如图6所示，隔着第2掩模62在第4碳化硅区域上离子注入n型杂质，而形成具有与第4碳化硅区域相接的第3面及设置在第3面的相反侧的第2面的n型的第3碳化硅区域22(S22)。此处，第3碳化硅区域22的膜厚优选为100nm以下。此外，也可以在离子注入n型杂质而形成n型的第3碳化硅区域22后离子注入p型杂质而形成p型的第4碳化硅区域20。
此外，第4碳化硅区域20的形成与第3碳化硅区域22的形成即便不隔着第2掩模62进行，也可以利用分别不同的掩模进行。但是，通过使第4碳化硅区域20的形成与第3碳化硅区域22的形成均隔着第2掩模62进行，而能够使制造工艺简单。
接下来，去除第2掩模62(S24)。之后，例如通过1600℃左右的热处理而使离子注入的杂质活化。接下来，在第1碳化硅区域10b上、第2碳化硅区域12上及第3碳化硅区域22上形成第1绝缘膜52。接下来，在第1绝缘膜52上形成第1电极34。接下来，在第1绝缘膜52及第1电极34的侧方及上方形成第2绝缘膜54(S26)。接下来，形成未图示的掩模，利用RIE(Reactive Ion Etching：反应性离子蚀刻)法等去除第2绝缘膜54的一部分而形成接触区域，去除未图示的掩模。
接下来，如图7所示，在第3碳化硅区域22及第2绝缘膜54上形成包含金属的金属膜70(S28)。此处，金属层70的膜厚t1优选为90nm以上且150nm以下。而且，金属层70的膜厚t1与第3碳化硅区域22的膜厚t2的比优选为1以上且2以下、也就是1≦t1/t2≦2。
接下来，如图8所示，例如在1000℃下对形成着金属层70的第2碳化硅区域12进行5分钟热处理，而在第4碳化硅区域20上的第3碳化硅区域22的侧方形成膜厚大于第3面与第2面的距离且包含金属硅化物的第3电极30(S30)。此处，所形成的第3电极30具有第1部分30a与第2部分30b。第3电极30也可以还具有第3部分30c。接下来，在第3电极30上形成第4电极36。
接下来，使用硫酸过氧化氢混合物等化学溶液去除金属膜70(S32)。接下来，与第5碳化硅区域10a的第2面10a2相接而形成第2电极32(S34)，获得本实施方式的半导体装置100。此外，第3部分30c也可以通过逆向溅镀法等去除。
接下来，对本实施方式的半导体装置100的制造方法的作用效果进行记载。
为了实现半导体装置的细微化，优选为形成与源极区域及阱区域的接触电阻小的电极。作为比较方式，考虑如下方式：在阱区域上通过离子注入而注入n型的杂质，形成源极区域，接下来形成贯通源极区域的沟槽，接下来在该沟槽下部通过离子注入而注入p型的杂质，形成接触区域，接下来，在沟槽的侧壁及底部形成镍等金属而形成电极。
在该比较方式中，在通过离子注入而注入n型的杂质从而形成沟槽后，再次通过离子注入而注入p型的杂质。因此，制造工艺变得复杂。
而且，在形成沟槽的情况下，该沟槽必须贯通源极区域。因此，沟槽的深度控制成为重要且难以解决的制造工艺。
也可以采取在离子注入n型的杂质与p型的杂质后形成沟槽的制造方法。但是，形成沟槽的部位的控制必须通过晶片的对准控制而进行，因此困难。
进而，形成于沟槽侧壁的镍等金属的膜厚的控制重要。如果镍等金属的膜厚过小，那么无法形成电极。另一方面，如果该膜厚变得过大，那么在其后的热处理时源极区域与镍等的反应过度进行，而有源极区域消失的担忧。
而且，在通过溅镀等在沟槽侧壁形成金属膜的情况下，通常会在沟槽侧壁形成薄的金属膜，因此难以形成膜厚适当的金属膜。
在本实施方式的半导体装置100的制造方法中，未形成沟槽，而形成第4碳化硅区域20、第3碳化硅区域22及金属膜70，并进行热处理而形成包含金属硅化物的第3电极30。在因第5碳化硅区域10a为4H-SiC或6H-SiC而第3面22a的面方位为(0001)的情况下，与第3面22a垂直的方向的面方位包含(1-100)或(11-20)。[1-100]方向或[11-20]方向上的金属硅化物的反应速度高于[0001]方向。因此，与第3面22a垂直的第3面30d内的第1部分30a的与第3面22a平行的方向的长度比第3面30d内的第2部分30b的与第3面22a平行的方向的长度短。结果，第3电极30与第3碳化硅区域22的接触电阻降低，而稳定地形成侧壁接点。
另一方面，p型的第4碳化硅区域20中的金属硅化物的形成速度低。因此，形成在第3面的下方的第1部分的体积极小于第2部分的体积。因此，例如在整个第4碳化硅区域形成金属硅化物的顾虑极小。结果，本实施方式的制造方法不会成为如所述形成沟槽时的例如沟槽的深度控制那样的难以解决的制造工艺，而成为容易的制造工艺。
相比于在离子注入n型杂质而形成第3碳化硅区域22后离子注入p型杂质而形成第4碳化硅区域20，在离子注入p型杂质而形成第4碳化硅区域20后离子注入n型杂质而形成第3碳化硅区域22更能够去除因离子注入p型杂质时的n型杂质所导致的不良影响。
通过利用同一第2掩模62进行第4碳化硅区域20与第3碳化硅区域22的形成，可以不进行位置对准地(自对准地)形成第4碳化硅区域20与第3碳化硅区域22。
在金属层70的膜厚t1与第3碳化硅区域的膜厚t2的比小于1、也就是t1/t2＜1或t1小于90nm的情况下，金属膜70的膜厚过小而无法形成具有足够的体积的第3电极30，因此有与第4碳化硅区域20或第3碳化硅区域22的接触电阻增加的担忧。另一方面，在金属层70的膜厚t1与第3碳化硅区域的膜厚t2的比超过2、也就是t1/t2＞2或t1大于150nm的情况下，金属膜70的膜厚过大而导致金属膜70与第3碳化硅区域22的反应过度进行，从而有第3碳化硅区域22变得过小而导致栅极-源极间短路的担忧。
第3碳化硅区域22的膜厚为100nm以下，因此能够充分地与金属膜70进行反应而良好地形成金属硅化物。如果大于100nm，那么有不会充分地与金属膜70进行反应的担忧。
而且，通过以5μm以下之间隔配置多个本实施方式的半导体装置，而提供低电阻的半导体装置。
如上所述，根据本实施方式的半导体装置，能够提供一种具有接触电阻低的电极的半导体装置。
(第2实施方式)
与第1实施方式的半导体装置不同的是，本实施方式的半导体装置为沟槽型MOSFET。此处，对于与第1实施方式重复的方面省略记载。
图9是本实施方式的半导体装置200的示意性剖视图。在本实施方式的半导体装置200中，第4碳化硅区域20兼作接触区域与阱区域。在第4电极36与第1电极34之间例如设置包含氧化硅的第4绝缘膜58。
在本实施方式的半导体装置中，也能够提供一种具有接触电阻低的电极的半导体装置。
(第3实施方式)
与第1实施方式及第2实施方式的半导体装置不同的是，本实施方式的半导体装置为IGBT(Insulated Gate Bipolar Transistor，绝缘闸双极性晶体管)。此处，对于与第1实施方式及第2实施方式重复的方面省略记载。
图10是本实施方式的半导体装置的示意性剖视图。
在本实施方式的半导体装置300中，第5碳化硅区域10c为p+型的碳化硅层。第5碳化硅区域10c例如包含杂质浓度5×1018atoms/cm3左右的Al(铝)作为p型杂质。第5碳化硅区域10c作为半导体装置300的集极区域发挥功能。本实施方式的半导体装置300为IGBT。
第3电极30作为发射电极发挥功能。而且，第2电极32作为集电极发挥功能。
在本实施方式的半导体装置中，也能够提供一种具有接触电阻低的电极的半导体装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并未意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (17)

1.一种半导体装置，其特征在于具备：
碳化硅层；
第1电极；
第1绝缘膜，设置在所述碳化硅层与所述第1电极之间；
第2电极，设置在所述碳化硅层的与所述第1电极相反的一侧，且电连接于所述碳化硅层；
第1导电型的第1碳化硅区域，设置在所述碳化硅层内的所述第1电极侧；
第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内的所述第1电极侧；
第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内的所述第1电极侧；
第2导电型的第4碳化硅区域，设置在所述第2碳化硅区域内的所述第3碳化硅区域的所述第2电极侧；以及
第3电极，一端设置在比所述第3碳化硅区域更靠所述第1电极侧，另一端设置在比所述第3碳化硅区域更靠所述第4碳化硅区域侧，且包含金属硅化物。
2.根据权利要求1所述的半导体装置，其特征在于：所述金属硅化物为钛硅化物、铝硅化物、镍硅化物、钴硅化物、钽硅化物、钨硅化物或铪硅化物。
3.根据权利要求1所述的半导体装置，其特征在于：所述第3碳化硅区域的膜厚为100nm以下。
4.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第1绝缘膜及所述第1电极的侧方及上方的第2绝缘膜。
5.根据权利要求4所述的半导体装置，其特征在于：还具备设置在所述第3电极上及所述第2绝缘膜侧方及所述第2绝缘膜上的第4电极。
6.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第1碳化硅区域与所述第2电极之间的所述碳化硅层内的第1导电型的第5碳化硅区域。
7.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第1碳化硅区域与所述第2电极之间的所述碳化硅层内的第2导电型的第5碳化硅区域。
8.一种半导体装置的制造方法，其特征在于：
在第1导电型的第1碳化硅区域上离子注入第2导电型杂质而形成第2导电型的第2碳化硅区域，所述第1导电型的第1碳化硅区域设置在具有第1面及设置在所述第1面的相反侧的第2面的碳化硅层内，且一部分设置在所述第1面；
在所述第2碳化硅区域上离子注入第2导电型杂质而形成第2导电型的第4碳化硅区域，
在所述第2碳化硅区域上离子注入第1导电型杂质，而形成与所述第4碳化硅区域隔着第3面而形成的第1导电型的第3碳化硅区域，
在所述第3碳化硅区域上形成包含金属的金属层，
对形成着所述金属层的所述碳化硅层进行热处理而形成第3电极，所述第3电极包含所述第1面与所述第3面而设置在所述第2碳化硅区域内，膜厚大于所述第3电极所包含的所述第1面的部分与所述第3电极所包含的所述第3面的部分的距离，且包含金属硅化物。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于：在所述第2碳化硅区域上离子注入第2导电型杂质而形成所述第4碳化硅区域后，在所述第2碳化硅区域上离子注入第1导电型杂质而形成所述第3碳化硅区域。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于：
在所述第2碳化硅区域上离子注入第2导电型杂质之前及在所述第2碳化硅区域上离子注入第1导电型杂质之前，在所述第2碳化硅区域上形成掩模，
隔着所述掩模在所述第2碳化硅区域上离子注入第2导电型杂质而形成所述第4碳化硅区域，
隔着所述掩模在所述第2碳化硅区域上离子注入第1导电型杂质而形成所述第3碳化硅区域。
11.根据权利要求8所述的半导体装置的制造方法，其特征在于：所述金属层的膜厚与所述第3碳化硅区域的膜厚的比为1以上且2以下。
12.根据权利要求8所述的半导体装置的制造方法，其特征在于：所述第3碳化硅区域的膜厚为100nm以下。
13.根据权利要求8所述的半导体装置的制造方法，其特征在于：所述金属层的膜厚为90nm以上且150nm以下。
14.一种半导体装置，其特征在于具备：
碳化硅层，具有第1面及设置在所述第1面的相反侧的第2面；
绝缘膜，设置在所述第1面上；
第1电极，设置在所述绝缘膜上；
第2电极，与所述第2面相接而设置；
第1导电型的第1碳化硅区域，设置在所述碳化硅层内，且一部分设置在所述第1面；
第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内，且一部分设置在所述第1面；
第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内，且一部分设置在所述第1面；
第2导电型的第4碳化硅区域，隔着第3面设置在所述第2碳化硅区域内的所述第3碳化硅区域的下方；以及
第3电极，包含所述第1面与所述第3面而设置在所述第2碳化硅区域内，膜厚大于所述第3电极所包含的所述第1面的部分与所述第3电极所包含的所述第3面的部分的距离，且包含金属硅化物。
15.根据权利要求14所述的半导体装置，其特征在于：
所述第3电极具有设置在所述第3面的下方的第1部分及设置在所述第1面与所述第3面之间的第2部分，
与所述第1面垂直的第4面内的所述第1部分的与所述第1面平行的方向的长度，短于所述第4面内的所述第2部分的与所述第1面平行的方向的长度。
16.根据权利要求14所述的半导体装置，其特征在于：所述第3电极还具有设置在所述第1面的上方的第3部分。
17.根据权利要求14所述的半导体装置，其特征在于：所述金属硅化物为钛硅化物、铝硅化物、镍硅化物、钴硅化物、钽硅化物、钨硅化物或铪硅化物。
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