CN106504782A - 用于改善信号完整性的半导体存储器装置和半导体*** - Google Patents

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金京范
文贤锺
李稀裼
车承勇
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Abstract

提供了一种用于改善信号完整性的半导体存储器装置和半导体***。所述半导体存储器装置包括具有用于片内终结的第一终结电阻器的第一存储器裸片，以及具有用于片内终结的第二终结电阻器并形成在第一存储器裸片上的第二存储器裸片。第一存储器裸片和第二存储器裸片中的每个具有中心焊盘型并且基于多列结构而操作。当访问第一存储器裸片时，第二终结电阻器连接到第二存储器裸片，当访问第二存储器裸片时，第一终结电阻器连接到第一存储器裸片。

Description

用于改善信号完整性的半导体存储器装置和半导体***
本申请要求于2015年9月4日在韩国知识产权局提交的第10-2015-0125715号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本发明构思的一些示例涉及半导体存储器装置，更具体地讲，涉及堆叠有多个存储器裸片(memory die)的堆叠芯片结构的半导体存储器装置。
背景技术
动态随机存取存储器DRAM可以以多芯片封装件的形式来实现以增大存储容量。即，多芯片封装件表示堆叠有多个存储器裸片的封装件。例如，多个存储器裸片可使基底置于其间并且可以接收从控制器提供的信号。例如，这种结构可以被称为双列结构(dual-rank structure)。
随着传输速度增大，控制器与DRAM之间交换的信号的摆动宽度逐渐减小以使传输信号所用的延迟时间最小化。随着摆动宽度减小，外部噪声对信号的影响增大，信号根据接口终端处的阻抗失配的反射成为关键。当信号传输期间发生阻抗失配时，出现信号完整性问题。信号完整性的降低使得难以迅速地传输信号并且在包括DRAM的写入操作和读取操作的访问操作期间引起误差。
因此，在接收侧的DRAM裸片中，被称为“片内终结(on-die termination)”或“芯片上终结(on-chip termination)”的阻抗匹配电路被安装在存储器裸片中的焊盘附近。通常，在片内终结方案中，在发送侧的装置(例如，控制器)中形成源终结。在接收侧的存储器(例如，存储器裸片)中，相对于连接到输入焊盘的接收电路，通过并联连接的终结电路形成并联终结。
发明内容
本发明构思的示例实施例提供一种半导体存储器装置和一种半导体***，它们能够根据连接到位于具有中心焊盘型并且在多列结构中操作的堆叠芯片结构中的中心焊盘的再分布层的短柱效应来解决信号完整性问题。
根据本发明构思的一方面，一种半导体存储器装置可以包括具有为了片内终结而构造的第一终结电阻器的第一存储器裸片，以及具有为了片内终结而构造的第二终结电阻器并形成在第一存储器裸片上的第二存储器裸片。第一存储器裸片和第二存储器裸片的每个可以具有中心焊盘型并且可以基于多列结构而操作。当访问第一存储器裸片时，第二终结电阻器可以连接到第二存储器裸片。当访问第二存储器裸片时，第一终结电阻器可以连接到第一存储器裸片。
在一些示例实施例中，第一存储器裸片和第二存储器裸片的每个的中心焊盘可以通过再分布层在裸片边缘处引线键合。
在一些示例实施例中，再分布层的短柱长度可以大于或等于1000μm。
在一些示例实施例中，当访问第一存储器裸片时，第一终结电阻器还可以连接到第一存储器裸片。
在一些示例实施例中，当访问第二存储器裸片时，第二终结电阻器还可以连接到第二存储器裸片。
在一些示例实施例中，第一存储器裸片和第二存储器裸片的每个可以是移动动态随机存取存储器(DRAM)。
在一些示例实施例中，可以响应于从控制器提供的第一片内控制信号而执行第一终结电阻器的连接操作。
在一些示例实施例中，可以响应于从控制器提供的第二片内控制信号而执行第二终结电阻器的连接操作。
在一些示例实施例中，第一存储器裸片可以堆叠在控制器上并且可以由控制器来控制。
在一些示例实施例中，第一存储器裸片可以与控制器设置在同一层处。
根据本发明构思的另一方面，一种半导体存储器装置可以包括具有为了片内终结而构造的第一终结电阻器的第一存储器裸片，以及具有为了片内终结而构造的第二终结电阻器并形成在第一存储器裸片上的第二存储器裸片。第一存储器裸片和第二存储器裸片的每个可以具有中心焊盘型并且可以基于多列结构而操作。当访问第一存储器裸片时，第一终结电阻器和第二终结电阻器可以分别连接到第一存储器裸片和第二存储器裸片。当访问第二存储器裸片时，第二终结电阻器和第一终结电阻器可以分别连接到第二存储器裸片和第一存储器裸片。
在一些实施例中，第一存储器裸片和第二存储器裸片的每个的中心焊盘通过再分布层共同引线键合在裸片边缘处。
在一些实施例中，再分布层的短柱长度大于或等于800μm。
在一些实施例中，当访问第二存储器裸片时，第二终结电阻器还连接到第二存储器裸片。
在一些实施例中，第一存储器裸片与控制器在同一封装件中设置在同一层处并且从控制器中接收地址和命令。
根据本发明构思的另一方面，一种半导体***可以包括：控制单元，包括片内终结控制单元；半导体存储器装置，包括连接到控制单元并具有第一终结电阻器的第一存储器裸片和连接到控制单元的第二存储器裸片。第二存储器裸片具有第二终结电阻器并形成在第一存储器裸片上。半导体存储器装置中的第一存储器裸片和第二存储器裸片的每个可以具有中心焊盘型并且可以基于多列结构而操作。当访问第一存储器裸片时，第二终结电阻器可以连接到第二存储器裸片以提高用于访问第一存储器裸片的信号的根据短柱效应的信号完整性。当访问第二存储器裸片时，第一终结电阻器可以连接到第一存储器裸片以提高用于访问第二存储器裸片的信号的信号完整性。
在一些实施例中，其中，第一存储器裸片和第二存储器裸片的每个为低功率双数据速率(DDR)DRAM。
在一些实施例中，响应于从控制器提供的第一片内控制信号而执行第一终结电阻器的连接操作。
在一些实施例中，响应于从控制器提供的第二片内控制信号而执行第二终结电阻器的连接操作。
在一些实施例中，第一存储器裸片堆叠在控制器上并且从控制器接收地址、命令和数据。
根据本发明构思的另一方面，一种半导体存储器装置可以包括具有为了片内终结而构造的第一终结电阻器的第一存储器裸片，以及具有为了片内终结而构造的第二终结电阻器并堆叠在第一存储器裸片上的第二存储器裸片。当第一存储器裸片和第二存储器裸片的每个基于多列结构而操作并且再分布层的短柱长度超过短柱效应允许长度时，在第一存储器裸片的操作期间可以选择第二终结电阻器，并且在第二存储器裸片的操作期间可以选择第一终结电阻器。
在一些实施例中，短柱效应允许长度为大于或等于1000μm。
在一些实施例中，第一存储器裸片和第二存储器裸片的每个的焊盘布置为具有中心焊盘型。
在一些实施例中，再分布层为电连接在布置在裸片的中心处的焊盘与布置在裸片的边缘处的金属图案之间的金属布线图案。
在一些实施例中，第一终结电阻器的电阻值等于第二终结电阻器的电阻值。
根据本发明构思的另一方面，一种半导体存储器装置包括具有第一终结电阻器的第一存储器裸片以及具有第二终结电阻器的第二存储器裸片。第一存储器裸片和第二存储器裸片的每个具有中心焊盘型。在第一存储器裸片的操作期间选择第二终结电阻器，在第二存储器裸片的操作期间选择第一终结电阻器。
在一些实施例中，半导体存储器装置中的第一存储器裸片和第二存储器裸片的每个基于多列结构而操作。
在一些实施例中，第一存储器裸片与第二存储器裸片的每个的中心焊盘通过再分布层在裸片边缘处引线键合。
在一些实施例中，再分布层的短柱长度大于或等于1000μm。
在一些实施例中，第一存储器裸片和第二存储器裸片的每个是移动动态随机存取存储器(DRAM)。
附图说明
如附图所示，通过发明构思的优选实施例的更具体的描述，发明构思的上述及其他特征和优点将是清楚的，在附图中同样的标号在不同的示图中始终指示相同的部件。附图未必是按比例绘制的，而将重点放在示出发明构思的原理。
图1是示出根据本发明构思的一些示例实施例的半导体***的框图。
图2是示出根据本发明构思的一些示例实施例的半导体存储器装置中的存储器裸片的终结的示意图。
图3是示出根据本发明构思的一些示例实施例的中心焊盘型焊盘和金属布线图案的布置的示意图。
图4是示出根据本发明构思的一些示例实施例的片内终结的控制操作的流程图。
图5是示出根据本发明构思的一些示例实施例的存储器***的裸片布置结构的示意图。
图6是示出根据本发明构思的一些示例实施例的存储器***的裸片布置结构的剖视图。
图7是示出根据本发明构思的一些示例实施例的应用图6的裸片布置结构的3D芯片结构的剖视图。
图8是示出根据本发明构思的一些示例实施例的应用图5的裸片布置结构的2.5D芯片结构的剖视图。
图9是示出应用于计算装置的本发明构思的示例实施例的框图。
图10是示出应用于云***的本发明构思的示例实施例的示意图。
具体实施方式
在下文中，将参照附图更充分地描述各种示例实施例，在附图中示出一些示例实施例。然而，本发明构思可以以许多不同的形式实施并且不应该被解释为局限于这里阐述的示例实施例。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相反地，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的附图标记始终指示同样的元件。如这里所使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
将理解的是，尽管术语第一、第二、第三等在这里可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分。
为了便于描述，在这里可以使用空间相对术语，诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等，用来描述如附图中所示的一个元件或特征与其他元件或特征的关系。将理解的是，空间相对术语意在包含除附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件将被定位为“在”其他元件或特征“上方”。因此，示例术语“在……下方”可以包含上方和下方两种方位。装置可以被另外定位(旋转90度或在其他方位)并相应地解释在这里使用的空间相对描述符。
在这里使用的术语仅为了描述具体示例实施例的目的，并不意在限制本发明构思。如这里所使用的，除非上下文另外清楚地指示，否则单数形式的“一个(种)”和“所述(该)”也意在包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包含”时，指明所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组的存在或添加。
这里参照作为理想化示例实施例(和中间结构)的示意图示的剖视图示来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例不应被解释为局限于这里示出的区域的具体形状，而是要包括因例如制造导致的形状方面的偏差。例如，示出为矩形的注入区域将通常在其边缘处具有圆形的或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。类似地，由注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，附图中所示的区域本质上是示意性的，它们的形状不意在图示装置的区域的实际形状，并且不意在限制本发明构思的范围。
尽管可能没有示出一些剖视图的相应的平面图和/或透视图，但这里示出的装置结构的剖视图对沿如将在平面图中示出的两个不同方向和/或在如将在透视图中示出的三个不同方向上延伸的多个装置结构提供支持。所述两个不同方向可以彼此正交或者可以彼此不正交。所述三个不同方向可以包括可以与所述两个不同方向正交的第三方向。所述多个装置结构可以集成在同一电子装置中。例如，当在剖视图中示出装置结构(例如，存储器单元结构或晶体管结构)时，电子装置可以包括多个装置结构(例如，存储器单元结构或晶体管结构)，如将由电子装置的平面图所示的。所述多个装置结构可以布置在阵列中和/或布置在二维图案中。
图1是示出根据本发明构思的一些示例实施例的半导体***的框图。
参照图1，半导体***可以包括以多芯片封装件(MCP)结构实现的半导体存储器装置200和用于控制存储器装置200的控制器100。
控制器100可以包括配置的或另外对照并布置的片内终结(ODT)控制单元110以控制片内终结。
半导体存储器装置200可以包括至少两个存储器裸片，例如，第一存储器裸片210和第二存储器裸片220。当第一存储器裸片210设置在基底上时，第二存储器裸片220可以堆叠在第一存储器裸片210上。可选择地，当第二存储器裸片220设置在基底上时，第一存储器裸片210可以堆叠在第二存储器裸片220上。
第一存储器裸片210可以响应于来自控制器100的第一芯片选择信号CS1而被激活。第一存储器裸片210可以从控制器100接收命令和地址CA作为控制信号。第一存储器裸片210可以在写入操作期间从控制器100接收数据DQ或者可以在读取操作期间向控制器100发送数据DQ。第一存储器裸片210可以响应于来自控制器100中的ODT控制单元110的第一片内控制信号OCS1而执行第一存储器裸片210的片内终结。
第二存储器裸片220可以响应于来自控制器100的第二芯片选择信号CS2而被激活。第二存储器裸片220可以从控制器100接收命令和地址CA作为控制信号。第二存储器裸片220可以在写入操作期间从控制器100接收数据DQ，或者可以在读取操作期间向控制器100发送数据DQ。第二存储器裸片220可以响应于来自控制器100中的ODT控制单元110的第二片内控制信号OCS2而执行第二存储器裸片220的片内终结。
图1中示出本发明构思的一些示例实施例使得控制器100向第一存储器裸片210和第二存储器裸片220二者发送命令信号、地址信号和数据。然而，本发明构思的范围和精神可以不限于此。
当将图1的半导体***应用到移动电子装置时，控制器100可以是由诸如AndroidTM、iOSTM、WindowsTM、BadaTM、BlackberryTM或SymbianTM等的操作***(OS)驱动的移动应用处理器(AP)。此外，半导体存储器装置200可以是例如低功率双数据速率(LPDDR)型的动态随机存取存储器(DRAM)。
第一存储器裸片210和第二存储器裸片220中的每个可以包括具有用于存储数据的多个页面的半导体存储器单元阵列。在本示例实施例中，页面可以指字线，一个页面的打开可以指示访问连接到一条字线的所有存储器单元。例如，当连接到一条字线的存储器单元的个数为1024时，一个页面尺寸的打开可以指访问连接到由行地址选择的字线的1024个存储器单元。
第一存储器裸片210和第二存储器裸片220的存储器单元阵列可以包括：主阵列区域，设置有用于存储数据的正常存储器单元；虚拟阵列区域，设置有正常存储器单元以保证正常操作；冗余区域，设置有备用存储器单元以修复正常存储器单元的故障。
例如，正常存储器单元中的一个和备用存储器单元中的一个可以具有相同的尺寸和形式。例如，一个DRAM存储器单元可以包括一个存取晶体管和一个存储电容器。
根据本发明构思的一些示例实施例，存取操作可以表示为了从存储器单元读取数据或为了将数据写入存储器单元而导通存储器单元处的存储晶体管的操作。
根据本发明构思的一些示例实施例，激活操作或操作的激活模式可以指激活由行地址选择的存储器单元阵列的页面(例如，字线)的操作。
存储器单元阵列的页面(例如，字线)可以由行解码器选择，存储器单元阵列的位线可以由列解码器选择。
行解码器可以对行地址进行解码并且可以激活由解码的行地址选择的页面(例如，或者字线)。列解码器可以对列地址进行解码并且可以使用解码的列地址来选择位线。
感测放大器和写入驱动器可以使从存储器单元读取的数据放大并且可以向I/O电路提供数据。感测放大器和写入驱动器可以驱动从控制器100接收的写入数据并且可以向选择的存储器单元提供写入数据。I/O电路可以将读取数据从选择的存储器单元输出到控制器100。I/O电路可以从控制器100接收写入数据并且可以向感测放大器和写入驱动器提供写入数据。
在图1中示出本发明构思的一些示例实施例使得存储器单元阵列以DRAM单元来实现。然而，本发明构思的范围和精神可以不限于此。例如，存储器单元阵列可以以磁性RAM(MRAM)单元而不是DRAM单元来实现。
诸如静态随机存取存储器(SRAM)或DRAM的易失性半导体存储器装置在供电中断时会丢失存储在其中的数据。可选择地，诸如磁性RAM(MRAM)的非易失性半导体存储器装置在供电中断后可以保留其中存储的数据。因此，非易失性半导体存储器装置可以用于防止数据由于电源故障或电源中断而引起的丢失。具体地讲，当存储器裸片(例如，第一存储器裸片210和第二存储器裸片220中的一个)为自旋转移力矩磁阻随机存取存储器(STT-MRAM)时，除了具有DRAM的优点之外，存储器裸片还可以具有MRAM的优点。STT-MRAM单元可以包括磁性隧道结(MTJ)元件和选择晶体管。MTJ元件可以从根本上包括固定层、自由层和形成在固定层与自由层之间的隧道层。固定层的磁化方向可以是固定的，自由层的磁化方向可以在一定条件下与固定层的磁化方向相同或相反。
图2是示出根据本发明构思的一些示例实施例的半导体存储器装置中的存储器裸片的终结的示意图。
参照图2，第一存储器裸片210可以具有用于片内终结的第一终结电阻器R1。第一终结电阻器R1可以基于第一终结连接开关212的开关操作而选择性地连接到第一节点ND1。即，第一终结电阻器R1基于第一片内控制信号OCS1选择性地连接到第一节点ND1。第一节点ND1可以连接到用于接收信号的输入焊盘的位置。以例如再分布层RDL实现的第一金属布线图案216可以形成在第一节点ND1与引线键合wb1的一端之间。因此，第一存储器裸片210的接收缓冲器214和发送缓冲器215可以连接到第一节点ND1并且可以放置在第一存储器裸片210的中心区域处以发送和接收信号。共金属图案202可以设置在引线键合wb1的另一端处。即，共金属图案202和第一金属布线图案216可以使用引线键合wb1来连接。在这个实施例中，为了第一存储器裸片210的容易引线键合，第一金属布线图案216可以是从设置在裸片的中心处的焊盘延伸到裸片的边缘的布线。
第一终结电阻器R1可以连接到第一终结连接开关212。即，第一终结连接开关212可以连接在第一终结电阻器R1与第一节点ND1之间使得第一终结电阻器R1基于第一片内控制信号OCS1而选择性地连接到第一节点ND1。第一终结电阻器R1可以与第一金属布线图案216并联。
第二存储器裸片220可以具有用于片内终结的第二终结电阻器R2。第二终结电阻器R2可以基于第二终结连接开关222的开关操作而选择性地连接到第二节点ND2。即，第二终结电阻器R2基于第二片内控制信号OCS2选择性地连接到第二节点ND2。第二节点ND2可以连接到用于接收信号的输入焊盘的位置。以例如再分布层RDL实现的第二金属布线图案226可以形成在第二节点ND2与引线键合wb2的一端之间。因此，第二存储器裸片220的接收缓冲器224和发送缓冲器225可以连接到第二节点ND2并且可以放置在第二存储器裸片220的中心区域处以发送和接收信号。共金属图案202可以设置在引线键合wb2的另一端处。即，共金属图案202和第二金属布线图案226可以使用引线键合wb2连接。在这个实施例中，为了第二存储器裸片220的容易引线键合，第二金属布线图案226可以是从设置在裸片中心处的焊盘延伸到裸片的边缘的布线。
第二终结电阻器R2可以连接到第二终结连接开关222。即，第二终结连接开关222可以连接在第二终结电阻器R2与第二节点ND2之间，使得第二终结电阻器R2基于第二片内控制信号OCS2而选择性地连接到第二节点ND2。第二终结电阻器R2可以与第二金属布线图案226并联。
如图2中所示，在堆叠有第一存储器裸片210和第二存储器裸片220的结构中，在两个裸片(例如第一存储器裸片210和第二存储器裸片220)连接到一个信号连接点的双列***中，连接到共金属图案202的一条信号线可以具有双负载以基于双列结构执行操作。例如，当施加到一条信号线的信号为命令时，命令可以被发送到共金属图案202并且可以被发送到使用引线键合wb1连接的第一金属布线图案216以及使用线键合wb2连接的第二金属布线图案226。因此，命令可以被同时发送到第一存储器裸片210的接收缓冲器214以及第二存储器裸片220的接收缓冲器224。
当第一存储器裸片210和第二存储器裸片220中的每个具有中心焊盘型焊盘并基于多列结构操作时，第一存储器裸片210和第二存储器裸片220中的每个的终结可以是“其他终结”型以防止信号完整性的问题或使该问题最小化。即，当访问第一存储器裸片210时，第二终结电阻器R2可以连接到第二存储器裸片220的第二节点ND2，当访问第二存储器裸片220时，第一终结电阻器R1可以连接到第一存储器裸片210的第一节点ND1。
例如，在对第一存储器裸片210进行写入操作期间，控制器100可以将用于断开第一终结连接开关212的第一片内控制信号OCS1发送到第一终结连接开关212，并且可以将用于接通第二终结连接开关222的第二片内控制信号OCS2发送到第二终结连接开关222。即，用于断开第一终结连接开关212的第一片内控制信号OCS1可以使第一终结电阻器R1与第一节点ND1断开，用于接通第二终结连接开关222的第二片内控制信号OCS2可以使第二终结电阻器连接到第二节点ND2。结果，可以减小当再分布层的短柱长度超过短柱效应(stubeffect)允许长度时发生的短柱效应。因此，在具有中心焊盘型焊盘并且基于多列结构操作的堆叠芯片结构中，可以解决根据连接到中心焊盘的再分布层的短柱效应的信号完整性的问题或使该问题最小化。
在对第二存储器裸片220的写入操作期间，控制器100可以将用于接通第一终结连接开关212的第一片内控制信号OCS1发送到第一终结连接开关212，并且可以将用于断开第二终结连接开关222的第二片内控制信号OCS2发送到第二终结连接开关222。即，用于接通第一终结连接开关212的第一片内控制信号OCS1可以将第一终结电阻器R1连接到第一节点ND1，用于断开第二终结连接开关222的第二片内控制信号OCS2可以使第二终结电阻器与第二节点ND2断开。因此，可以减小当再分布层的短柱长度超过短柱效应允许长度时发生的短柱效应。
这样，根据本发明构思的一些示例实施例，当对于一个存储器裸片执行访问操作时，可以形成“其他终结”(即，另一存储器裸片的片内终结)。即，在第一存储器裸片210的操作期间选择第二终结电阻器R2，在第二存储器裸片220的操作期间选择第一终结电阻器R1。在具有中心焊盘型焊盘的多列结构中，“其他终结”可以被称为“非目标片内终结”。根据本发明的示例实施例，第一终结电阻器R1的电阻值可以等于第二终结电阻器R2的电阻值。
结果，在图2中示出的双负载结构中，当再分布层216的短柱长度L1大于或等于约1000μm时，信号完整性(SI)会由于短柱效应而降低。由于在一般边缘焊盘型的移动DRAM的双负载结构中短柱长度L1相对短，所以根据短柱长度L1的短柱效应会小。因此，信号完整性不会显著地降低。然而，由于应用再分布层(RDL)的中心焊盘型双负载结构的移动DRAM中短柱长度L1相对长，所以信号完整性会显著地降低。根据本发明构思的一些示例实施例，在中心焊盘型存储器的多列结构中，非目标片内终结(ODT)模式可以用于根据短柱效应来改善信号完整性。
在一些示例实施例中，可以形成用于相对于执行访问操作的存储器裸片和未执行访问操作的另一存储器裸片两者执行片内终结的“两者终结”或“全部终结”。即，在图2中，第一存储器裸片210和第二存储器裸片220中的每个可以具有中心焊盘型并且可以基于多列结构而操作。当访问第一存储器裸片210时，第一终结电阻器R1可以连接到第一存储器裸片210，并且第二终结电阻器R2可以连接到第二存储器裸片220。当访问第二存储器裸片220时，第二终结电阻器R2可以连接到第二存储器裸片220，并且第一终结电阻器R1可以连接到第一存储器裸片210。
ODT控制单元110可以将信号发送到第一存储器裸片210和/或第二存储器裸片220以监视信号完整性。第一存储器裸片210和/或第二存储器裸片220可以向控制器100发送用于监视信号完整性的监视信号。ODT控制单元110可以接收监视信号。当监视信号完整性的结果指示“其他终结”比“两者终结”更有效时可以形成“其他终结”。当“两者终结”比“其他终结”更有效时可以形成“两者终结”。
图2中示出的半导体存储器装置200的平面布置可以在图3中示出。
图3是示出根据本发明构思的一些示例实施例的中心焊盘型焊盘和金属布线图案的布置的示意图。
参照图3，半导体存储器装置200的作为中心焊盘型的第一存储器裸片210的焊盘211-1、211-2、……、211-n可以设置在第一存储器裸片210的中心区域处。图3中的RDL2 216可以与图2的第一金属布线图案216对应。图3中示出的焊盘211-2可以连接到图2中示出的第一节点ND1。图3中的RDL2 216可以连接到边缘金属图案218。边缘金属图案218可以通过引线键合wb1连接到共金属图案202。结果，图3的共金属图案202可以与图2的放置在第一存储器裸片210外部的共金属图案202对应。尽管未在图3中示出，但如图2中所示，共金属图案202可以通过引线键合wb2连接到第二金属布线图案226。
当半导体存储器装置200具有两个存储器裸片时，共金属图案202可以具有例如双负载结构。然而，当半导体存储器装置200具有三个存储器裸片时，共金属图案202可以具有例如三重负载结构。
这样，当半导体存储器装置基于多列结构操作并且为中心焊盘型时，会发生根据短柱长度的短柱效应。根据本发明构思的片内终结，由于使短柱效应最小化或防止短柱效应，所以可以改善信号完整性。
图4是示出根据本发明构思的一些示例实施例的片内终结的控制操作的流程图。
参照图4，在步骤S400，控制器100中的ODT控制单元110可以执行初始化。可以在半导体***例如被接通电源或操作时周期性地执行初始化。
在步骤S410，ODT控制单元110可以确定电流操作模式是否为ODT模式。如果操作模式为ODT模式，则过程可以行进到步骤S420。在这个实施例中，ODT模式可以是将要由用户或程序选择的操作模式。例如，当形成“其他片内终结”使得信号完整性(SI)未被降低时，ODT模式可以被设定为导通状态。
在步骤420，可以确定是否要使第一存储器裸片210操作。在这个实施例中，第一存储器裸片210的操作可以包括将来自控制器100的数据写入到存储器单元或者将从存储器单元读取的数据传递到控制器100的操作。
当确定要使第一存储器裸片210操作时，在步骤S430，可以将第二存储器裸片220的片内终结设定为导通状态。即，在这个实施例中，控制器100可以将用于断开第一终结连接开关212的第一片内控制信号OCS1发送到第一终结连接开关212，并且可以将用于接通第二终结连接开关222的第二片内控制信号OCS2发送到第二终结连接开关222。即，用于断开第一终结连接开关212的第一片内控制信号OCS1可以使第一终结电阻器R1与第一节点ND1断开，用于接通第二终结连接开关222的第二片内控制信号OCS2可以将第二终结电阻器连接到第二节点ND2。在第一存储器裸片210的操作期间选择第二终结电阻器R2。因此，与中心焊盘型一样，可以减小在再分布层的短柱长度相对长时发生的短柱效应。
当第一存储器裸片210不操作时(即，当第二存储器裸片220操作时)，在步骤S440，可以将第一存储器裸片210的片内终结设定为导通状态。在这种情况下，控制器100可以将用于接通第一终结连接开关212的第一片内控制信号OCS1发送到第一终结连接开关212，并且可以将用于断开第二终结连接开关222的第二片内控制信号OCS2发送到第二终结连接开关222。即，用于接通第一终结连接开关212的第一片内控制信号OCS1可以将第一终结电阻器R1连接到第一节点ND1，用于断开第二终结连接开关222的第二片内控制信号OCS2可以使第二终结电阻器与第二节点ND2断开。在第二存储器裸片220的操作期间选择第一终结电阻器R1。因此，与中心焊盘型一样，可以减小在再分布层的短柱长度相对长时发生的短柱效应。
在步骤S450，可以确定第一存储器裸片210或第二存储器裸片220的访问操作是否完成。当访问操作未完成时，过程可以行进到步骤S420。当访问操作完成时，可以完成片内终结。
示出了本发明构思的一些示例实施例使得基于图4中示出的流程图在两个裸片中形成“其他终结”。然而，本发明构思的范围和精神不限于此。
图5是示出根据本发明构思的一些示例实施例的存储器***的裸片布置结构的示意图。
参照图5，示出用作控制器100的片上***(SoC)和具有堆叠芯片结构的半导体存储器装置200的布置结构。半导体存储器装置200可以具有基于多列结构操作的多个存储器裸片210、220、230和250。由于半导体存储器装置200包括至少两个存储器裸片，所以半导体存储器装置200可以具有双列结构。然而，半导体存储器装置200可以以包括至少三个存储器裸片的多列结构来实现。
在图5中，SoC 100和第一存储器裸片210可以设置在同一层处并且设置在基底上。例如，当SoC 100设置在第一层处时，第一存储器裸片210也可以设置在第一层处。图5中示出本发明构思的一些示例实施例使得第二存储器裸片220可以堆叠在第一存储器裸片210上。然而，本发明构思的范围和精神可以不限于此。例如，第一存储器裸片210可以堆叠在第二存储器裸片220上。
图6是示出根据本发明构思的一些示例实施例的存储器***的裸片布置结构的剖视图。
参照图6，示出用作控制器100的SoC和具有堆叠芯片结构的半导体存储器装置200的堆叠型布置结构。半导体存储器装置200可以具有基于多列结构操作的存储器裸片210、220、230和250。图6中示出本发明构思的一些示例实施例使得存储器裸片210、220、230和250堆叠在SoC 100上。然而，本发明构思的范围和精神可以不限于此。例如，存储器裸片210、220、230和250可以例如用层叠封装件(PoP)来实现或者可以用单一封装件来实现。
此外，当SoC 100设置在第一层处时，第一存储器裸片210可以设置在第二层处。图6中示出本发明构思的一些示例实施例使得第二存储器裸片220堆叠在第一存储器裸片210上。然而，本发明构思的范围和精神可以不限于此。例如，第一存储器裸片210可以堆叠在第二存储器裸片220或第n存储器裸片250等上。
注意的是，可以设置提供诸如高容量和高速度操作的高性能的高带宽存储器(HBM)或堆叠芯片结构。
HBM可以是存储器结构的形式并且可以具有多个存储器裸片堆叠在设置在底层处的用作逻辑电路的缓冲裸片(或基体裸片)上的形式。这里，每个存储器裸片可以通过硅通孔(TSV)连接到缓冲裸片以与缓冲裸片交换数据并控制信号。
2.5维(2.5D)芯片结构和3维(3D)芯片结构可以被公知为堆叠芯片结构。2.5D芯片结构可以具有HBM和主机利用***层代替印刷电路板(PCB)彼此连接以彼此电连接的芯片结构。3D芯片结构可以具有通过将HBM堆叠在主机上而使HBM和主机直接彼此连接的芯片结构。
图7是示出根据本发明构思的一些示例实施例的应用图6的裸片布置结构的3D芯片结构1000的剖视图。
参照图7，用作控制器100的主机裸片可以是SoC、中央处理单元(CPU)或图形处理单元(GPU)等。主机裸片100可以通过倒装芯片凸起FB连接到PCB 50。主机裸片100可以设置在PCB 50上。用于形成HBM 200的结构的存储器裸片D11至D14可以堆叠在主机裸片100上。在图7中，可以省略缓冲裸片或逻辑裸片。然而，缓冲裸片或逻辑裸片可以设置在存储器裸片D11与主机裸片100之间。微凸起MB可以设置在主机裸片100与存储器裸片D11之间以及存储器裸片D11至D14中的每个之间。为了实现HBM 200的结构，被称为“硅通孔”的TSV线可以形成在存储器裸片D11至D14中。TSV线可以电连接到形成在存储器裸片D11至D14之间的微凸起MB。TSV线可以在相对于存储器裸片D11至D14延伸的基本水平方向而延伸的基本竖直方向上延伸。
结果，图7示出主机裸片100直接连接到HBM 200而不存在***层的***的3D芯片结构1000。在中心焊盘型和多列结构中，根据本发明构思的一些示例实施例的“其他终结”或“全部终结”可以应用于图7中示出的3D芯片结构1000。
图8是示出根据本发明构思的一些示例实施例的应用图5的裸片布置结构的2.5D芯片结构1100的剖视图。
参照图8，2.5D芯片结构1100可以是HBM 200和用作控制器100的主机裸片使用***层60连接的芯片结构。
***层60可以设置在PCB 50上并且可以通过倒装芯片凸起FB电连接到PCB 50。
主机裸片100和用于形成HBM 200的结构的存储器裸片D11至D14可以堆叠在***层60上。在图8中，可以省略缓冲裸片或逻辑裸片。然而，缓冲裸片或逻辑裸片可以设置在存储器裸片D11与***层60之间。为了实现HBM 200的结构，TSV线可以形成在存储器裸片D11至D14中。TSV线可以在相对于存储器裸片D11至D14延伸的基本水平方向而延伸的基本竖直方向上延伸。TSV线可以电连接到形成在存储器裸片之间的微凸起MB。微凸起MB可以形成在存储器裸片D11与***层60之间以及主机裸片100与***层60之间。TSV线也可以形成在***层60中。
结果，图8示出***层60***在主机裸片100与存储器裸片D11之间的2.5D芯片结构1100。在中心焊盘型和多列结构中，根据本发明构思的一些示例实施例的“其他终结”或“全部终结”可以应用于图8中示出的2.5D芯片结构1100。
图9是示出应用于计算装置3000的本发明构思的示例实施例的框图。
参照图9，计算装置3000可以包括具有存储器装置4520和存储器控制器4510的存储器***4500。例如，计算装置3000可以包括信息处理装置和计算机等。在一些示例实施例中，例如，除了包括存储器***4500之外，计算装置3000还可以包括通过总线4250彼此电连接的调制器/解调器(MODEM)4400、中央处理单元(CPU)4100、DRAM4200、用户接口4300。由CPU 4100处理的数据或从外部装置输入的数据可以存储在存储器***4500中。
例如，计算装置3000可以应用于固态驱动器(SSD)、相机图像处理器或其他应用芯片组等。在一些示例实施例中，存储器***4500可以以SSD来实现。在这样的实施例中，计算装置3000可以将高容量数据存储在存储器***4500中。
当存储器装置4520为DRAM时，存储器***4500中的存储器控制器4510可以向存储器装置4520(即，DRAM)发送命令、地址、数据或其他控制信号。
存储器装置4520可以以易失性存储器或非易失性存储器来实现。易失性存储器可以是DRAM、静态随机存取存储器(SRAM)、晶闸管RAM(TRAM)、零电容器RAM(Z-RAM)或双晶体管RAM(TTRAM)等。
非易失性存储器可以是电可擦除可编程只读存储器(EEPROM)、闪存、磁RAM(MRAM)或自旋转移力矩MRAM等。在非易失性存储器的单位单元中，可以存储一个或更多个的1比特或多位比特。
CPU 4100可以用作主机并且可以控制计算装置3000的整体操作。
在CPU 4100与存储器控制器4510之间的主机接口可以包括用于执行主机和存储器控制器4510之间的数据交换的各种协议。在一些示例实施例中，存储器控制器4510可以配置为通过诸如通用串行总线(USB)协议和***组件互连(PCI)等的各种接口协议中的至少一种来与主机或外部装置通信。
图9中示出的计算装置3000可以是以下电子装置的各种组件中的一种：例如，计算机、超移动个人计算机(UMPC)、数字图像记录仪、数字录像机、数字视频播放器、构成数据中心的存储、能够在无线环境中发送或接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程通信信息网络(telematicsnetwork)的各种电子装置中的一种、射频识别(RFID)装置或构成计算***的各种组件中的一种等。
如图2中所描述的，存储器装置4520或DRAM 4200可以具有中心焊盘型。当存储器装置4520或DRAM 4200基于多列结构操作时，可以使用“其他终结”方法或“全部终结”方法来形成终结。因此，即使短柱长度比根据边缘焊盘方法的短柱长度长，也可以使根据短柱长度的短柱效应最小化或减小根据短柱长度的短柱效应。在这样的实施例中，可以改善信号完整性。
图9中的计算装置3000的存储器***4500可以使用诸如层叠封装件(PoP)和球栅阵列(BGA)等各种封装件来安装。
图10是示出根据本发明构思的一些示例实施例的云***13000的示图。
参照图10，云***或云计算***13000可以包括例如云服务器14000、用户数据库(DB)14100、多个计算资源14200和多个用户终端。
例如，用户终端可以是诸如电脑、智能手机、电子书、便携式多媒体播放器(PMP)或便携式游戏机等的电子装置。
云***13000可以基于用户终端的请求通过诸如互联网的信息网络来提供计算资源14200的按需外包服务。在云计算环境中，服务提供商可以使用虚拟化技术来整合分别放置在彼此不同的物理位置处的数据中心的计算资源14200并且可以提供用户期望的服务。
服务用户可以在任何时间在通过虚拟化技术创建的网络空间上选择性地使用服务，并且可以利用计算资源14200而无需在每个用户终端处安装计算资源14200(例如，应用、存储、操作***(OS)和安全性等)按选择性地用作用户期望的许多服务。
特定服务用户的用户终端可以通过包括互联网和移动网络的信息网络访问云服务器14000。用户终端中的每个可以从云服务器14000接收云计算服务，特别是视频再现服务。在图10中示出本发明构思的一些示例实施例使得用户终端为台式PC 14300、智能TV14400、智能手机14500、笔记本PC 14600、便携式多媒体播放器(PMP)14700或平板PC14800。然而，本发明构思的范围和精神可以不限于此。例如，用户终端可以是可通过互联网访问的电子装置。
云服务器14000可以整合分布在云网络中的计算资源14200并且可以向用户终端提供计算资源14200。计算资源14200可以包括例如若干数据服务并且可以包括从用户终端上传的数据。云服务器14000可以使用虚拟化技术来整合分布在若干位置中的视频数据库并且可以提供用户终端需要的服务。
用户可以加入云计算服务。此时，用户信息可以存储在用户DB 14100中。例如，用户信息可以包括诸如地址或姓名等的登录信息和个人信用信息。另外，例如，用户信息可以包括视频的索引。例如，索引可以包括完全再现的视频列表、正在被再现的视频列表和正在被再现的视频的停止时间。
在一些示例实施例中，存储在用户DB 14100中的视频信息可以在用户装置之间共享。例如，当从笔记本PC 14600请求再现并且将视频服务提供给笔记本PC 14600时，视频服务的再现历史可以存储在用户DB 14100中。当从智能手机14500接收到相同视频服务的再现请求时，云服务器14000可以参照用户DB 14100找到并再现视频服务。
当智能手机14500通过云服务器14000接收视频数据流时，对视频数据流进行解码并再现解码后的数据流的操作可以与智能手机14500的操作相似。
在一些示例实施例中，云服务器14000可以参考存储在用户DB 14100中的视频服务的再现历史。例如，云服务器14000可以从用户终端接收存储在用户DB 14100中的视频的再现请求。当视频具有以前再现该视频的历史时，云服务器14000可以从开始或从前一停止点再现视频。即，可以通过用户终端根据用户的选择来改变流方法。
用户终端可以包括上面描述的作为移动DRAM的半导体存储器装置。如图2中所描述的，当半导体存储器装置为中心焊盘型并且基于多列结构操作时，可以使用“其他终结”方法或“全部终结”方法形成终结。因此，即使短柱长度比根据边缘焊盘方法的短柱长度长，也可以使根据短柱长度的短柱效应最小化或减小根据短柱长度的短柱效应。在这样的实施例中，可以改善信号完整性。因此，可以提高云***13000的操作性能或可靠性。
根据本发明构思的一些示例实施例，可以解决在再分布层的短柱长度超过短柱效应允许长度时出现的信号完整性的问题或者使这种问题最小化。
前述是本发明构思的举例说明，不被解释为发明构思的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中作出许多修改。因此，所有这样的修改意图包括在如权利要求所限定的本发明构思的范围之内。因此，要理解的是，前述是各种示例实施例的举例说明，且不被解释为局限于公开的特定示例实施例，对公开的示例实施例的修改以及其他示例实施例意图包括在所附权利要求的范围之内。

Claims (24)

1.一种半导体存储器装置，所述半导体存储器装置包括：
第一存储器裸片，具有为了片内终结而构造的第一终结电阻器；以及
第二存储器裸片，具有为了片内终结而构造的第二终结电阻器并形成在第一存储器裸片上，
其中，第一存储器裸片和第二存储器裸片的每个具有中心焊盘型并且基于多列结构而操作，
其中，当访问第一存储器裸片时，第二终结电阻器连接到第二存储器裸片，
其中，当访问第二存储器裸片时，第一终结电阻器连接到第一存储器裸片。
2.根据权利要求1所述的半导体存储器装置，其中，第一存储器裸片和第二存储器裸片的每个的中心焊盘通过再分布层在裸片边缘处引线键合。
3.根据权利要求2所述的半导体存储器装置，其中，再分布层的短柱长度大于或等于1000μm。
4.根据权利要求1所述的半导体存储器装置，其中，当访问第一存储器裸片时，第一终结电阻器还连接到第一存储器裸片。
5.根据权利要求1所述的半导体存储器装置，其中，当访问第二存储器裸片时，第二终结电阻还连接到第二存储器裸片。
6.根据权利要求1所述的半导体存储器装置，其中，第一存储器裸片和第二存储器裸片中的每个是移动动态随机存取存储器。
7.根据权利要求1所述的半导体存储器装置，其中，第一终结电阻器的连接操作是响应于从控制器提供的第一片内控制信号执行的。
8.根据权利要求1所述的半导体存储器装置，其中，第二终结电阻器的连接操作是响应于从控制器提供的第二片内控制信号执行的。
9.根据权利要求8所述的半导体存储器装置，其中，第一存储器裸片堆叠在控制器上并且由控制器来控制。
10.根据权利要求8所述的半导体存储器装置，其中，第一存储器裸片与控制器设置在同一层处。
11.一种半导体存储器装置，所述半导体存储器装置包括：
第一存储器裸片，具有为了片内终结而构造的第一终结电阻器；以及
第二存储器裸片，具有为了片内终结而构造的第二终结电阻器并形成在第一存储器裸片上，
其中，第一存储器裸片和第二存储器裸片中的每个具有中心焊盘型并且基于多列结构而操作，
其中，当访问第一存储器裸片时，第一终结电阻器连接到第一存储器裸片并且第二终结电阻器连接到第二存储器裸片，
其中，当访问第二存储器裸片时，第二终结电阻器连接到第二存储器裸片并且第一终结电阻器连接到第一存储器裸片。
12.根据权利要求11所述的半导体存储器装置，其中，第一存储器裸片和第二存储器裸片中的每个的中心焊盘通过再分布层共同引线键合在裸片边缘处。
13.根据权利要求12所述的半导体存储器装置，其中，再分布层的短柱长度大于或等于800μm。
14.根据权利要求11所述的半导体存储器装置，其中，第一存储器裸片与控制器在同一封装件中设置在同一层处并且从控制器接收地址和命令。
15.一种半导体***，所述半导体***包括：
控制单元，包括片内终结控制单元；以及
半导体存储器装置，包括连接到控制单元并具有第一终结电阻器的第一存储器裸片和连接到控制单元的第二存储器裸片，第二存储器裸片具有第二终结电阻器并形成在第一存储器裸片上，
其中，半导体存储器装置中的第一存储器裸片和第二存储器裸片的每个具有中心焊盘型并且基于多列结构而操作，
其中，当访问第一存储器裸片时，第二终结电阻器连接到第二存储器裸片，以及
其中，当访问第二存储器裸片时，第一终结电阻器连接到第一存储器裸片。
16.根据权利要求15所述的半导体***，其中，第一存储器裸片和第二存储器裸片中的每个为低功率双数据速率DRAM。
17.根据权利要求15所述的半导体***，其中，第一终结电阻器的连接操作是响应于从控制器提供的第一片内控制信号执行的。
18.根据权利要求17所述的半导体***，其中，第二终结电阻器的连接操作是响应于从控制器提供的第二片内控制信号执行的。
19.根据权利要求17所述的半导体***，其中，第一存储器裸片堆叠在控制器上并且从控制器接收地址、命令和数据。
20.一种半导体存储器装置，所述半导体存储器装置包括：
第一存储器裸片，具有为了片内终结而构造的第一终结电阻器；以及
第二存储器裸片，具有为了片内终结而构造的第二终结电阻器并堆叠在第一存储器裸片上，
其中，当第一存储器裸片和第二存储器裸片中的每个基于多列结构而操作并且再分布层的短柱长度超过短柱效应允许长度时，在第一存储器裸片的操作期间选择第二终结电阻器，并且在第二存储器裸片的操作期间选择第一终结电阻器。
21.根据权利要求20所述的半导体存储器装置，其中，短柱效应允许长度大于或等于1000μm。
22.根据权利要求20所述的半导体存储器装置，其中，第一存储器裸片和第二存储器裸片中的每个的焊盘布置为具有中心焊盘型。
23.根据权利要求20所述的半导体存储器装置，其中，再分布层为电连接在布置在裸片的中心处的焊盘与布置在裸片的边缘处的金属图案之间的金属布线图案。
24.根据权利要求20所述的半导体存储器装置，其中，第一终结电阻器的电阻值等于第二终结电阻器的电阻值。
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