CN106463419B - 集成电路 - Google Patents
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Abstract
本主题涉及一种集成电路。该集成电路包括第一金属层和通过介电层电容性地联接到第一金属层的第二金属层。进一步，第二金属层包括电子泄露路径，该电子泄露路径用于提供预定泄露时间段内从第二金属层的电荷泄露。
Description
背景技术
集成电路通常包括诸如电阻、电容、二极管和晶体管的、制造为单个单元的多个电子部件。由于相比较于分立电路的更低的成本、更小的尺寸和更强的性能，集成电路已经变得在电子设备中几乎无处不在。许多电子设备(诸如消费性电子产品、汽车、计算***和与计算***关联的其他设备)包括用于实施各种任务的集成电路。因此，根据要被实施的最终任务，各种集成电路可具有不同配置。
附图说明
参考附图提供详细的描述。在图中，附图标记最左侧的数字标识其中附图标记首次出现的图。贯穿整个图，使用相同的标记以指示相似的特征和部件。
图1根据本主题的示例图示集成电路的截面图。
图2a根据本主题的示例图示对集成电路的各个层进行描绘的截面图。
图2b和图2c根据本主题的示例图示集成电路的第二金属层。
图3根据本主题的另一示例图示集成电路的第二金属层。
具体实施方式
根据本主题的示例描述了一种诸如存储器芯片的集成电路。诸如易失性和非易失性存储器芯片的集成电路，可用在例如消费性电子产品、计算设备和其它电子设备中。集成电路可以包括第一金属层和通过介电层电容性地联接到第一金属层的第二金属层。在示例中，第一金属层可与控制栅关联，并且第二金属层可与浮栅关联。第二金属层可包括电子块部分和与电子块部分相邻的部分(也称作相邻部分)。
在示例中，形成电子块部分使得正电容耦合率得以实现。电容耦合率可以是控制栅与浮栅之间的电容和浮栅与具有源结及漏结的半导体基板层之间的电容的比率。电子块部分可以与相邻部分分开预定距离。
在电荷被施加到集成电路中的相应位元时，电子块部分可以包括自由电子。在一个示例中，集成电路中的每个位元可以具有相应的第一金属层、第二金属层和半导体基板层。因此，在电荷施加到与位元关联的漏结时，该位元可被充电。当充电时，来自电子块部分的存储的电子可以在泄露时间段内通过电子泄露路径泄露到相邻部分。
可以在电子块部分与相邻部分之间提供电子泄露路径。在示例中，可以以形成在第二金属层中的电子块部分与相邻部分之间的一个或多个金属梁的方式提供电子泄露路径。在一个示例中，电子泄露路径的横截面可以确定预定泄露时间段的持续时间。进一步，在预定泄露时间段内，电荷、电子的泄露可以将集成电路的相应位元的状态从已编程状态改变成未编程状态。与传统的、其中施加的电荷可以存储非常长的时段(典型地是年级)的非易失性存储器芯片不同，预定泄露时间段可以是，例如秒级、分钟级或小时级。
因此，可以以较长持续时间另外存储电荷的位元可以在预定泄露时间段内丢失电荷。因此，在示例中，诸如易失性存储器芯片和非易失性存储器芯片之类的存储器芯片可以具有在相应的预定泄露时间段内可改变状态的一个或多个位元。所描述的集成电路可以用于多种应用，比如，检验消耗品(诸如包括墨盒和滴定打印头的打印盒)上的电路的质量。进一步，在一个示例中，传统的***和方法可用于测试本集成电路和对本集成电路进行编程，从而在不导致额外成本的情况下，使得在各种设备中使用本集成电路是方便的。
以上所讨论的集成电路在图中和下面的相关说明书中进一步描述。应当注意，说明书和图仅阐释本主题的原理。因此将认识到的是，尽管未在本文中详尽地描述或示出，体现本主题的原理的各种设置可以从说明书中想到并且包括在其范围之内。
图1根据本主题的实施例图示集成电路100的截面图。在示例中，集成电路100可以是非易失性存储器芯片，诸如电可编程只读存储器(EPROM)芯片。在另一示例中，集成电路可以包括多个可编程位元。如所图示的，集成电路100可包括通过介电层115电容性地联接到第二金属层110的第一金属层105。为了解释的目的，当从上至下描述集成电路时，最先遇到的金属层被称为第一金属层105，并且后续金属层被称为第二金属层110。
在示例中，第二金属层110可包括电子块部分120和与电子块部分120相邻的另一部分，该另一部分也称为相邻部分125。电子块部分120和相邻部分125可以通过与中间部分130对应的距离分开。中间部分130可以包括作为电子泄露路径的金属连接。可以以电子块部分120与相邻部分125之间的一个或多个金属梁(图1中未示出)的方式提供金属连接。因此，电子块部分120可以通过金属连接(即，电子泄露路径)连接到相邻部分125。电子泄露路径可以提供从电子块部分120到相邻部分125的电子泄露。在示例中，电子泄露路径可以提供为中间部分130中的一个或多个金属梁。电子泄露路径和金属梁参考图2a-图2c和图3更详细地讨论。
进一步，通过电子泄露路径的电子泄露可以在预定泄露时间段内实现。之后，这可以导致集成电路100的位元的状态变化。在一种情况下，可以为集成电路中的多个位元中的每一个提供电子泄露路径。在所述情况下，与每个这种位元对应的第二金属层110可以包括通过金属连接联接到相邻部分125的电子块部分120，以提供在对应的预定泄露时间段内的自由电子的泄露。
图2a根据本主题的示例图示对与集成电路200中的位元对应的各个层进行示出的截面图。以下描述参考EPROM芯片解释，然而将认识到的是，即便有少许变化，本文讨论的原理也可以延伸到其它集成电路。在示例中，集成电路200包括具有n-参杂区域和p-参杂区域207的半导体基板层205。n-参杂区域可以形成源结210和漏结215。进一步，p-参杂区域207的一部分可以提供在漏结215与源结210之间。半导体基板层205可以包括，比如硅基板。进一步，在一个示例中，半导体基板层205可以具有大约675微米的厚度，并且源结210和漏结215可以具有大约1-1.5微米范围的厚度。
在半导体基板层205的顶部，可以提供氧化层220，在氧化层220之后可以跟随多晶硅栅层225。氧化层220可以包括，例如二氧化硅，并且在一个示例中可以具有大约700埃(A)的厚度。进一步，在一个示例中，多晶硅栅层225可以具有大约3600A的厚度。氧化层220可以将多晶硅栅层225电容性地联接到半导体基板层205。在多晶硅栅层225上以及部分地围绕多晶硅栅层225和氧化层220，可以提供栅极介电层230，栅极介电层230之后可跟随第二金属层235。第二金属层235可被理解为第二金属层110的示例实现方式。介电层115可被提供在第二金属层235的顶部，以将第二金属层235连接到第一金属层105。在一个示例中，栅极介电层230可包括硼磷硅酸盐玻璃(BPSG)/无参杂硅玻璃(USG)或磷硅酸盐玻璃(PSG)/再氧化，并且可以具有大约10-12KA的厚度。进一步，介电层115可包括，比如原硅酸四乙酯(TEOS)/氮化硅(SIN)或SIN/碳化硅(SiC)，并且在一个示例中可以具有大约4-5KA的厚度。
在示例中，第一金属层105可以形成EPROM芯片的控制栅，并且沿着多晶硅栅层225的第二金属层235可以形成浮栅。第二金属层235可以包括在其间具有中间部分130(图2a中未标记)的电子块部分120和相邻部分125。可以选择块部分120的横截面使得正电容耦合率被保持。如之前描述的，电容耦合率可被理解成控制栅与浮栅之间的电容和浮栅与半导体基板层205之间的电容的比率。在示例中，第二金属层235可以包括铝硅铜(AlCuSi)、钽铝(TaAl)/铜铝(Alcu)，并且可以具有大约5KA的厚度。进一步，第一金属层105可以包括TaAl/AlCu或Ta/Au，并且在一个示例中可具有大约4-5KA的厚度。
在操作中，漏结215上的高电压偏置可以生成高能电子，并且漏结215与控制栅之间的正偏置可以将生成的电子中的一些拉到浮栅。当越来越多的电子被拉到浮栅上时，使浮栅传导电流的电压增加，并且最终电压可以变得超过集成电路200的操作电压。这使得浮栅阻断电流并且储存被施加的电荷，即自由电子。
在示例中，自由电子可被存储在电子块部分120中。存储的电子可以通过电子泄露路径泄露，可以以例如布置在第二金属层235的电子块部分120与相邻部分125之间的金属梁240的方式提供该电子泄露路径。在一个示例中，金属梁240可以由形成第二金属层235的成分形成。金属梁240的形成和电子的泄露参考图2b和图2c的描述详细讨论。
图2b图示形成在电子块部分120与相邻部分125之间的金属梁240，并且图2c根据本主题的示例示意性地图示金属梁240形成之前的集成电路200的第二金属层235的横截面。在示例中，金属梁240可以形成为不完全蚀刻处理的残留物。通常，实施蚀刻以供集成电路的各个层的图案化。为了图案化第二金属层235，可以在第二金属层235上提供光刻胶245。进一步，在蚀刻时，可以选择性地去除光刻胶245的区域和在下面的第二金属层235以形成电子块部分120、相邻部分125和它们之间的金属梁240。因此，在蚀刻时，可以不完全蚀刻第二金属层235，并且蚀刻后的第二金属的残留物可以形成金属梁240。
比如，图2c中所示出的突起250，在蚀刻时可以形成用于将相邻部分125连接到电子块部分120的金属梁240。因此，基于金属梁240的形成，存储在浮栅中的自由电子可以泄露到充当电气接地的相邻部分125。
进一步，金属梁240的横截面可以确定预定泄露时间段。例如，金属梁240的横截面越大，通过电子泄露路径的电子的衰减速率就可以越高。因此，在制造期间可以这样选择金属梁240的横截面，使得电子在预定泄漏时间段内从电子块部分120泄露。在示例中，金属梁240的厚度可以在埃米至纳米的范围内并且预定泄露持续时间可以是至少一秒钟。另外，当金属梁240相当薄时，泄露路径的阻抗可以是高的，其之后不会影响集成电路200的正常编程。进一步，由于金属梁240可以是薄的，因此最终的集成电路可以看起来与传统集成电路相似。
图3根据本主题的示例示意性地图示集成电路300的一部分。与集成电路200相似，集成电路300可以包括：具有源结210(图3中未示出)和漏结215(图3中未示出)的半导体基板层205(图3中未示出)，以及源结210。进一步，半导体基板层205还可以包括p-参杂区域207(图3中未示出)，其中p-参杂区域207的一部分可以提供在漏结215与源结210之间。集成电路300还可以包括氧化层220(图3中未示出)、多晶硅栅层225和栅极介电层230(图3中未示出)。
栅极介电层230可以被通过介电层115电容性地联接到第一金属层105的第二金属层305跟随。可以被理解成第二金属层110的示例实现方式的第二金属层305可以包括电子块部分120，电子块部分120在集成电路300的相应位元被编程时包括大量电子。电子块部分120可以通过电子泄露路径联接到相邻部分125。在本示例中，与集成电路200相似，电子块部分120被选择使得正电容器耦合率得以实现。
在所述示例中，可以提供到金属连接(图中未示出)的一个或多个金属，以将电子块部分120连接到相邻部分125。金属连接可以与第二金属层305的材料相同。各金属连接中的每个金属连接的厚度可以比如，低于2微米。进一步，可以在中间部分130中提供金属连接。在示例中，中间部分130可以延伸到介电层115或可以通过介电层115延伸到第一金属层105，从而暴露提供在电子块部分120与相邻部分125之间的金属连接110。
在蚀刻期间，电子块部分120和相邻部分125可以被掩膜，而中间部分130可以不被掩膜，从而暴露金属连接以供蚀刻。在蚀刻时，金属连接在电子块部分120与相邻部分125之间形成一个或多个金属梁310-1、310-2、…310-n。一个或多个金属梁310-1、310-2、…310-n可以被统称为金属梁310。进一步，在特定情况下，金属连接可以被蚀刻使得可以将金属梁310形成在两个连续的金属连接之间的间隔中。将认识的是，在蚀刻期间，各金属连接中的一些或所有金属连接可以形成相应的金属梁310。因此，形成的各金属梁中的每个都具有例如0.2微米至1微米的厚度。如上面讨论的，金属梁310可以提供预定时间段内从电子块部分120到相邻部分125的电子泄露。
尽管用于集成电路的实现方式已经以特定于结构特征和/或方法的语言进行了描述，但将理解的是，所附权利要求并不必然地限定所描述的特定特征或方法。相反，特定特征和方法被公开为用于集成电路的示例实现方式。
Claims (11)
1.一种集成电路，包括：
第一金属层；
介电层；以及
通过所述介电层电容性地联接到所述第一金属层的第二金属层，其中所述第二金属层包括电子泄露路径，所述电子泄露路径用于提供预定泄露时间段内从所述第二金属层的电荷泄露；
其中所述第二金属层包括通过所述电子泄露路径联接到相邻部分的电子块部分，并且其中所述电子泄露路径提供从所述电子块部分到所述相邻部分的电荷泄露；并且
其中所述第二金属层包括包含所述电子泄露路径的中间部分，所述中间部分从所述第二金属层延伸到所述第一金属层和所述介电层中之一。
2.根据权利要求1所述的集成电路，其中所述电子泄露路径的横截面积确定所述预定泄露时间段。
3.根据权利要求1所述的集成电路，其中所述电子泄露路径包括将所述电子块部分连接到所述相邻部分的至少一个金属梁。
4.根据权利要求1所述的集成电路，其中所述集成电路是电可编程只读存储器(EPROM)芯片。
5.根据权利要求1所述的集成电路，其中所述集成电路可包括多个位元，并且其中所述电子泄露路径提供给所述多个位元中的每一个位元，并且其中多个电子泄露路径中的每一个电子泄露路径提供相应的预定泄露时间段内的电荷泄露。
6.一种集成电路，包括：
第一金属层；以及
电容性地联接到所述第一金属层的第二金属层，所述第二金属层包括通过至少一个金属梁联接到相邻部分的电子块部分，其中所述至少一个金属梁提供从所述电子块部分到所述相邻部分的电荷泄露；
其中所述电子块部分与所述相邻部分被中间部分分开，所述至少一个金属梁提供在所述中间部分中；并且
其中所述中间部分从所述第二金属层延伸到介电层和所述第一金属层中之一。
7.根据权利要求6所述的集成电路，其中所述第二金属层布置在多晶硅栅层的顶部并且连接到所述多晶硅栅层，并且其中所述多晶硅栅层与所述第二金属层形成浮栅。
8.根据权利要求7所述的集成电路，其中所述至少一个金属梁提供预定泄露时间段内从所述浮栅的电荷泄露。
9.根据权利要求6所述的集成电路，其中所述集成电路包括用于将所述第一金属层联接到所述第二金属层的介电层。
10.根据权利要求6所述的集成电路，其中所述至少一个金属梁的横截面限定从所述电子块部分到所述相邻部分的电荷泄露速率。
11.根据权利要求6所述的集成电路，其中所述集成电路是非易失性存储器芯片。
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