KR20230089958A - 디스플레이를 위한 클럭 데이터 복원 회로 - Google Patents

디스플레이를 위한 클럭 데이터 복원 회로 Download PDF

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Abstract

본 발명은 정상적인 복원 동작이 가능한 주파수를 갖도록 복원 클럭을 생성하는 디스플레이를 위한 클럭 데이터 복원 회로를 개시하며, 상기 클럭 데이터 복원 회로는 수신 데이터와 샘플링 클럭 간의 오차 발생을 주기적으로 관찰하여 샘플링 클럭의 주파수를 수신 데이터의 주파수에 수렴시킴으로써 정상적인 클럭 데이터의 복원이 가능하다.

Description

디스플레이를 위한 클럭 데이터 복원 회로{CLOCK DATA RECOVERY CIRCUIT FOR DISPLAY}
본 발명은 디스플레이를 위한 클럭 데이터 복원 회로에 관한 것으로서, 보다 상세하게는 정상적인 복원 동작이 가능한 주파수를 갖도록 복원 클럭을 생성하는 디스플레이를 위한 클럭 데이터 복원 회로에 관한 것이다.
디스플레이 데이터를 전송을 위한 고속 인터페이스 환경에서 클럭없이 데이터만 입력되는 경우, 클럭 데이터 복원 회로는 입력 데이터를 이용하여 클럭과 데이터를 복원하도록 구성될 필요가 있다.
이 경우, 클럭 데이터 복원 회로는 데이터 복원을 위하여 외부 기준 신호를 참조하지 않고 내부의 트리밍 오실레이터(Trimming Oscillator)를 이용하여 클럭과 데이터의 복원을 위한 주파수를 습득하도록 구성될 필요가 있다.
트리밍 오실레이터에서 제공되는 샘플링 주파수는 회로를 제작하는 공정 환경에 따라 변경될 수 있다.
상기한 트리밍 오실레이터의 초기의 샘플링 주파수가 클럭 데이터 복원 회로의 대역폭을 벗어나는 경우, 클럭과 데이터의 복원을 위한 주파수를 습득하는데 어려움이 있다.
따라서, 상기한 문제점을 해결하기 위한 클럭 데이터 복원 회로의 개발이 필요하다.
본 발명의 목적은 클럭 데이터 복원 회로의 주파수 대역 내로 주파수를 습득하고 정상적인 클럭 데이터 복원을 수행함으로써 고속 인터페이스를 통한 데이터의 수신이 가능한 디스플레이를 위한 클럭 데이터 복원 회로를 제공함에 있다.
본 발명의 다른 목적은 수신 데이터와 샘플링 클럭 간의 오차 발생을 주기적으로 관찰하여 샘플링 클럭의 주파수를 수신 데이터의 주파수에 수렴시킴으로써 정상적인 클럭 데이터의 복원이 가능한 디스플레이를 위한 클럭 데이터 복원 회로를 제공함에 있다.
본 발명의 디스플레이를 위한 클럭 데이터 복원 회로는, 수신 데이터와 복원 클럭들에서 선택된 복수 위상의 샘플링 클럭들을 이용하여 입력 데이터, 복수 위상의 샘플드 데이터들 및 복수 위상의 샘플드 클럭들을 출력하는 이퀄라이저; 상기 샘플드 데이터들과 상기 샘플드 클럭들로써 제1 위상의 제1 비교 데이터와 제2 위상의 제2 비교 데이터를 생성하고, 상기 입력 데이터와 상기 제1 비교 데이터의 제1 주파수 비교 결과 및 상기 입력 데이터와 상기 제2 비교 데이터의 제2 주파수 비교 결과로써 제어 신호를 출력하는 주파수 검출 과정을 수행하며, 미리 설정된 조건이 만족될 때까지 상기 주파수 검출 과정을 반복하는 주파수 검출부; 및 상기 샘플드 데이터들과 상기 샘플드 클럭들 간의 위상차에 해당하는 전압 제어 신호를 이용하여 상기 샘플링 클럭들로 제공되는 상기 복원 클럭들을 생성하며, 상기 제어 신호에 대응하여 상기 전압 제어 신호를 가변하는 클럭 데이터 복원부;를 포함함을 특징으로 한다.
또한, 본 발명의 디스플레이를 위한 클럭 데이터 복원 회로는, 수신 데이터와 상기 복원 클럭들에서 선택된 복수 위상의 샘플링 클럭들의 주파수들을 비교한 제어 신호를 제공하는 주파수 검출 과정 수행하며, 상기 주파수 검출 과정을 상기 수신 데이터와 상기 샘플링 클럭들 간의 주파수 차이가 미리 설정된 조건을 만족할 때까지 반복하는 주파수 검출부; 및 상기 수신 데이터를 상기 샘플링 클럭들로써 샘플링한 복수 위상의 샘플드 데이터들과 복수 위상의 샘플드 클럭들의 위상을 비교한 결과와 상기 제어 신호로써 전압 제어 신호를 가변하고, 상기 전압 제어 신호에 대응하는 상기 복원 클럭들을 생성하는 클럭 데이터 복원부;를 구비함을 특징으로 한다.
본 발명은 샘플링 클럭이 수신 데이터와 큰 주파수 차를 갖더라도 수신 데이터와 샘플링 클럭 간의 오차 발생을 주기적으로 관찰하여 샘플링 클럭의 주파수를 수신 데이터의 주파수에 수렴시킬 수 있으며, 이러한 주파수 습득에 의해 샘플링 클럭이 정상적인 클럭 데이터 복원을 수행할 수 있는 주파수 대역으로 조정될 수 있다.
또한, 본 발명은 위상차를 기반으로 동작하는 클럭 데이터 복원부의 특성(지터 및 안정성)에 영향을 주지 않고 클럭 데이터 복원을 수행할 수 있는 이점이 있다.
또한, 본 발명은 샘플링 클럭의 주파수를 클럭 데이터 복원 회로의 주파수 대역 내로 습득한 후 주파수 검출 과정의 수행을 중지하므로 불필요한 전력의 소모를 방지할 수 있는 이점이 있다.
도 1은 본 발명의 디스플레이를 위한 클럭 데이터 복원 회로의 바람직한 실시예를 나타내는 블록도.
도 2는 도 1의 상세 블록도.
도 3은 어큐뮬레이터의 카운트를 설명하기 위한 파형도.
도 4 내지 도 6은 타이밍 체커의 동작을 설명하기 위한 파형도.
도 7은 본 발명에 의한 주파수 검출 과정을 설명하기 위한 파형도.
본 발명은 디스플레이를 위한 클럭 데이터 복원 회로를 개시하며, 클럭 데이터 복원 회로의 실시예는 고속 인터페이스 환경에서 클럭없이 데이터만 들어오는 경우 전압 제어 신호의 가변을 통하여 샘플링 클럭의 주파수를 습득하도록 구성된다.
보다 구체적으로, 본 발명은 위상 비교를 통한 클럭 데이터 복원이 가능한 주파수 대역으로 샘플링 클럭의 주파수를 수렴시켜서 정상적인 클럭 데이터 복원이 가능하도록 구성된다.
통상, 클럭 데이터 복원 회로는 디스플레이 데이터를 수신하는 드라이버(도시되지 않음)에 구성된다.
드라이버는 수신 데이터에서 클럭을 복원하고, 복원 클럭을 이용하여 데이터를 복원하며, 복원 클럭과 데이터를 이용하여 소스 신호를 생성하며, 소스 신호를 디스플레이 패널로 제공하도록 구성된다.
디스플레이 패널의 해상도가 높아지고 대화면으로 변화됨에 따라서 디스플레이 데이터는 고속 인터페이스를 통하여 전송될 필요가 있다. 따라서, 드라이버에 채용되는 클럭 데이터 복원 회로는 고속 인터페이스를 통하여 입력된 수신 데이터로부터 클럭과 데이터를 정상적으로 복원할 수 있도록 구성될 필요가 있다.
이를 위한 본 발명의 클럭 데이터 복원 회로의 실시예는 도 1과 같이 예시될 수 있으며, 이퀄라이저(Equalizer)(10), 주파수 검출부(20) 및 클럭 데이터 복원부(30)를 구비하도록 구성될 수 있다.
이퀄라이저(10)는 고속 인터페이스를 통하여 수신 데이터(Received Data) Rx를 수신한다. 이때, 수신 데이터 Rx는 클럭없이 데이터만 포함한 신호로 볼 수 있다. 그리고, 고속 인터페이스는 한 쌍의 차동 신호를 이용하도록 구성될 수 있으며, 이때, 수신 데이터 Rx는 한 쌍의 차동 신호를 포함하는 것으로 이해될 수 있다. 한 쌍의 차동 신호는 도 2의 "DIP"와 "DIN"에 해당하는 것으로 이해될 수 있다. 즉, 도 1의 수신 데이터 Rx는 도 2의 수신 데이터 DIP 및 DIN에 해당하는 것으로 이해될 수 있다.
이퀄라이저(10)는 수신 데이터 Rx와 샘플링 클럭들(Sampling clocks) CKI를 이용하여 입력 데이터(Input data), 복수 위상의 샘플드 데이터들(Sampled Data) 및 복수 위상의 샘플드 클럭들(Sampled Clocks)을 출력하도록 구성될 수 있다.
여기에서, 입력 데이터는 도 2의 "DOPR" 및 "DONR"에 해당하고, 복수 위상의 샘플드 데이터들은 도 2의 "DOPS"와 "DONS"에 해당하며, 복수 위상의 샘플드 클럭들은 도 2의 CKS에 해당하는 것으로 이해될 수 있다. 입력 데이터 DOPR 및 DONR, 복수 위상의 샘플드 데이터들 DOPS와 DONS, 그리고 복수 위상의 샘플드 클럭들 CKS은 후술하는 도 2를 참조하여 상세히 설명한다.
주파수 검출부(20)는 수신 데이터 Rx와 클럭 데이터 복원부(30)의 복원 클럭들 CLK에서 선택된 복수 위상의 샘플링 클럭들 CKI의 주파수들을 비교한 제어 신호(도 2의 “FDC”)를 제공하는 주파수 검출 과정을 수행하도록 구성될 수 있다. 여기에서, 주파수 검출 과정은 수신 데이터 Rx와 샘플링 클럭들 CKI 간의 주파수 차이가 미리 설정된 조건을 만족할 때까지 반복될 수 있다.
보다 구체적으로, 주파수 검출부(20)는 샘플드 데이터들과 샘플드 클럭들로써 제1 위상의 제1 비교 데이터와 제2 위상의 제2 비교 데이터를 생성하고, 입력 데이터와 제1 비교 데이터의 제1 주파수 비교 결과 및 입력 데이터와 제2 비교 데이터의 제2 주파수 비교 결과로써 제어 신호 FDC를 출력하는 주파수 검출 과정을 수행할 수 있다.
클럭 데이터 복원부(30)는 이퀄라이저(10)에서 제공되는 샘플드 데이터들과 샘플드 클럭들 간의 위상차에 해당하는 전압 제어 신호를 이용하여 샘플링 클럭들 CKI로 제공되는 복원 클럭들 CLK을 생성하며, 주파수 검출부(20)의 제어 신호 FDC에 대응하여 전압 제어 신호를 가변하도록 구성될 수 있다.
상기한 도 1의 본 발명의 실시예는 도 2를 참조하여 상세히 설명한다.
먼저, 이퀄라이저(10)는 버퍼(12) 및 샘플러(14)를 포함하도록 구성될 수 있다. 버퍼(12)와 샘플러(14)는 수신 데이터 DIP 및 DIN을 수신할 수 있다.
버퍼(12)는 수신 데이터 DIP 및 DIN을 입력 데이터 DOPR 및 DONR로서 전달할 수 있다. 이때, 버퍼(12)는 수신 데이터 DIP 및 DIN를 주파수 검출부(20)에서 정상적으로 수신할 수 있는 레벨의 입력 데이터 DOPR 및 DONR로 출력하는 버퍼링 동작을 수행하는 것으로 이해될 수 있다.
샘플러(14)는 샘플링 클럭들 CKI를 이용하여 수신 데이터 DIP 및 DIN을 샘플링함으로써 입력데이터 DOPR 및 DONR에 대응하는 복수 위상의 샘플드 데이터들 DOPS 및 DONS와 샘플드 데이터들 DOPS 및 DONS에 해당하는 복수 위상의 샘플드 클럭들 CKS을 출력하도록 구성된다.
여기에서, 샘플드 클럭들 CKS은 0°, 90°, 180°, 270° 위상의 클럭들을 포함하는 것으로 이해될 수 있으며, 입력데이터 DOPR 및 DONR도 각각 0°, 90°, 180°, 270° 위상의 데이터를 포함하는 것으로 이해될 수 있고, 샘플드 데이터들 DOPS 및 DONS도 각각 0°, 90°, 180°, 270° 위상의 데이터를 포함하는 것으로 이해될 수 있다.
즉, 샘플러(14)는 샘플드 클럭들 CKS의 각 위상 별로 수신 데이터 DIP 및 DIN를 샘플링한 샘플드 데이터들 DOPS 및 DONS를 출력하고, 샘플드 클럭들 CKS의 각 위상에 대응하는 0°, 90°, 180°, 270° 위상의 샘플드 클럭들 CKS를 출력하도록 구성된다.
샘플러(14)가 샘플링에 이용하는 샘플링 클럭들 CKI은 후술하는 클럭 데이터 복원부(30)의 복원 클럭들 CLK 중 서로 90°의 위상 차를 갖는 클럭들 즉 0°, 90°, 180°, 270° 위상의 클럭들을 선택하여 피드백한 것에 해당한다.
한편, 주파수 검출부(20)는 버퍼(22), 어큐뮬레이터(Accumulator)(24), 타이밍 체크(Timing Checker)(26) 및 컨트롤러(28)를 포함하도록 구성될 수 있다.
버퍼(22)는 이퀄라이저(10)에서 제공되는 입력데이터 DOPR 및 DONR, 샘플드 데이터들 DOPS 및 DONS 및 샘플드 클럭들 CKS을 수신하도록 구성될 수 있다.
버퍼(22)는 수신 데이터 DIP 및 DIN에 대응하는 입력 데이터 DOPR 및 DONR를 입력 데이터 DIO로 출력하도록 구성될 수 있다. 버퍼(22)는 입력 데이터 DOPR 및 DONR를 버퍼링한 후 그대로 입력 데이터 DIO로서 출력하는 것으로 이해될 수 있다.
그리고, 버퍼(22)는 0°, 90°, 180°, 270° 위상의 샘플드 데이터들 DOPS 및 DONS과 0°, 90°, 180°, 270° 위상의 샘플드 클럭들 CKS로써 제1 위상의 제1 비교 데이터 DQ1과 제2 위상의 제2 비교 데이터 DQ2를 출력하도록 구성될 수 있다.
버퍼(22)는 제1 위상과 제2 위상이 180°의 위상 차를 갖도록 제1 비교 데이터 DQ1과 제2 비교 데이터 DQ2를 출력하도록 구성될 수 있다.
구체적으로, 버퍼(22)는 0°및 180° 위상의 샘플드 데이터들 DOPS 및 DONS을 혼합하고 0°및 180° 위상의 샘플드 클럭들 CKS를 혼합하며, 0°및 180° 위상이 혼합된 샘플드 클럭들 CKS로써 0°및 180° 위상이 혼합된 제1 위상의 제1 비교 데이터 DQ1을 출력할 수 있다. 그리고, 버퍼(22)는 90°및 270° 위상의 샘플드 데이터들 DOPS 및 DONS을 혼합하고 90°및 270° 위상의 샘플드 클럭들 CKS를 혼합하며, 90°및 270° 위상이 혼합된 샘플드 클럭들 CKS로써 90°및 270° 위상이 혼합된 제2 위상의 제2 비교 데이터 DQ2를 출력할 수 있다.
수신 데이터 DIP 및 DIN, 샘플링 클럭 CKI 그리고 버퍼(22)에서 출력되는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2의 관계는 도 3을 참조하여 이해할 수 있다. 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2는 위상차가 있지만 설명의 편의를 위하여 하나의 파형으로 예시한다.
어큐뮬레이터(24)는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 수신하도록 구성될 수 있다. 그리고, 어큐뮬레이터(24)는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2 각각에 대하여 미리 설정된 클럭 수를 카운트한 제1 카운트 시간 값 CNT_DIO, 제2 카운트 시간 값 CNT_DQ1 및 제3 카운트 시간 값 CNT_DQ2를 제공하도록 구성될 수 있다.
어큐뮬레이터(24)가 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2에 대하여 카운트를 개시하는 시간은 도 3의 화살표에 해당하는 것으로 각각 이해될 수 있다.
어큐뮬레이터(24)가 제1 카운트 시간 값 CNT_DIO, 제2 카운트 시간 값 CNT_DQ1 및 제3 카운트 시간 값 CNT_DQ2를 카운트하기 위한 클럭 수는 컨트롤러(28)에서 제공되는 선택 정보 SEL에 의해 정해질 수 있다.
컨트롤러(28)는 선택 정보 SEL를 이용하여 주파수 검출 과정의 각 단계 별로 어큐뮬레이터(24)가 이전 보다 작은 클럭 수를 카운트하도록 제어할 수 있다.
어큐뮬레이터(24)는 컨트롤러(28)에서 선택 정보 SEL를 수신하고, 선택 정보 SEL에 의해 설정된 클럭 수만큼 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 각각 카운트한다.
예시적으로, 컨트롤러(28)가 초기의 첫째 주파수 검출 과정 즉 첫째 라운드 R1에 256번 카운트하도록 선택 정보 SEL을 제공한 경우, 어큐뮬레이터(24)는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2에 포함된 데이터 비트를 256번 카운트한다.
입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2의 주파수는 각각 다를 수 있다. 그러므로, 어큐뮬레이터(24)는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2 별로 데이터 비트를 256번 카운트하고, 입력 데이터 DIO의 데이터 비트를 256번 카운트하는 것을 종료한 시점에 제1 카운트 시간 값 CNT_DIO을 출력하며, 제1 비교 데이터 DQ1의 데이터 비트를 256번 카운트하는 것을 종료한 시점에 제2 카운트 시간 값 CNT_DQ1을 출력하고, 제2 비교 데이터 DQ2의 데이터 비트를 256번 카운트하는 것을 종료한 시점에 제3 카운트 시간 값 CNT_DQ2를 출력한다.
어큐뮬레이터(24)는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2에 대한 카운트가 종료된 후 현재 설정된 클럭 수 256에 대한 정보 QN을 컨트롤러(28)에 제공하도록 구성될 수 있다.
그 후, 컨트롤러(28)는 둘째 주파수 검출 과정 즉 둘째 라운드 R2에 256번보다 작은 128번 카운트하도록 선택 정보 SEL을 제공하고, 어큐뮬레이터(24)는 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2에 포함된 데이터 비트를 128번 카운트한다.
그리고, 어큐뮬레이터(24)는 둘?? 라운드 R2에 대응하여 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 각각 카운트한 결과 제1 카운트 시간 값 CNT_DIO, 제2 카운트 시간 값 CNT_DQ1 및 제3 카운트 시간 값 CNT_DQ2를 출력하고, 현재 설정된 클럭 수 128에 대한 정보 QN을 컨트롤러(28)에 제공하도록 구성될 수 있다.
상기와 같이, 컨트롤러(28)는 후술하는 조건이 만족될 때까지 현재 주파수 검출 과정의 정보 QN을 확인하고, 어큐뮬레이터(24)의 다음 주파수 검출 과정의 클럭 수가 현재 주파수 검출 과정 보다 작도록 설정할 수 있다.
도 3은 연속하는 주파수 검출 과정의 클럭 수가 256, 128, 64 및 32의 순으로 작아지는 것을 예시한다.
타이밍 체커(26)는 어큐뮬레이터(24)의 주파수 검출 과정 별 제1 카운트 시간 값 CNT_DIO, 제2 카운트 시간 값 CNT_DQ1 및 제3 카운트 시간 값 CNT_DQ2를 수신한다.
그리고, 타이밍 체커(26)는 제1 카운트 시간 값 CNT_DIO 과 제2 카운트 시간 값 CNT_DQ1을 비교한 제1 주파수 비교 결과와 제1 카운트 시간 값 CNT_DIO과 제3 카운트 시간 값 CNT_DQ2를 비교한 제2 주파수 비교 결과로써 빠름, 느림 및 중간 중 하나에 해당하는 비교 결과 FDT를 생성하도록 구성된다.
이를 위하여, 타이밍 체커(26)는 제2 카운트 시간 값 CNT_DQ1을 기준으로 제1 카운트 시간 값 CNT_DIO의 빠름, 느림 및 중간을 판단한 제1 주파수 비교 결과와 제3 카운트 시간 값 CNT_DQ2을 기준으로 제1 카운트 시간 값 CNT_DIO의 빠름, 느림 및 중간을 판단한 제2 주파수 비교 결과를 생성한다.
도 4 내지 도 6에서, t0는 제1 카운트 시간 값 CNT_DIO 즉 입력 데이터 DIO를 설정된 클럭 수만큼 카운트하는 것을 종료한 시점에 해당하고, t1은 제2 카운트 시간 값 CNT_DQ1 즉 제1 비교 데이터 DQ1을 설정된 클럭 수 만큼 카운트하는 것을 종료한 시점에 해당하며, t2는 제3 카운트 시간 값 CNT_DQ2 즉 제2 비교 데이터 DQ2를 설정된 클럭 수 만큼 카운트하는 것을 종료한 시점에 해당한다.
예시적으로, 도 4의 경우, 타이밍 체커(26)는 제2 카운트 시간 값 CNT_DQ1을 기준으로 제1 카운트 시간 값 CNT_DIO이 빠름으로 판단한 제1 주파수 비교 결과와 제3 카운트 시간 값 CNT_DQ2을 기준으로 제1 카운트 시간 값 CNT_DIO이 빠름으로 판단한 제2 주파수 비교 결과를 생성할 수 있다.
타이밍 체커(26)는 도 4와 같이 제1 주파수 비교 결과와 제2 주파수 비교 결과가 모두 빠름인 경우 빠름(FAST)에 해당하는 비교 결과 FDT를 출력할 수 있다.
예시적으로, 도 5의 경우, 타이밍 체커(26)는 제2 카운트 시간 값 CNT_DQ1을 기준으로 제1 카운트 시간 값 CNT_DIO이 느림으로 판단한 제1 주파수 비교 결과와 제3 카운트 시간 값 CNT_DQ2을 기준으로 제1 카운트 시간 값 CNT_DIO이 느림으로 판단한 제2 주파수 비교 결과를 생성할 수 있다.
타이밍 체커(26)는 도 5와 같이 제1 주파수 비교 결과와 제2 주파수 비교 결과가 모두 느림인 경우 느림(SLOW)에 해당하는 비교 결과 FDT를 출력할 수 있다.
예시적으로, 도 6의 경우, 타이밍 체커(26)는 제2 카운트 시간 값 CNT_DQ1을 기준으로 제1 카운트 시간 값 CNT_DIO이 빠름으로 판단한 제1 주파수 비교 결과와 제3 카운트 시간 값 CNT_DQ2을 기준으로 제1 카운트 시간 값 CNT_DIO이 느림으로 판단한 제2 주파수 비교 결과를 생성할 수 있다.
타이밍 체커(26)는 도 6과 같이 제1 주파수 비교 결과와 제2 주파수 비교 결과가 다른 경우 중간(MID)에 해당하는 비교 결과 FDT를 출력할 수 있다.
컨트롤러(28)는 비교 결과 FDT에 대응하는 제어 신호 FDC를 클럭 데이터 복원부(30)의 위상 검출기(32)에 제공할 수 있다.
그리고, 컨트롤러(28)는 미리 설정된 조건이 만족될 때까지 제1 카운트 시간 값 CNT_DIO, 상기 제2 카운트 시간 값 CNT_DQ1 및 상기 제3 카운트 시간 값 CNT_DQ2의 생성과 제어 신호 FDC의 제공을 반복할 수 있다.
이때, 컨트롤러(28)는 빠름과 느림의 비교 결과 FDT가 미리 설정된 수만큼 반복되는 제1 조건을 만족할 때까지 상기한 주파수 검출 과정을 제어할 수 있다. 일예로, 컨트롤러(28)는 빠름과 느림의 비교 결과 FDT가 2번씩 반복될 때까지 반복하도록 상기한 주파수 검출 과정을 제어할 수 있다.
또한, 컨트롤러(28)는 비교 결과 FDT가 중간인 제2 조건에 해당할 때까지 반복하도록 상기한 주파수 검출 과정을 제어할 수 있다.
한편, 클럭 데이터 복원부(30)는 샘플드 데이터들 DOPS 및 샘플드 클럭들 CKS를 위상차에 해당하는 전압 제어 신호 VCONT를 이용하여 샘플링 클럭들 CKI로 제공되는 복원 클럭들 CLK를 생성하도록 구성될 수 있다.
그리고, 클럭 데이터 복원부(30)는 컨트롤러(28)의 제어 신호 FDC에 대응하여 전압 제어 신호 VCONT를 가변하도록 구성될 수 있다. 보다 구체적으로, 클럭 데이터 복원부(30)는 빠름의 제어 신호 FDC에 의하여 차지 펌핑을 풀다운하고, 느림의 제어 신호 FDC에 의하여 차지 펌핑을 풀업하며, 중간의 제어 신호 FDC에 의하여 차지 펌핑 상태를 유지함으로써 전압 제어 신호 VCONT를 가변하도록 구성될 수 있다.
이를 위하여, 클럭 데이터 복원부(30)는 도 2와 같이 위상 검출기(32), 차지 펌프(34), 루프 필터(36) 및 전압 제어 클럭 데이터 복원부(38)를 포함하도록 구성될 수 있다.
이 중, 위상 검출기(32)는 샘플드 데이터들 DOPS 및 샘플드 클럭들 CKS를 수신하고, 샘플드 데이터들 DOPS 및 샘플드 클럭들 CKS를 위상차에 대응하는 업 제어 신호 UP 및 다운 제어 신호 DN를 출력하도록 구성될 수 있다.
보다 구체적으로, 위상 검출기(32)는 샘플드 데이터들 DOPS 및 샘플드 클럭들 CKS의 위상을 비교하며, 샘플드 데이터들 DOPS 보다 샘플드 클럭들 CKS의 위상이 빠른 경우 위상차에 대응하는 레벨의 다운 제어 신호 DN를 차지 펌프(34)에 제공할 수 있고, 샘플드 데이터들 DOPS 보다 샘플드 클럭들 CKS의 위상이 늦은 경우 위상차에 대응하는 레벨의 업 제어 신호 UP를 차지 펌프(34)에 제공할 수 있다.
차지 펌프(34)는 업 제어 신호 UP에 대응한 풀업을 수행하여 전하가 충전되거나 다운 제어 신호 DN에 대응한 풀다운을 수행하여 전하가 방전됨에 따른 출력 전압을 루프 필터(36)에 제공하도록 구성될 수 있다.
이를 위하여 차지 펌프(34)는 풀업 소자(도시되지 않음)와 풀다운 소자(도시되지 않음)를 구비할 수 있으며, 풀업 소자는 업 제어 신호 UP에 대응한 풀업 동작을 수행함으로써 출력 전압의 레벨이 상승하도록 동작될 수 있고, 풀다운 소자는 다운 제어 신호 DN에 대응한 풀다운 동작을 수행함으로써 출력 전압의 레벨이 하강하도록 동작될 수 있다.
루프 필터(36)는 차지 펌프(34)로부터 제공되는 출력 전압에 대응하는 레벨의 전압 제어 신호 VCONT를 출력하도록 구성될 수 있다.
즉, 루프 필터(36)에서 출력되는 전압 제어 신호 VCON는 업 제어 신호 UP에 대응하여 레벨이 상승될 수 있으며 다운 제어 신호 DN에 대응하여 레벨이 하강될 수 있다.
전압 제어 클럭 데이터 복원부(38)는 지연에 의해 위상 차가 다른 복원 클럭들 CLK을 출력하는 지연 유닛들(도시되지 않음)을 포함하며, 전압 제어 신호 VCONT의 레벨에 따라 지연 유닛들의 지연 시간이 제어될 수 있다. 즉, 전압 제어 클럭 데이터 복원부(38)의 지연 유닛들의 지연 시간은 전압 제어 신호 VCONT의 레벨이 상승하는 경우 줄어들고 전압 제어 신호 VCONT의 레벨이 하강하는 경우 늘어날 수 있다.
전압 제어 클럭 데이터 복원부(38)는 상술한 바와 같이 전압 제어 신호 VCONT의 레벨의 변화에 따라 샘플드 데이터들 DOPS 및 샘플드 클럭들 CKS의 위상차를 해소할 수 있다.
본 발명의 실시예는 컨트롤러(28)의 제어 신호 FDC가 클럭 데이터 복원부(30)의 위상 검출기(32)에 제공됨으로써 전압 제어 신호 VCONT를 가변하도록 구성될 수 있다.
타이밍 체크(26)가 빠름(FAST)에 해당하는 비교 결과 FDT를 출력하는 경우, 컨트롤러(28)는 비교 결과 FDT에 대응하는 제어 신호 FDC를 클럭 데이터 복원부(30)의 위상 검출기(32)에 제공하며, 위상 검출기(32)는 제어 신호 FDC에 대응하여 다운 제어 신호 DN를 차지 펌프(34)에 제공할 수 있고, 차지 펌프(34)의 차지 펌핑이 풀다운될 수 있다. 이 경우, 전압 제어 신호 VCONT의 레벨은 하강하며, 샘플링 클럭들 CKI의 주파수는 낮아질 수 있다.
그리고, 타이밍 체크(26)가 느림(SLOW)에 해당하는 비교 결과 FDT를 출력하는 경우, 컨트롤러(28)는 비교 결과 FDT에 대응하는 제어 신호 FDC를 클럭 데이터 복원부(30)의 위상 검출기(32)에 제공하며, 위상 검출기(32)는 제어 신호 FDC에 대응하여 업 제어 신호 UP를 차지 펌프(34)에 제공할 수 있고, 차지 펌프(34)의 차지 펌핑이 풀업될 수 있다. 이 경우, 전압 제어 신호 VCONT의 레벨은 상승하며, 샘플링 클럭들 CKI의 주파수는 높아질 수 있다.
그리고, 타이밍 체크(26)가 중간(MID)에 해당하는 비교 결과 FDT를 출력하는 경우, 컨트롤러(28)는 비교 결과 FDT에 대응하는 제어 신호 FDC를 클럭 데이터 복원부(30)의 위상 검출기(32)에 제공하며, 위상 검출기(32)는 제어 신호 FDC에 대응하여 다운 제어 신호 DN와 업 제어 신호 UP를 차지 펌프(34)에 제공할 수 있고, 차지 펌프(34)의 차지 펌핑은 이전 상태를 유지할 수 있다. 이 경우, 전압 제어 신호 VCONT의 레벨은 유지되며, 샘플링 클럭들 CKI의 주파수는 위상 검출기(32)에서 검출된 샘플드 데이터들 DOPS 및 샘플드 클럭들 CKS를 위상차에 대응하여 제어될 수 있다.
도 7을 참조하여, 본 발명의 클럭 데이터 복원 회로의 실시예에 의한 주파수 검출 과정을 설명한다.
내부의 트리밍 오실레이터(Trimming Oscillator)를 이용하여 생성되는 초기의 샘플링 클럭들 CKI의 주파수와 수신 데이터 DIP및 DIN의 주파수는 클럭 데이터 복원 회로에서 복원 가능한 주파수 대역을 벗어날 수 있다.
이 경우, 본 발명의 실시예는 주파수 검출 과정을 통하여 샘플링 클럭들 CKI에 대한 코스 튜닝(Coarse Tuning)을 수행한다. 즉, 클럭 데이터 복원 회로에서 복원 가능한 주파수 대역을 벗어난 초기의 샘플링 클럭들 CKI의 주파수를 클럭 데이터 복원 회로에서 복원 가능한 주파수 대역에 포함되도록 튜닝한다.
이와 같이 코스 튜닝(Coarse Tuning)된 샘플링 클럭들 CKI은 클럭 데이터 복원 회로의 위상 제어에 의해 파인 튜닝(Fine Tnuning)됨으로써 클럭 및 데이터 복원에 이용될 수 있다.
도 7에서, 상부의 그래프는 전압 제어 신호 Vcont의 레벨이 본 발명의 실시예에 의한 주파수 검출 과정의 반복에 의해 파인 튜닝을 위한 락 전압 V_LOCK으로 수렴되는 것을 예시한 것이다. 여기에서, 변화되는 파형은 전압 제어 신호 Vcont의 변화를 표시하는 것이다.
그리고, 도 7에서, 하부의 그래프는 주파수 검출 과정이 시작된 시점 FD_START 이후 락 상태 FD_LOCK로 진입하는 것을 예시한 것이다. 여기에서, FD_LOCK은 컨트롤러(28)에서 미리 설정된 조건을 충족하는 것으로 판단하여 주파수 검출 과정의 반복을 종료하기 위하여 생성하는 락 상태 신호로 이해될 수 있다.
본 발명의 실시예의 설명을 위하여 도 7에서 각 주파수 검출 과정은 라운드로 표현한다.
첫 라운드 R1에서 초기 샘플링 클럭들 CKI의 주파수가 수신 데이터 DIP 및 DIN의 주파수와 비교된다.
즉, 어큐뮬레이터(24)는 초기에 설정된 256번의 클럭 수만큼 수신 데이터 DIP 및 DIN에 대응하는 주파수를 갖는 입력 데이터 DIO와 샘플링 클럭들 CKI에 대응하는 주파수를 갖는 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 각각 카운트한다.
타이밍 체커(26)는 어큐뮬레이터(24)의 카운트 결과인 제1 카운트 시간 값 CNT_DIO, 제2 카운트 시간 값 CNT_DQ1 및 제3 카운트 시간 값 CNT_DQ2을 이용하여 상술한 바와 같이 빠름, 느림 및 중간 중 하나에 해당하는 비교 결과 FDT를 생성한다.
도 7의 경우, 타이밍 체크(26)는 첫 라운드 R1에서 빠름(FAST)에 해당하는 비교 결과 FDT를 컨트롤러(28)로 제공하며, 컨트롤러(28)는 제어 신호 FDC로써 클럭 데이터 복원부(30)의 위상 검출기(32)의 차지 펌펑을 풀다운으로 제어한다.
그 후, 둘째 라운드 R2에서 샘플링 클럭들 CKI의 주파수가 수신 데이터 DIP 및 DIN의 주파수와 비교된다. 이때, 전압 제어 신호 VCONT는 풀다운으로 제어되는 차지 펌핑에 의해 점차 낮아지는 레벨을 갖는다.
도 7의 경우, 상기한 어큐뮬레이터(24)는 첫째 라운드 R1의 클럭 수보다 낮은 128번의 클럭 수만큼 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 각각 카운트한다.
둘째 라운드 R2에서, 전압 제어 신호 VCONT는 락 전압 V_LOCK 이하로 낮아져 있다. 그러므로, 타이밍 체커(26)는 느림(SLOW)에 해당하는 비교 결과 FDT를 컨트롤러(28)로 제공하며, 컨트롤러(28)는 제어 신호 FDC로써 클럭 데이터 복원부(30)의 위상 검출기(32)의 차지 펌펑을 풀다운으로 제어한다.
그 후, 세째 라운드 R3에서 샘플링 클럭들 CKI의 주파수가 수신 데이터 DIP 및 DIN의 주파수와 비교된다. 이때, 전압 제어 신호 VCONT는 풀업으로 제어되는 차지 펌핑에 의해 점차 높아지는 레벨을 갖는다.
도 7의 경우, 상기한 어큐뮬레이터(24)는 둘째 라운드 R2의 클럭 수보다 낮은 64번의 클럭 수만큼 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 각각 카운트한다.
세째 라운드 R3에서, 전압 제어 신호 VCONT는 락 전압 V_LOCK 이상으로 높아져 있다. 이때, 전압 제어 신호 VCONT는 락 전압 V_LOCK와 근소한 차이를 갖는 것으로 가정한다. 이 경우, 타이밍 체커(26)는 중간(MID)에 해당하는 비교 결과 FDT를 컨트롤러(28)로 제공하며, 컨트롤러(28)는 제어 신호 FDC로써 클럭 데이터 복원부(30)의 위상 검출기(32)의 차지 펌펑을 풀업과 풀다운을 수행하록 제어한다.
그 후, 네째 라운드 R4에서 샘플링 클럭들 CKI의 주파수가 수신 데이터 DIP 및 DIN의 주파수와 비교된다. 이때, 전압 제어 신호 VCONT는 풀다운과 풀업을 수행하는 차지 펌핑에 의해 레벨이 유지된다.
도 7의 경우, 상기한 어큐뮬레이터(24)는 세째 라운드 R3의 클럭 수보다 낮은 32번의 클럭 수만큼 입력 데이터 DIO, 제1 비교 데이터 DQ1 및 제2 비교 데이터 DQ2를 각각 카운트한다.
네째 라운드 R3에서, 전압 제어 신호 VCONT는 유지되며, 컨트롤러(28)는 넷째 라운드 R4의 종료 후 락 상태 신호 FD_LOCK를 하이로 인에이블 시키고 주파수 검출 과정을 종료한다.
그 후, 댜섯째 라운드 R5에서는 클럭 데이터 복원부(30)의 위상차에 대응한 샘플링 클럭들 CKI의 튜닝 동작이 수행될 수 있다.
본 발명은 상술한 바와 같이 수신 데이터와 샘플링 클럭이 큰 주파수 차를 갖더라도 클럭 데이터 복원 회로의 주파수 대역 내로 주파수를 습득하고 정상적인 클럭 데이터 복원을 수행할 수 있다. 그러므로, 고속 인터페이스를 통한 데이터의 수신이 가능한 이점이 있다.
또한, 본 발명은 수신 데이터와 샘플링 클럭 간의 오차 발생을 주기적으로 관찰하여 샘플링 클럭의 주파수를 수신 데이터의 주파수에 수렴시킴으로써 정상적인 클럭 데이터의 복원이 가능한 이점이 있다.
또한, 본 발명은 수신 데이터와 샘플링 클럭 간의 주파수 차를 검출한 결과로 차지 펌핑의 업 또는 다운만 제어하도록 구성된다. 그러므로, 위상차를 기반으로 동작하는 클럭 데이터 복원부의 특성(지터 및 안정성)에 영향을 주지 않는다.
또한, 본 발명은 샘플링 클럭의 주파수를 클럭 데이터 복원 회로의 주파수 대역 내로 습득한 후 주파수 검출 과정의 수행을 중지한다. 그러므로, 불필요한 전력의 소모가 발생하지 않고, 다양한 어플리케이션에 쉽게 적용할 수 있는 이점이 있다.

Claims (15)

  1. 수신 데이터와 복원 클럭들에서 선택된 복수 위상의 샘플링 클럭들을 이용하여 입력 데이터, 복수 위상의 샘플드 데이터들 및 복수 위상의 샘플드 클럭들을 출력하는 이퀄라이저;
    상기 샘플드 데이터들과 상기 샘플드 클럭들로써 제1 위상의 제1 비교 데이터와 제2 위상의 제2 비교 데이터를 생성하고, 상기 입력 데이터와 상기 제1 비교 데이터의 제1 주파수 비교 결과 및 상기 입력 데이터와 상기 제2 비교 데이터의 제2 주파수 비교 결과로써 제어 신호를 출력하는 주파수 검출 과정을 수행하며, 미리 설정된 조건이 만족될 때까지 상기 주파수 검출 과정을 반복하는 주파수 검출부; 및
    상기 샘플드 데이터들과 상기 샘플드 클럭들 간의 위상차에 해당하는 전압 제어 신호를 이용하여 상기 샘플링 클럭들로 제공되는 상기 복원 클럭들을 생성하며, 상기 제어 신호에 대응하여 상기 전압 제어 신호를 가변하는 클럭 데이터 복원부;를 포함함을 특징으로 하는 디스플레이를 위한 클럭 데이터 복원 회로.
  2. 제1 항에 있어서, 상기 이퀄라이저는,
    상기 수신 데이터를 상기 입력 데이터로서 전달하는 버퍼; 및
    상기 샘플링 클럭들을 이용하여, 상기 입력데이터에 대응하는 복수 위상의 상기 샘플드 데이터들과 샘플드 데이터들에 해당하는 복수 위상의 상기 샘플드 클럭들을 출력하는 샘플러;를 구비하는 디스플레이를 위한 클럭 데이터 복원 회로.
  3. 제2 항에 있어서, 상기 이퀄라이저는,
    0°, 90°, 180°, 270° 위상의 상기 샘플링 클럭들을 이용하며,
    0°, 90°, 180°, 270° 위상의 상기 샘플드 데이터들과 상기 샘플드 클럭들을 출력하는 디스플레이를 위한 클럭 데이터 복원 회로.
  4. 제1 항에 있어서,
    상기 주파수 검출부는 상기 입력 데이터, 상기 제1 비교 데이터 및 상기 제2 비교 데이터를 이용하는 상기 주파수 검출 과정을 수행하며,
    상기 주파수 검출 과정은,
    상기 입력 데이터, 상기 제1 비교 데이터 및 상기 제2 비교 데이터 각각에 대하여 미리 설정된 클럭 수를 카운트하는데 소요된 제1 카운트 시간 값, 제2 카운트 시간 값 및 제3 카운트 시간 값을 생성하며,
    상기 제1 카운트 시간 값과 상기 제2 카운트 시간 값을 비교한 제1 주파수 비교 결과와 상기 제1 카운트 시간 값과 제3 카운트 시간 값을 비교한 제2 주파수 비교 결과로써 빠름, 느림 및 중간 중 하나에 해당하는 비교 결과를 생성하고,
    상기 비교 결과에 대응하는 제어 신호를 출력하는 디스플레이를 위한 클럭 데이터 복원 회로.
  5. 제4 항에 있어서,
    상기 주파수 검출부는 상기 클럭 수를 단계적으로 줄이면서 상기 주파수 검출 과정을 반복하는 디스플레이를 위한 클럭 데이터 복원 회로.
  6. 제4 항에 있어서,
    상기 주파수 검출부는 빠름과 느림의 상기 비교 결과가 미리 설정된 수만큼 반복된 제1 조건과 상기 비교 결과가 중간인 제2 조건에 해당할 때까지 상기 주파수 검출 과정을 반복하는 디스플레이를 위한 클럭 데이터 복원 회로.
  7. 제1 항에 있어서,
    상기 클럭 데이터 복원부는 상기 제어 신호에 의하여 차지 펌핑을 위한 풀업과 풀다운을 제어함으로써 상기 전압 제어 신호의 레벨을 가변하는 디스플레이를 위한 클럭 데이터 복원 회로.
  8. 수신 데이터와 상기 복원 클럭들에서 선택된 복수 위상의 샘플링 클럭들의 주파수들을 비교한 제어 신호를 제공하는 주파수 검출 과정 수행하며, 상기 주파수 검출 과정을 상기 수신 데이터와 상기 샘플링 클럭들 간의 주파수 차이가 미리 설정된 조건을 만족할 때까지 반복하는 주파수 검출부; 및
    상기 수신 데이터를 상기 샘플링 클럭들로써 샘플링한 복수 위상의 샘플드 데이터들과 복수 위상의 샘플드 클럭들의 위상을 비교한 결과와 상기 제어 신호로써 전압 제어 신호를 가변하고, 상기 전압 제어 신호에 대응하는 상기 복원 클럭들을 생성하는 클럭 데이터 복원부;를 구비함을 특징으로 하는 디스플레이를 위한 클럭 데이터 복원 회로.
  9. 제8 항에 있어서, 상기 주파수 검출부는,
    상기 샘플링 클럭들에 대응하는 주파수를 갖도록 상기 수신 데이터를 샘플링한 샘플드 데이터들과 샘플드 클럭들로써 제1 위상의 제1 비교 데이터와 제2 위상의 제2 비교 데이터를 출력하고, 상기 수신 데이터에 대응하는 입력 데이터를 출력하는 버퍼;
    상기 입력 데이터, 상기 제1 비교 데이터 및 상기 제2 비교 데이터 각각에 대하여 미리 설정된 클럭 수를 카운트한 제1 카운트 시간 값, 제2 카운트 시간 값 및 제3 카운트 시간 값을 제공하는 어큐뮬레이터;
    상기 제1 카운트 시간 값과 상기 제2 카운트 시간 값을 비교한 제1 주파수 비교 결과와 상기 제1 카운트 시간 값과 상기 제3 카운트 시간 값을 비교한 제2 주파수 비교 결과로써 빠름, 느림 및 중간 중 하나에 해당하는 비교 결과를 생성하는 타이밍 체커; 및
    상기 비교 결과에 대응하는 상기 제어 신호를 제공하는 컨트롤러;를 구비하며,
    상기 컨트롤러는 미리 설정된 조건이 만족될 때까지 상기 제1 카운트 시간 값, 상기 제2 카운트 시간 값 및 상기 제3 카운트 시간 값의 생성과 상기 제어 신호의 제공을 반복하는 디스플레이를 위한 클럭 데이터 복원 회로.
  10. 제9 항에 있어서, 상기 버퍼는
    0°, 90°, 180°, 270° 위상의 상기 샘플드 데이터들과 상기 샘플드 클럭들로써 상기 제1 위상의 상기 제1 비교 데이터와 상기 제2 위상의 상기 제2 비교 데이터를 출력하는 디스플레이를 위한 클럭 데이터 복원 회로.
  11. 제10 항에 있어서,
    상기 버퍼는 상기 제1 위상과 상기 제2 위상은 180°의 위상 차를 갖도록 상기 제1 비교 데이터와 상기 제2 비교 데이터를 출력하는 디스플레이를 위한 클럭 데이터 복원 회로.
  12. 제9 항에 있어서, 상기 타이밍 체커는,
    상기 제2 카운트 시간 값을 기준으로 상기 제1 카운트 시간 값의 빠름, 느림 및 중간을 판단한 제1 주파수 비교 결과와 상기 제3 카운트 시간 값을 기준으로 상기 제1 카운트 시간 값의 빠름, 느림 및 중간을 판단한 제2 주파수 비교 결과를 생성하고,
    상기 제1 주파수 비교 결과와 상기 제2 주파수 비교 결과가 모두 빠름인 경우 빠름에 해당하는 상기 비교 결과를 출력하고 모두 느림인 경우 느림에 해당하는 상기 비교 결과를 출력하며, 상기 제1 주파수 비교 결과와 상기 제2 주파수 비교 결과가 다른 경우 중간에 해당하는 상기 비교 결과를 출력하는 디스플레이를 위한 클럭 데이터 복원 회로.
  13. 제9 항에 있어서,
    상기 주파수 검출부는 빠름, 느림 및 중간에 해당하는 상기 제어 신호를 출력하며,
    상기 클럭 데이터 복원부는 빠름의 상기 제어 신호에 의하여 차지 펌핑을 풀다운하고, 느림의 상기 제어 신호에 의하여 차지 펌핑을 풀업하며, 중간의 상기 제어 신호에 의하여 상기 차지 펌핑 상태를 유지함으로써 상기 전압 제어 신호를 가변하는 디스플레이를 위한 클럭 데이터 복원 회로.
  14. 제9 항에 있어서,
    상기 어큐뮬레이터는 현재 카운트한 상기 클럭 수에 대한 정보를 상기 컨트롤러로 제공하고,
    상기 컨트롤러는 상기 조건이 만족될 때까지 다음의 주파수 검출 과정을 위하여 이전 보다 작은 상기 클럭 수를 상기 어큐뮬레이터에 제공하는 디스플레이를 위한 클럭 데이터 복원 회로.
  15. 제9 항에 있어서,
    상기 컨트롤러는 빠름과 느림의 상기 비교 결과가 미리 설정된 수만큼 반복된 제1 조건과 상기 비교 결과가 중간인 제2 조건에 해당할 때까지 상기 주파수 검출 과정을 반복하는 디스플레이를 위한 클럭 데이터 복원 회로.
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